JP2014212447A - 周波数同期ループ回路及び半導体集積回路 - Google Patents
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Abstract
【課題】ディターミニスティックジッタを低減した周波数同期ループ回路及びこれを搭載した半導体集積回路を提供する。
【解決手段】ＦＬＬ回路１１２は、クロックを生成するディジタル制御発振器１４０と、クロックの発振周波数を制御する周波数制御コードを生成するＦＬＬコントローラ１２０とを有する。ＦＬＬコントローラ１２０は、ディジタル制御発振器１４０により生成されるクロックの周波数と逓倍された参照クロックの周波数とを第１及び第２閾値を使用して比較する周波数比較部１２１と、その比較結果に基づき、ディジタル制御発振器１４０により生成されるクロックの周波数が逓倍された参照クロックの周波数となるよう周波数制御コードを生成するディレイコードコントローラ１２３とを有する。ディジタル制御発振器１４０は、周波数制御コードにより生成クロックの周波数を調整する。
【選択図】図３
【解決手段】ＦＬＬ回路１１２は、クロックを生成するディジタル制御発振器１４０と、クロックの発振周波数を制御する周波数制御コードを生成するＦＬＬコントローラ１２０とを有する。ＦＬＬコントローラ１２０は、ディジタル制御発振器１４０により生成されるクロックの周波数と逓倍された参照クロックの周波数とを第１及び第２閾値を使用して比較する周波数比較部１２１と、その比較結果に基づき、ディジタル制御発振器１４０により生成されるクロックの周波数が逓倍された参照クロックの周波数となるよう周波数制御コードを生成するディレイコードコントローラ１２３とを有する。ディジタル制御発振器１４０は、周波数制御コードにより生成クロックの周波数を調整する。
【選択図】図３
Description
本発明は、周波数同期ループ回路及び周波数同期ループ回路を搭載した半導体集積回路に関する。
従来、低消費電力マイコン（マイクロコンピュータ、マイクロコントローラ、又はマイクロプロセッサ等の総称を以下マイコンという。）には、リアルタイムクロック（ＲＴＣ：Real Time Clock）機能が内蔵さている場合が多い。また、スマートフォンやデジタルスチールカメラ（ＤＳＣ）など、バッテリー動作するモバイル機器は、バッテリーライフの向上が必要である。さらに、冷蔵庫や洗濯機をはじめとする白物家電は、環境性及び経済性を備えること（エコ）、及び省エネ性能向上が必要である。これら要求を背景に低電圧、低消費電力かつ高処理性能のマイコンは、外付け部品である計時専用チップＲＴＣをマイコンに取り込む傾向があり、３２.７６８ＫＨｚという外付けの水晶発振子が必要となっている。
マイコンのＬＳＩ（Large Scale Integration：大規模集積回路）内部では、３２.７６８ＫＨｚの低周波数クロックから高周波クロックを生成する。ＬＳＩ内部に高周波数クロックを供給する一般的な技術としてＰＬＬ（Phase Locked Loop：位相同期回路）がある。
ＰＬＬは外部から供給されるリファレンスクロックを逓倍して内部に高周波数のクロックを供給するクロックジェネレータである。ＰＬＬは、リファレンスクロックのノイズ及び変動に対して安定な動作を実現するため慣例としてリファレンスクロックの１/１０(ｍｉｎ １/４)のＬＰＦ特性で設計される（非特許文献１参照）。よって、低周波数のリファレンスクロックのみ供給されるＬＳＩにおいてＰＬＬは使用されないケースが多い。
これは、低周波数のリファレンスクロックのみが供給されるＬＳＩにおいてＰＬＬを用いると、そのＬＰＦ特性は数ＫＨｚのカットオフ周波数となり、モノリシックな容量素子及び抵抗素子で実現するには面積が大きく、コスト面から実用的ではないためである。例えば、３２.７６８ＫＨｚの入力周波数のときは、３.２ＫＨｚ程度で容量値１[ｎＦ]程度が必要となる。
そこで、ＰＬＬに代わって小面積でＰＬＬ同様にＬＳＩ内部に高周波数クロックを生成することができるクロックジェネレータとしてＦＬＬ（Frequency Locked Loop：周波数同期ループ）が広く適用されている。
ＦＬＬは、低周波クロックから高周波数クロックを小面積で生成できるメリットがある一方で、低周波数クロックがリファレンスとなるため周波数ロックまでに要する時間（ロック時間又はセットリング時間）（以下、ロック時間）が長いことが技術課題となっている。
例えば、特許文献１には、光ファイバにて伝送される信号からクロックを復元する周波数ロックループ回路が開示されている。この周波数ロックループ回路は、周波数をロックするループと位相をロックするループとを有し、デュアルループのクロック復元回路を簡素化することを目的とする。
また、特許文献２に記載のＦＬＬ回路においては、従前の課題であったロック時間の短縮を実現している。図１９は、従来のディジタル制御発振器を示すブロック図である。図１９に示すように、ディジタル制御発振器５１０は、一方の入力端子にリセット信号Resetが供給される２入力ＮＡＮＤゲート５１１と、単位遅延量ｔｄのＮ−１個の遅延セルを含むディジタル制御可変遅延回路５１２とを備える。ディジタル制御可変遅延回路５１２の遅延段数Ｎ−１は、ディジタル制御部５２０による制御により、最小値０から最大値３１の任意の値に設定される。２入力ＮＡＮＤゲート５１１も単位遅延量ｔｄを持っているので、遅延リング発振部の回路形式の２入力ＮＡＮＤゲート５１１とディジタル制御可変遅延回路５１２との合計遅延時間Ｎ・ｔｄは、最小遅延時間１・ｔｄから最大遅延時間３２・ｔｄの範囲で設定されることができる。このディジタル制御発振器は、遅延段数を切り替えることによって周波数のコントロールを行うことができる。
この特許文献２に記載のＦＬＬ回路においては、ＩＰ内部又はＩＰを搭載するＬＳＩに記憶回路を持たせ、その記憶回路にＦＬＬ回路のディジタル制御発振器の発振周波数の設計情報又は評価結果の情報を複数ビット格納することにより、ロック時間を大幅に短縮することができる。
Sung Tae Moon、 Ari Yakov Valero-L´opez、 and Edgar S´anchez-Sinencio " FULLY INTEGRATED FREQUENCY SYNTHESIZERS: A TUTORIAL"、 International Journal of High Speed Electronics and Systems @ World Scientific Publishing Company
しかしながら、ディジタル制御発振器とそれを用いるディジタル制御ＦＬＬ回路では、ディジタル制御発振器の周波数分解能によって出力されるクロックのジッタ性能が決定されるが、遅延セルを用いた一般的なディジタル制御発振器ではＣＭＯＳ回路による遅延で分解能が決定されるためにその性能には限界があった。また、リファレンスクロック毎に繰り返される制御によって出力クロックにはディターミニスティックジッタが発生することにより周波数精度が劣化してしまう問題点がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態にかかる周波数同期ループ回路は、クロックを生成するディジタル制御発振器と、前記クロックの発振周波数を制御する周波数制御コードを生成するＦＬＬコントローラと、を有し、前記ＦＬＬコントローラは、前記ディジタル制御発振器により生成されるクロックの周波数と逓倍された参照クロックの周波数とを比較する周波数比較部と、前記周波数比較部の比較結果に基づき、前記ディジタル制御発振器により生成されるクロックの周波数が前記逓倍された参照クロックの周波数となるよう前記周波数制御コードを生成する遅延コード制御部とを有し、前記周波数比較部は、前記クロックの周波数を第１及び第２閾値を使用して判定し、前記遅延コード制御部は、前記周波数比較部の判定結果に応じた前記周波数制御コードを生成し前記ディジタル制御発振器に出力する。
前記一実施の形態によれば、周波数精度を向上した周波数同期ループ回路及びこれを搭載した半導体集積回路を提供することができる。
以下、具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態にかかる半導体装置は、低電圧、低消費電力及び高処理性能でかつフラッシュメモリ等の記憶回路を有するマイコン等に適用されることができる。当該半導体装置により、スマートフォン及びＤＳＣ（デジタルスチールカメラ）などバッテリー動作するモバイル機器におけるバッテリーライフを向上することができる。また、冷蔵庫及び洗濯機等の白物家電におけるエコ・省エネ性能の向上の要求を満たすことが可能である。
図１は、実施の形態にかかる半導体集積回路装置を示すブロック図である。図１に示すように、半導体集積回路装置は、例えば、ＣＰＵ（Central processing unit：中央処理装置）１０１、ＲＡＭ（Random Access Memory）１０２、ＢＵＳ１０３、ＡＤＣ（analog-to-digital converter）回路１０４、ＲＴＣ回路１０５、フラッシュメモリ１０６、及びＣＰＧ（Clock Pulse Generator：クロックパルス発振器）回路１０７等を備える。ＣＰＧ回路１０７は、ＰＬＬ回路１１１、ＦＬＬ回路１１２、ＯＳＣ回路１１３及び３２ｋＨｚＯＳＣ回路１１４を備える。
ここで、フラッシュメモリ１０６は、ＦＬＬ回路１１２が初期動作で使用する初期コードを保持している。ＦＬＬ回路１１２は、リセット直後乃至通常動作期間開始の間は、フラッシュメモリ１０６に保持された初期コードを、後述するディジタル制御信号ＤＣＯ_ＣＯＤの代わりに使用し、生成されるクロックの周波数が前記逓倍された参照クロックの周波数となるよう調整する。通常動作期間開始後は、後述する方法により周波数制御コードを生成してクロック周波数を制御している。ＦＬＬ回路１１２のディジタル制御発振器（図３参照）は、生成するクロックの周波数と逓倍されたリファレンスクロック（参照クロック）の周波数とを、第１及び第２閾値を使用して判定し、この判定結果に応じてディジタル制御信号ＤＣＯ_ＣＯＤＥを生成する。このように、２値の閾値（周波数判定用カウンタしきい値ＴＨ_ＬＯＷ、ＴＨ_ＨＩＧＨ）を使用することで、不要なディジタル制御信号ＤＣＯ_ＣＯＤＥの変更を抑制することで、ディターミニスティックジッタが低減され、総計の周期ジッタを低減することができる。
図２は、ＣＰＧ回路１０７を示すブロック図である。図２に示すように、ＣＰＧ回路１０７は、例えばＰＬＬ回路１１１、ＦＬＬ回路１１２、ＯＳＣ回路１１３、３２ｋＨｚＯＳＣ回路１１４、ＤＩＶ（divider：分周器）１１５、及びセレクタ１１６、１１７等から構成することができ、マイコン動作に必要な複数の周波数のクロックを生成する。数ＭＨｚから十数ＭＨｚの３２ｋＨｚＯＳＣ回路１１４、ＯＳＣ回路１１３及びＰＬＬ回路１１１を組み合わせることでマイコン動作に必要な数十ＭＨｚのシステムクロック及びバスクロックなどのメインクロックを生成することができる。また、３２.７６８ＫＨｚのＯＳＣ１１４とＯＳＣ回路１１３とでＲＴＣ用の３２.７６８ＫＨｚのクロックを生成することができる。
ＦＬＬ回路１１２は、３２ｋＨｚＯＳＣ回路１１４の出力クロックがセレクタ１１６を介してリファレンスクロックとして入力され、マイコン動作に必要な数十ＭＨｚのクロックを生成することができる。すなわち、３２ｋＨｚＯＳＣ１１４は、ＦＬＬ回路１１２へリファレンスクロックを供給するリファレンスクロック供給部として機能する。ＣＰＧ回路１０７は、ＰＬＬ回路１１１又はＦＬＬ回路１１２からのクロックを、セレクタ１１７を介して選択出力して、これらのクロックがシステムクロック等に使用される。また、本実施の形態にかかるＦＬＬ回路１１２で生成したクロックは、高精度の周波数特性を有しているため、ＯＳＣ回路１１３及びＰＬＬ回路１１１を使用しない動作モードにおいてＰＬＬ回路１１１出力に変わってシステムクロック又はバスクロック等のメインクロックとして利用することができる。また、ＦＬＬ回路１１２は、３２ｋＨｚＯＳＣ回路１１４の出力クロック３２.７６８ＫＨｚでなく、ＯＳＣ回路１１３のクロックをＤＩＶＣ回路１１５で分周し、セレクタ１１６を介してリファレンスクロック入力して利用することも可能である。この場合は、ＯＳＣ回路１１３、ＤＩＶ１１５及びセレクタ１１６がＦＬＬ回路１１２へリファレンスクロックを供給するリファレンスクロック供給部として機能する。
なお、本実施の形態にかかる半導体集積回路装置は、ＣＰＧ回路１０７において、ＰＬＬ回路１１１を使用せず、ＦＬＬ回路１１２のみ使用したり、ＦＬＬ回路１１２を使用する際に、３２ｋＨｚＯＳＣ１１４等のリファレンスクロック供給部からのクロックを使用せずに、ＦＬＬ回路１１２単独でクロックを生成することも可能である。いずれの回路を使用しない場合は、スタンバイ状態として消費電力を最小とすることができる。
次に、実施の形態にかかるＦＬＬ回路１１２の概要について説明する。本実施の形態のＦＬＬ回路の説明に先だち、先ず参照例にかかるＦＬＬ回路について説明する。図１７は、参照例にかかるＦＬＬ回路を示すブロック図である。ＦＬＬ回路６１２は、ＦＬＬコントローラ６２０及びディジタル制御発振器６４０から構成され、外部の等からＦＬＬ回路６１２に対して逓倍倍率（Ｍｕｌｔｉｐｌｅ Ｆａｃｔｏｒ）が入力される。
ディジタル制御発振器６４０は、外部のコントローラからのディジタル制御信号ＤＣＯ_ＣＯＤＥによって発振周波数を制御される。ビット数は、ＦＬＬ回路１１２が保証すべき周波数範囲によって決定される。保証すべき周波数範囲が広ければディジタル制御信号ＤＣＯ_ＣＯＤＥのビット数は増加し、狭ければビット数を減らすことができる。ディジタル制御発振器６４０の制御レジスタを逐次比較（Successive Approximation Register：ＳＡＲ）で確定する手段とすることでロック時間を短縮することができる。コントローラの入力信号は、参照クロック（ＣＫＲＥＦ）、ＤＣＯクロック（ＤＣＯ_ＣＬＫ）、リセット（ＲＳＴＮ）、逓倍倍率（Ｍｕｌｔｉｐｌｅ Ｆａｃｔｏｒ）、及びＤＣＯ初期コード（ＩＮＩＴＣＯＤＥ）であり、出力信号はディジタル制御信号ＤＣＯ_ＣＯＤＥである。
ＦＬＬコントローラ６２０は、ステートコントローラ６２２、周波数比較部６２１及びディレイコードコントローラ６２３を有する。ステートコントローラ６２２は、参照クロックＣＫＲＥＦに基づきステートを制御する。周波数比較部６２１は、ＤＣＯクロックＤＣＯ_ＣＬＫと参照クロックＣＫＲＥＦの周波数を比較する。ディレイコードコントローラ６２３は、ＤＣＯクロックＤＣＯ_ＣＬＫの周波数が参照クロックＣＫＲＥＦの周波数×逓倍倍率Ｍｕｌｔｉｐｌｅ Ｆａｃｔｏｒとなるように、比較結果に応じてディジタル制御信号ＤＣＯ_ＣＯＤＥを調整し、生成し又は選択する。これにより、ＤＣＯクロックＤＣＯ_ＣＬＫの出力周波数を制御する。ＦＬＬコントローラ１２０内部は全てＤＣＯクロックＤＣＯ_ＣＬＫに同期して動作する。
次に、本実施の形態にかかるＦＬＬ回路について説明する。図３は、本実施の形態にかかるＦＬＬ回路を示すブロック図である。ＦＬＬ回路１１２が、周波数比較部１２１、ステートコントローラ１２２及びディレイコードコントローラ（遅延コード制御部）１２３から構成される点、周波数比較部６２１が、ＤＣＯクロックＤＣＯ_ＣＬＫと参照クロックＣＫＲＥＦの周波数を比較し、ディレイコードコントローラ１２３が、ＤＣＯクロックＤＣＯ_ＣＬＫの周波数が参照クロックＣＫＲＥＦの周波数×逓倍倍率（Ｍｕｌｔｉｐｌｅ Ｆａｃｔｏｒ）となるように、比較結果に応じてディジタル制御信号ＤＣＯ_ＣＯＤＥを調整し、生成し又は選択し、これにより、ＤＣＯクロックＤＣＯ_ＣＬＫの出力周波数を制御する点などは図１７に示すＦＬＬ回路６１２と同様である。
ここで、実施の形態にかかるＦＬＬ回路のＦＬＬコントローラ１２０においては、ディジタル制御発振器により生成されるクロックの周波数と逓倍された参照クロックの周波数とを比較する際に、２つの閾値（第１閾値及び第２閾値）を使用することで、不要なクロック周波数の調整を抑制することを特長としている。本実施の形態にかかるＦＬＬ回路１１２は、このことにより、ディターミニスティックジッタが低減することで、総計の周期ジッタを低減し、リファレンスがない状態であっても高精度のクロックの安定出力を可能とするものであるが、ここでは、ＦＬＬコントローラ１２０の詳細説明に先立ち、先ず、ディジタル制御発振器１４０について説明する。
図４は、本実施の形態にかかるディジタル制御発振器１４０を示すブロック図である。本実施の形態にかかるディジタル制御発振器１４０は、図４に示すように、基準電圧発生回路１４１、電流発生回路１４２及び発振回路１４３を有する。このディジタル制御発振器１４０は、極めて短いロック時間を実現するため、温度依存性がない温度に対して周波数特性が変動しない発振回路としている。このため、温度トリミング可能な回路構成となっており、外部から温度トリミング信号Ｔ_ＴＲＩＭが入力されている。この温度トリミング信号は、チップ毎に温度トリミングされた最適な設定情報であり、ユーザからの変更は不可能な構成とすることが好ましい。この温度トリミング情報は、フラッシュメモリ１０６等からレジスタ１０９に呼び出され、ディジタル制御発振器１４０に入力される。トリミング方法については後述する。
温度トリミング信号Ｔ_ＴＲＩＭは、基準電圧発生回路１４１に入力され、ディジタル制御信号ＤＣＯ_ＣＯＤＥは、電流発生回路１４２に入力される。基準電圧発生回路１４１は、温度トリミング信号Ｔ_ＴＲＩＭに基づき、第１基準電圧Ｖｒｅｆ１及び第２基準電圧Ｖｒｅｆ２を生成し、電流発生回路１４２に第１基準電圧Ｖｒｅｆ１、発振回路１４３に第２基準電圧Ｖｒｅｆ２を出力する。電流発生回路１４２は、第１基準電圧Ｖｒｅｆ１から制御電流Ｉｃｎｔを生成する。発振回路１４３はら制御電流Ｉｃｎｔ、第２基準電圧Ｖｒｅｆ２を入力として、ＤＣＯクロックＤＣＯ_ＣＬＫを生成する。以下、その詳細について説明する。
図５は、基準電圧発生回路１４１を示す回路図である。図５に示すように、基準電圧発生回路１４１は、ＶＣＣに接続されたＭＯＳトランジスタ１５１、差動アンプ１５２、及びＶＳＳに接続されたバイポーラトランジスタ１５３が直列に接続されている。同じくＶＣＣに接続されたＭＯＳトランジスタ１５４、抵抗Ｒ０、ＶＳＳに接続されたバイポーラトランジスタ１５５が直列に接続されている。同じくＶＣＣに接続されたＭＯＳトランジスタ１５６及び可変抵抗Ｒ１が直列接続され、この抵抗Ｒ１に、直列接続されたバイポーラトランジスタ１５７及びＶＳＳに接続された抵抗Ｒ２と抵抗Ｒ３、Ｒ４が並列に接続されており、これらがＶＣＣとＶＳＳとの間で並列接続されてなる。ベース回路はＭＯＳトランジスタ１５６、抵抗Ｒ１、バイポーラトランジスタ１５７及び抵抗Ｒ２からなるＢＧＲ（Band Gap Reference）回路であり、Ｉｐｔａｔ２電流から基準電圧Ｖｒｅｆ１及びＶｒｅｆ２を生成する。
Ｉｐｔａｔ２電流は、下記の値となる。
Ｉｐｔａｔ２電流は、下記の値となる。
ここで
Ｖｂｅ１：バイポーラトランジスタ153のベース-エミッタ間電圧
Ｖｂｅ２：バイポーラトランジスタ155のベース-エミッタ間電圧
k：ボルツマン定数
Ｉｐｔａｔ２電流は、以下に示すように、温度依存性がない、温度に対してフラットな電圧Ｖｆｌａｔを生成する。
第２基準電圧Ｖｒｅｆ２は、電圧Ｖｆｌａｔから下記のように求まる。
第１基準電圧Ｖｒｅｆ１は、下記に示す電圧となる。
バイポーラトランジスタのベース−エミッタ間電圧Ｖｂｅの温度依存性と、Ｉｐｔａｔ電流と抵抗Ｒ２の積との温度依存性が相殺するよう抵抗値を調整することで、温度依存性がない電圧Ｖｆｌａｔを得ることができる。第２基準電圧Ｖｒｅｆ２は、温度依存性を有さない電圧Ｖｆｌａｔを上記式（３）のようにＲ２、Ｒ３、Ｒ４の抵抗比で抵抗分圧することで、任意な電圧値とすることができ、かつ温度依存性を有さない、温度に対してフラットな基準電圧となる。
第１基準電圧Ｖｒｅｆ１は、上記式（４）に示すように、温度依存性を有さない電圧Ｖｆｌａｔに、抵抗Ｒ１とＩｐｔａｔ２電流の積の電圧値を加算する形で表され、温度トリミング信号Ｔ_ＴＲＩＭで抵抗Ｒ１の値を切り替えることで、温度特性を任意に制御することが可能となる。後述するように、第１基準電圧Ｖｒｅｆ１の温度特性を制御することにより、図６に示す電流発生回路で使用される抵抗Ｒ５の温度特性を相殺（キャンセル）することが可能となる。
図６は、実施の形態にかかる電流発生回路１４２を示す回路図である。実施の形態における電流発生回路差動は、アンプ１６１、ＰＭＯＳトランジスタ１６２、１６３、及び可変抵抗Ｒ５から構成される。差動アンプ１６１とＰＭＯＳトランジスタ１６２で構成されるフィードバックループにより、ノードＶｆｂは、第１基準電圧Ｖｒｅｆ１と同じ電圧値となる。よって第１基準電圧Ｖｒｅｆ１の値を抵抗Ｒ５の値で割った下記式（５）に示す電流Ｉｒｅｆが生成される。
電流Ｉｒｅｆは、ＰＭＯＳトランジスタ１６３でカレントミラーされ、このカレントミラーにより生成された基準電流Ｉｃｎｔを発振回路１４３へ出力する。
ここで、本実施の形態にかかるディジタル制御発振器１４０では、基準電圧発生回路１４１と電流発生回路１４２において温度トリミングを実施し、温度依存性を有さない温度に対してフラットな電流Ｉｒｅｆを生成する。
例えば、２点温度トリミングを実施した場合、１次温度依存性を有さない電流Ｉｒｅｆを生成することができる。３点以上の温度でトリミングを実施した場合、１次に加え、２次の温度依存性についてもキャンセルすることができる。抵抗Ｒ５は、単一抵抗で構成され、ローカルエリアに均一に配置し、抵抗間のペア精度を向上をはかることが好ましい。ディジタル制御信号ＤＣＯ_ＣＯＤＥで、抵抗Ｒ５の抵抗値を切り替えることで発振する周波数を可変とする。
電流Ｉｒｅｆは、下記式（６）のように求めることができる。
電流Ｉｒｅｆは、下記式（６）のように求めることができる。
２点の温度トリミングを実施した場合、下記式（７）を見たし、下記式（８）と表すことができる。
ここで、下記式（９）であるため、
電流Ｉｒｅｆは下記式（１０）のように近似することができる。
すなわち、電流Ｉｒｅｆの温度依存性はほぼゼロとなる。ただし、抵抗５の２次温度特性は、求められる周波数精度に対して問題とならないものを選択するものとする。
基準電流Ｉｃｎｔは下記式（１０）に示すように、電流Ｉｒｅｆをカレントミラーによってｍ倍された電流である。
図７は、本実施の形態にかかるディジタル制御発振器１４０の電流発生回路１４２を構成する抵抗Ｒ５と、ディジタル制御信号ＤＣＯ_ＣＯＤＥで制御されるトリミングスイッチとを示す図である。図７に示すように、可変抵抗Ｒ５は、抵抗とＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３・・・を並列に接続した回路で構成される。抵抗Ｒ５は、単一抵抗値Ｒを２の重み付けしたもの（Ｒ、２Ｒ，４Ｒ，８Ｒ・・・）を直列に接続してなる。ＮＭＯＳスイッチをＯＮさせることにより抵抗をバイパスし、抵抗値及び電流Ｉｒｅｆ値を可変とすることができる。ここで、抵抗（ＭＯＳエリア）は図７に示すレイアウトパターンで配置され、取り出しが必要な端子をできるだけ一カ所に集め、スイッチ３０１を構成している。
図８は、本実施の形態にかかるディジタル制御発振器１４０の発振回路１４３を示す回路図である。この発振回路１４３には、周波数電圧変換回路１７１、積分回路１７２、電圧制御発振器１７３、及び制御回路１７４を有する。
周波数電圧変換回路１７１は、直列されたディスチャージスイッチ１７５、１７６と、チャージスイッチ１７６と並列接続された容量１７７と、ディスチャージスイッチ１７５とチャージスイッチ１７６の中点及び容量１７７に接続されたスイッチ１７８とから構成される。周波数電圧変換回路１７１は、電流入力Ｉｃｎｔ、制御信号Ｃｈａｒｇｅ、Ｄｉｓｃｈａｒｇｅ、Ｓａｍｐを入力信号として、電圧Ｖｓａｍｐを出力する。制御回路１７４からの制御信号Ｄｉｓｃｈａｒｇｅ及び制御信号Ｃｈａｒｇｅにより、それぞれディスチャージスイッチ１７５及びチャージスイッチ１７６がＯＮする。制御信号Ｓａｍｐによりスイッチ１７８がＯＮすると、電圧Ｖｓａｍｐが積分回路１７２へ出力される。
積分回路１７２は、アンプ１７９及び帰還容量１８０から構成され、電圧Ｖｓａｍｐを入力とし、電圧Ｖｃｎｔを出力する。電圧制御発振器１７３は、電圧Ｖｃｎｔを入力とし、これに基づきクロックＤＣＯ_ＣＬＫを生成する。制御回路１７４は、クロックＤＣＯ_ＣＬＫを入力として、これに基づき制御信号Ｃｈａｒｇｅ、Ｄｉｓｃｈａｒｇｅ、Ｓａｍｐを生成して、周波数電圧変換回路１７１のスイッチ１７６、１７５、１７８を制御する。制御信号Ｃｈａｒｇｅにより、容量１７７に電圧を蓄積し、制御信号Ｄｉｓｃｈａｒｇｅにより、容量１７７にチャージされた電圧を放電する。
この発振回路１４３は、周波数電圧変換回路１７１、積分回路１７２、電圧制御発振器１７３、及び制御回路１７４により、自己フィードバックループを構成している。次に、この発振回路１４３が自己フィードバックループを構成している理由について説明する。
図１８は、一般的な電流制御発振器である。直列のＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタからなるインバータが奇数段並列に接続されたリングオシレータ構成の回路でバッファ回路７０１を後段に有する。電流Ｉｃｎｔを入力としてクロックを生成する回路である。ここで、上述の図５及び図６で生成される温度依存性を有しない、温度に対してフラットな電流Ｉｃｎｔをこのような電流制御発振器に入力しても、温度依存性の小さい発振器を構成することはできない。なぜならば、本願発明者等の研究によると、図１９に示す電流制御発振器の電流ｖｓ周波数特性は、ＭＯＳトランジスタの電流特性が支配的であるため、極めて大きな温度依存性を有するためである。
トランジスタからなるインバータが奇数段並列に接続されたリングオシレータ構成の回路でバッファ回路７０１を後段に有する。電流Ｉｃｎｔを入力としてクロックを生成する回路である。ここで、上述の図５及び図６で生成される温度依存性を有しない、温度に対してフラットな電流Ｉｃｎｔをこのような電流制御発振器に入力しても、温度依存性の小さい発振器を構成することはできない。なぜならば、本願発明者等の研究によると、図１９に示す電流制御発振器の電流ｖｓ周波数特性は、ＭＯＳトランジスタの電流特性が支配的であるため、極めて大きな温度依存性を有するためである。
上述の温度トリミングを図４に示すディジタル制御発振器１４０に対して実施し、ＤＣＯクロックＤＣＯ_ＣＬＫの周波数を２温度で計測し、２点の温度で測定したＤＣＯクロックＤＣＯ_ＣＬＫの周波数が一致するよう温度トリミング信号Ｔ_ＴＲＩＭの値を切り替えることにより、ディジタル制御発振器１４０の１次の温度依存性はキャンセルすることが可能である。しかしながら、ディジタル制御発振器１４０が生成するＤＣＯクロックＤＣＯ_ＣＬＫの周波数特性は、ＭＯＳトランジスタの電流特性で決まるため、２次の温度依存性が残ってしまう。
そこで、本実施の形態にかかるディジタル制御発振器１４０の発振回路１４３は、自己フィードバックループを備える構成とする。この構成により、電源電圧依存性及び温度依存性が極めて小さいディジタル制御発振器１４０を実現することができる。これにより、ロック時間の更なる短縮を図ることができ、またリファレンスクロックがない状態でも、周波数精度を±１.５%程度の高精度に保証することができる。
次に、図８に示す発振回路１４３の動作について説明する。図９、及び図１０は、図８に示す発振回路（オンチップオシレータ）の動作を示すタイミングチャートである。図９に示すように、制御信号ＣｈａｒｇｅがＬｏｗの時、電流発生回路１４２で生成された基準電流Ｉｃｎｔは、周波数電圧変換回路１７１の容量１７７にチャージされる。チャージ後の容量１７７のノードの電圧はＶｃ＝Ｉｃｎｔ・Ｔｖｃｏ／Ｃとなる。容量１７７にチャージされた電圧Ｖｃは、制御信号ＳａｍｐがＨｉｇｈの時、積分回路１７２の積分器１７９へ転送される。この電圧Ｖｃ（Ｖｓａｍｐ）は積分器１７９へ転送される。そして、転送電圧がホールドされた後、すなわち、制御信号ＳａｍｐがＨｉｇｈからＬｏｗへ切り替わった後、周波数電圧変換動作に支障がでないタイミングで、周波数電圧変換回路１７１へ入力されている制御信号ＤｉｓｃｈａｒｇｅがＬｏｗからＨｉｇｈになる。これにより、容量１７７にチャージされた電荷はディスチャージされ、初期状態である０Ｖとなる。
その後、制御信号ＤｉｓｃｈａｒｇｅはＨｉｇｈからＬｏｗになる。このサンプリングにより転送された電圧Ｖｃが図１０に示すように、第２基準電圧Ｖｒｅｆ２より大きい場合、積分回路１７２が生成する制御電圧Ｖｃａｎｔが下がる。これにより、電圧制御発振器１７３は、発振周波数が高くなるようコントロールされる。一方、サンプリング電圧Ｖｃが第２基準電圧Ｖｒｅｆ２より小さい場合、積分回路１７２が生成する制御電圧Ｖｃａｎｔは上がる。これにより、電圧制御発振器１７３は発振周波数が低くなるようコントロールされる。このような動作を繰り返し、図９に示すようにサンプリング電圧Ｖｃが第２基準電圧Ｖｒｅｆ２に等しくなると、ディジタル制御発振器１４０は、ターゲット周波数で安定発振する。安定発振時の発振周波数は以下の式（１２）となる。
上述したように、第１基準電圧Ｖｒｅｆ１と可変抵抗Ｒ５の温度特性は、温度トリミングによって相殺されている。第２基準電圧Ｖｒｅｆ２は、基準電圧発生回路１４１において、温度依存性のない、温度に対してフラットな電圧として生成されている。なお、容量Ｃは、モノリシックな半導体デバイスを用いる場合、メタルーメタル間容量、Ｐｏｌｙ（ポリシリコン）−Ｐｏｌｙ容量で実現することが更に好ましい。これら容量デバイスは、温度の２次特性が極めて小さい。これにより、ディジタル制御発振器１４０は、すべての要素の温度依存性を影響なきもとのすることができる。よって、更に高精度なディジタル制御発振器１４０を実現することができる。
ここで、ディジタル制御発振器１４０の自己フィードバックループの帯域設計について説明する。自己フィードバックループは、ＦＬＬ回路１１２によるフィードバック動作に影響がないよう設計する必要がある。非特許文献１と同様に考えると、ＦＬＬ回路１１２のフィードバック動作、つまりリファレンスクロックに対して１０倍のループ帯域で自己フィードバックループを構成していれば問題ない。例えば、リファレンスクロックが３２ＫＨｚであれば、３２０ＫＨｚ以上のループ帯域で設計することが好ましい。マイコンが保証すべき電源電圧及び温度条件において最適化された温度トリミング後の温度トリミング信号Ｔ_ＴＲＩＭと、周波数合わせを実施した後のディジタル制御信号ＤＣＯ_ＣＯＤＥとは、それぞれ初期情報としてフラッシュメモリ１０６等の記憶回路に保存される。
以上、説明したように、このような構成の発振回路１４３を備えるディジタル制御発振器１４０、及びこのディジタル制御発振器１４０を搭載したＦＬＬ回路１１２は、ディジタル制御発振器１４０の温度依存性及び電源電圧依存性が極めて小さい。このため、マイコンがスリープ状態からアクティブ状態に切り替わった時点の電源電圧及び動作温度の条件が補償範囲内であれば、ディジタル制御発振器１４０は、フラッシュメモリ１０６に格納された初期情報を読み出すことによって、リファレンスクロックでの比較を開始する前にターゲット周波数近傍、かつマイコン動作に問題ない周波数で発振を開始することができる。
ＦＬＬのロック時間は、ＦＬＬに内蔵するディジタル制御発振器の電源電圧依存性、動作温度依存性に寄与するところが大きい。これは、ディジタル制御発振器は、電源電圧、動作温度による発振周波数変動量を補完するための制御コード、及び制御回路を備えるが、これらの温度依存性が大きいと、必然的にこれらを制御するためのビット数も増加してしまうため、この結果、ロック時間が長くなるためである。
また、特許文献２に記載のＦＬＬの回路構成はＣＭＯＳ構成のため、電源電圧依存性及び温度依存性が大きい。このため要求される周波数範囲を保証するための遅延段数を備えている必要があり、必然的に段数増及びＳＡＲレジスタビット数につながってしまう。ＳＡＲレジスタのビット数増は、制御ビットが確定するまでのサイクル数の増加及びロック時間の増加を引き起こしてしまうという問題点があった。
さらに、特許文献２に記載のディジタル制御発振器では、従前のＦＬＬからは大幅にロック時間短縮を図っているものの、スタンバイ解除後の電源電圧と、動作温度と記憶回路に格納された発振周波数情報を取得した際の電源電圧とで動作温度条件が異なるため、その差分を補正する為の制御が必要となり、その差分の補正に相当する制御ビットだけロック時間が必要となってしまうという問題点がある。つまり、特許文献２に記載のＦＬＬ回路は、記憶回路の初期情報とアクティブ状態に切り替えた時点での動作温度及び電源電圧差分を、リファレンスクロック及びＤＣＯクロックＤＣＯ_ＣＬＫの比較によって数ビット分調整する必要があった。
さらにまた、低消費電流の要求が強いマイコン、更に低消費電流化のためにスリープ状態とアクティブ状態を繰り返すマイコンではロック時間の短縮要求が非常に大きい。
これに対し、本実施の形態においては、ロック時間短縮のため温度トリミングされたディジタル制御発振器を採用している。ディジタル制御発振器では、温度トリミングにより温度依存性が略相殺された基準電圧及び制御電流を生成している。また、ディジタル制御発振器の発振回路には、生成したクロックの周波数の値に応じて自己の生成するクロックの周波数を制御する機能を持たせることにより、電源電圧の変動を補正し、又は電源電圧の変動に追従することが可能である。このことにより、リファレンスサイクル１サイクル以内での周波数ロックを実現することができる。
本実施の形態にかかるＦＬＬ回路１１２は、ディジタル制御発振器１４０の温度依存性及び電源電圧依存性が極めて小さいため、マイコンがスリープ状態からアクティブ状態に切り替わった時点ですぐに発振することができる。すなわち、温度トリミングを実施し、発振器自体に自己フィードバック機能を持たせることで、電源電圧依存性を、記憶回路に格納された周波数情報とほぼ同等とすることにより、リファレンスクロック１サイクル以下のロックを時間実現することが可能である。
また、ディジタル制御発振器が自己フィードバックループによってターゲット周波数に対して安定発振するよう動作するため、ＦＬＬ回路１１２は、リファレンスクロックが停止、又は供給されないような状態になってもマイコン動作が可能な精度で発振することができる。
次に、本実施の形態にかかるＦＬＬコントローラについて説明する。従来のＦＬＬ回路は、上述したように、ディジタル制御発振器の温度依存性及び電源電圧依存性が大きいため、リファレンス毎に周波数比較部が、ＤＣＯクロックＤＣＯ_ＣＬＫの周波数が速いのか又は遅いのかの比較を実施し、ディレイコードコントローラがディジタル制御信号ＤＣＯ_ＣＯＤＥを生成していた。この結果、ＤＣＯクロックＤＣＯ_ＣＬＫにはディターミニスティックジッタが発生するという問題が生じていた。そこで、本実施の形態においては、ＦＬＬコントローラ１２０の周波数比較部１２１において、２つの閾値を使用して周波数比較を行うことにより、ディターミニスティックジッタの発生を抑制することを可能としている。
図１１は、本実施の形態にかかるＦＬＬ回路の詳細を示すブロック図、図１２は、本実施の形態にかかるＦＬＬ回路のＦＬＬコントローラの更に詳細を示すブロック図である。図１１に示すように、本実施の形態にかかるＦＬＬ回路１１２のＦＬＬコントローラ１２０には、外部のレジスタ１０８等から、第２閾値ＴＨ＿ＨＩＧＨ及び第１閾値ＴＨ＿ＬＯＷが入力され、周波数比較部１２１に入力されている。
周波数比較部１２１は、ディジタル制御発振器１４０により生成されるＤＣＯクロックＤＣＯ_ＣＬＫの周波数と参照クロックの周波数とを比較し、この周波数の比較結果を、第２閾値ＴＨ＿ＨＩＧＨ及び第１閾値ＴＨ＿ＬＯＷにより３つの状態に分類する。そして、ディレイコードコントローラ１２３は、３つの状態に応じたディジタル制御信号ＤＣＯ_ＣＯＤＥを生成しディジタル制御発振器１４０に出力することで、ＤＣＯクロックＤＣＯ_ＣＬＫの周波数を制御する。
図１２に示すように、ＦＬＬコントローラ１２０のステートコントローラ１２２は、エッジ決定部１３３、ステージ生成部１３４、及び初期コードコントロール部１３５を有する。エッジ決定部１３３は、複数のレジスタ１８１〜１８４及びＡＮＤ回路１８５を有する。ステージ生成部１３４は、レジスタ１８６、１８７を有する。初期コードコントロール部１３５は、複数のレジスタ１９２〜１９４及びセレクタ１８９〜１９１を有する。
エッジ検出部１３３は、参照クロックＣＫＲＥＦをＤＣＯクロックＤＣＯ_ＣＬＫで常時モニタリングする。そして、参照クロックＣＫＲＥＦのＲｉｓｅ−ｅｄｇｅを検出すると、ステージ生成部１３４及び初期コードコントロール部１３５内で、周波数比較部１２１及びディレイコードコントローラ１２３へ出力する制御ステート信号Ｓｔａｔｅ１、２、３、及びＳｔａｔｅ４をそれぞれ出力する。
図１３及び図１４は、図１２に示すＦＬＬコントローラ１２０の動作を示すタイミングチャートである。図１３に示すように、参照クロックＣＫＲＥＦのＲｉｓｅ−ｅｄｇｅ検出後、ステージ生成部１３４から出力される制御ステート信号Ｓｔａｔｅ１、２、３は、この順序でパルスが生成される。また、初期コードコントロール部１３５は、リセット解除から参照クロックＣＫＲＥＦのＲｉｓｅ−ｅｄｇｅを３回検出すると、制御ステート信号Ｓｔａｔｅ４がＬｏｗ→Ｈｉｇｈに変化する（タイミングＴ２）。
周波数比較部１２１及びディレイコードコントローラ１２３におけるステートの制御は、以下の手順で行われる。図１４に示すように、先ず、周波数判定部１３２のセレクタ２０１を制御ステート信号Ｓｔａｔｅ１（タイミングＴ１１）に応じて切り替え、ディレイコードコントローラ１２３のコード計算部１３６からの周波数比較結果をロードする。
次に、ディレイコードコントローラ１２３のコード計算部１３６のセレクタ２０６を制御ステート信号Ｓｔａｔｅ２（タイミングＴ１２）に応じて切り替え、比較結果に基づき計算されたディジタル制御信号ＤＣＯ_ＣＯＤＥを更新する。そして、周波数比較部１２１のプログラマブル・ダウンカウンタ１３１のセレクタ１９８を制御ステート信号Ｓｔａｔｅ３（タイミングＴ１３）に応じて切り替え、逓倍倍率Ｍｕｌｔｉｐｌｅ Ｆａｃｔｏｒをロードし、周波数比較部１２１のプログラマブル・ダウンカウンタ１３１のカウンタ１９６、１９７のカウンタ値をリセットする。
さらに、図１３のように、ステートコントローラ１２２の初期コードコントロール部１３５は、システム初期化時のリセット解除後、参照クロックＣＫＲＥＦのＲｉｓｅ−ｅｄｇｅを３回検出すると制御ステート信号Ｓｔａｔｅ４をＬｏｗ→Ｈｉｇｈ（図１３のタイミングＴ２）にする。ディレイコードコントローラ１２３は、この制御ステート信号Ｓｔａｔｅ４に応じてコード選択部１３７のセレクタ２０８を切り替え、ディジタル制御信号ＤＣＯ_ＣＯＤＥを初期コードＩＮＩＴＣＯＤＥからから計算結果に切替える。
周波数比較部１２１では、プログラマブル・ダウンカウンタ１３１でＤＣＯクロックＤＣＯ_ＣＬＫのＦａｌｌ−ｅｄｇｅ数をカウントし、周波数判定部１３２でカウント値に応じてＤＣＯクロックＤＣＯ_ＣＬＫ周波数の増加、減少、維持を決定する。
図１４のタイミングチャートに示すように、プログラマブル・ダウンカウンタ１３１のカウンタ１９５のカウンタ値は、制御ステート信号Ｓｔａｔｅ３のパルス生成後に逓倍倍率Ｍｕｌｔｉｐｌｅ Ｆａｃｔｏｒの値にセットされる。そして、カウンタ１９５は、ＣＯクロックＤＣＯ_ＣＬＫのＦａｌｌ−ｅｄｇｅに同期してダウンカウントを開始する。カウンタ１９５のカウンタ値がゼロに到達した場合は、カウンタ１９５のカウンタ値はゼロを保持する。
周波数比較部１２１の周波数判定部１３２の判定部２００では、カウンタ値（ｃｏｕｎｔ）と２種の周波数判定用カウンタしきい値（第１閾値ＴＨ_ＬＯＷ、第２閾値ＴＨ_ＨＩＧＨ）に基づき、カウンタ値ｃｏｕｎｔ＜第１閾値ＴＨ_ＬＯＷの場合は、ＤＣＯ周波数増加、第１閾値ＴＨ_ＬＯＷ≦カウント値ｃｏｕｎｔ≦第２閾値ＴＨ_ＨＩＧＨの場合は、ＤＣＯ周波数保持、第２閾値ＴＨ_ＨＩＧＨ＜カウント値ｃｏｕｎｔの場合は、ＤＣＯ周波数減少と判定する。
図１２に示すディレイコードコントローラ１２３のコード計算部１３６は、周波数比較部１２１の周波数判定部１３２の判定結果に基づき、ＤＣＯコードを±１増減するか、現時点のディジタル制御信号ＤＣＯ_ＣＯＤＥ値を保持するかを決定し、更新後のコード値を計算して制御ステート信号Ｓｔａｔｅ２のタイミングに合わせてセレクタ２０６を切り替える。
ディレイコードコントローラ１２３のコード選択部１３７は、演算されたコード値かＤＣＯ初期コード（ＩＮＩＴＣＯＤＥ）かを、制御ステート信号Ｓｔａｔｅ４信号に応じてセレクタ２０８で選択し、ディジタル制御信号ＤＣＯ_ＣＯＤＥ信号として出力する。
図１３、図１４のタイミングチャートに示すように、初期化時、タイミングＴ１までのリセット期間はディジタル制御信号ＤＣＯ_ＣＯＤＥ＝０、リセット解除直後から制御ステート信号Ｓｔａｔｅ４＝Ｌｏｗ→Ｈｉｇｈのタイミング（タイミングＴ１〜タイミングＴ２）では、ディジタル制御信号ＤＣＯ_ＣＯＤＥ＝ＩＮＩＴＣＯＤＥ、制御ステート信号Ｓｔａｔｅ４＝Ｌｏｗ→Ｈｉｇｈ以降（タイミングＴ２以降）はディジタル制御信号ＤＣＯ_ＣＯＤＥ＝コード計算部の出力と制御される。その後の通常動作では、参照クロックＣＫＲＥＦのＲｉｓｅ−ｅｄｇｅが検出される度（期間Ｔ１４）にディジタル制御信号ＤＣＯ_ＣＯＤＥが更新される。
周波数比較部１２１で２種類の周波数判定用カウンタしきい値（第１閾値ＴＨ_ＬＯＷ、第２閾値ＴＨ_ＨＩＧＨ）を用いたディジタル制御信号ＤＣＯ_ＣＯＤＥの調整を行うことで、ＤＣＯクロックＤＣＯ_ＣＬＫの出力周波数精度を改善することができる。具体的には、図１４に示すＤＣＯクロックＤＣＯ_ＣＬＫの変調サイクル（期間Ｔ１４）を考慮した平均周波数の誤差低減と、各ＤＣＯクロックＤＣＯ_ＣＬＫサイクルの目標周波数に対する誤差（ジッタ）低減を両立することができる。
例えば、ＤＣＯクロックＤＣＯ_ＣＬＫの目標周波数に対する誤差（ジッタ）低減のために周波数判定用カウンタしきい値（第１閾値ＴＨ_ＬＯＷ、第２閾値ＴＨ_ＨＩＧＨ）をともに小さな値に設定すると、周波数判定の度に目標周波数に近づける方向へディジタル制御信号ＤＣＯ_ＣＯＤＥを調整し誤差（ジッタ）成分は減少する。一方で、ディジタル制御信号ＤＣＯ_ＣＯＤＥが収束した状態でディジタル制御信号ＤＣＯ_ＣＯＤＥが±１と変化を継続する場合に平均周波数誤差が増加し、ディターミニスティックジッタが発生してしまう。
そこで、２種類の周波数判定用カウンタしきい値（第１閾値ＴＨ_ＬＯＷ、第２閾値ＴＨ_ＨＩＧＨ）をディジタル制御発振器１４０の設計結果に応じて適切に設定することでディジタル制御信号ＤＣＯ_ＣＯＤＥ更新判定にフィルタ機能が加わり、ディジタル制御信号ＤＣＯ_ＣＯＤＥの変動を減らして平均周波数誤差を低減し、さらにディターミニスティックジッタの低減することが可能となる。２種類の周波数判定用カウンタしきい値（第１閾値ＴＨ_ＬＯＷ、第２閾値ＴＨ_ＨＩＧＨ）は、逓倍倍率Ｍｕｌｔｉｐｌｅ Ｆａｃｔｏｒによって効果が変わる。よって、マイコン外部からレジスタ値を変更することによって設定制御できることが好ましい。例えば、逓倍倍率Ｍｕｌｔｉｐｌｅ Ｆａｃｔｏｒが大きい値、つまり逓倍数が大きい場合は、ディジタル制御発振器１４０のロングタームジッタ特性によるカウント誤差が発生するために周波数判定用カウンタしきい値ＴＨ_ＬＯＷ、ＴＨ_ＨＩＧＨの範囲を広くとり、ディジタル制御信号ＤＣＯ_ＣＯＤＥの変動を抑えるように設定するほうがジッタ特性面で有効である。逓倍倍率Ｍｕｌｔｉｐｌｅ Ｆａｃｔｏｒが小さい値、つまり逓倍数が小さい場合は、比較結果をディジタル制御発振器１４０へフィードバックするよう周波数判定用カウンタしきい値ＴＨ_ＬＯＷ、ＴＨ_ＨＩＧＨの範囲を狭く設定するほうが特性面で有効である。
次に、この周波数判定用カウンタしきい値（第１閾値ＴＨ_ＬＯＷ、第２閾値ＴＨ_ＨＩＧＨ）の設定方法について説明する。図１５は、横軸にサイクル数（ｌｏｇ）をとって、縦軸にジッタの大きさをとって、サイクル数とジッタの大きさの関係を示す模式図である。図１５に示すように、周波数のみをロックするＦＬＬ回路１１２のロングタームジッタ（累積ジッタ）は、サイクル数の増加に従い大きくなっていく。
次に、ロングタームジッタがＦＬＬ回路１１２へ及ぼす影響について考える。図１６（ａ）〜図１６（ｄ）は、ロングタームジッタのＦＬＬ回路へ及ぼす影響を説明する図であり、図１６（ａ）はクロックを示す模式図、図１６（ｂ）及び図（ｃ）はそれぞれショートターム及びロングタームジッタを示す模式図、図１６（ｄ）は、横軸にサイクル数を取って縦軸にジッタの大きさを取ってロングターム及びショートタームジッタとサイクル数の関係を示す模式図である。ＦＬＬ回路１１２は、例えば数百乃至２０４８倍等の高逓倍とすることができ、ＰＬＬ回路１１１と比較すると小面積で構成することができる。よって、ＦＬＬコントローラ１２０の周波数比較部１２１は、大きい累積ジッタを有するクロックをカウントしなければならず、精度よく周波数の比較を実行することが課題となる。
Ｍサイクル目の周波数比較結果の誤差±Ｘは、
±Ｘ＝±Ｙ／Ｔｏｕｔ
となる。ＹはＭサイクル目のロングタームジッタ、Ｔｏｕｔは発振周期を示す。
Ｍサイクル目の周波数比較結果の誤差±Ｘは、
±Ｘ＝±Ｙ／Ｔｏｕｔ
となる。ＹはＭサイクル目のロングタームジッタ、Ｔｏｕｔは発振周期を示す。
このように、ロングタームジッタによってＦＬＬコントローラ１２０の周波数比較部１２１は、誤判定を起こし、誤判定によってシュートタームのジッタ（周期ジッタ）の特性悪化を引き起こす。
実施の形態にかかるＦＬＬコントローラ１２０は、ロングタームジッタによる誤判定を防止するため周波数比較器に、２値の閾値（周波数判定用カウンタしきい値ＴＨ_ＬＯＷ、ＴＨ_ＨＩＧＨ）を判定基準として設け、２値Ｍ−ｘ（第１閾値ＴＨ＿ＬＯＷ）〜Ｍ＋ｘ（第２閾値ＴＨ＿ＨＩＧＨ）の間に、周波数比較部１２１のカウント数がおさまっていれば、周波数は合っているものと判定し、ディジタル制御信号ＤＣＯ_ＣＯＤＥの切り替えは実施しない。
一方で、生成しているクロックの周波数が２値の第１閾値ＴＨ_ＬＯＷ乃至第２閾値ＴＨ_ＨＩＧＨの幅をオーバーしていれば平均周波数があっていないものとし、ディジタル制御信号ＤＣＯ_ＣＯＤＥの切り替えを実施する。
ロングタームジッタは、サイクル数が増えればジッタも大きくなる。よって、ＦＬＬ回路１１２の逓倍数が増えるとともに２値の閾値の大きさも大きくする必要がある。逓倍数が小さくなればそれに応じて２値の閾値も小さくする必要がある。本実施の形態にかかるＦＬＬ回路１１２を搭載したＬＳＩは、逓倍数に応じた２値の閾値情報を記憶回路に情報として格納しており、ＦＬＬ回路１１２の制御信号に応じて最適値を呼び出すことができる。また、設計情報Ａに基づいて演算して閾値を決定することも可能である。
ここで、
ｚ：サイクル数
Ａ：設計情報
Ｔｏｕｔ：発振周期
ｘ：閾値
一般に、水晶発振子の実装上のトラブル、例えば製品基板が高温、低温状態が繰り返されることで発生するはんだ剥がれ等の想定外のトラブルによって、入力クロックが停止してしまうような場合がある。このような場合、異常を検知し、停止動作に移行することができなければＬＳＩが暴走してしまい、例えば車等に使用される場合は極めて危険である。
そこで、本実施の形態にかかるＦＬＬ回路のＦＬＬコントローラにおいては、ディジタル制御発振器により生成されるクロックの周波数と逓倍された参照クロックの周波数とを比較する際に第１及び第２閾値を使用する。このことにより、ＦＬＬ回路にいて、不要なクロック周波数の調整を抑制することができ、ディターミニスティックジッタが低減され、総計の周期ジッタを低減することができる。これにより、想定外のトラブルによって入力クロックが停止してしまった場合であっても、ＬＳＩが暴走することなく、異常を検知し、停止動作に移行することが可能となる。また、リファレンスクロックがない状態（停止した状態）でもマイコンとマイコン間の通信（調歩通信）を実現できる高い周波数精度（±１.５%）を保証することができる。すなわち、本実施の形態にかかるＦＬＬ回路（周波数同期ループ回路）は、リファレンスクロックが停止した状態又はリファレンスクロックを入力せずとも、高精度のクロックが取り出せることができる。このため、ＲＴＣ回路が不要な顧客に対しては、したクロック源を提供できることも可能となる。
以上説明した実施の形態によれば、低電圧、低消費電力、及び高処理性能のＦＬＬ回路１１２及びＦＬＬ回路１１２を搭載した半導体集積回路を提供することができる。本実施の形態にかかる半導体集積回路装置によれば、スマートフォン及びＤＳＣ（デジタルスチールカメラ）などバッテリー動作するモバイル機器におけるバッテリーライフの向上の要求、並びに冷蔵庫、及び洗濯機をはじめとする白物家電におけるエコ・省エネ性能向上の市場要求を満たすことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１０１ ＣＰＵ
１０２ ＲＡＭ
１０３ ＢＵＳ
１０４ ＡＤＣ回路
１０５ ＲＴＣ回路
１０６ フラッシュメモリ
１０７ ＣＰＧ回路
１１１ ＰＬＬ回路
１１２ ＦＬＬ回路
１１３ ＯＳＣ回路
１１４ ３２ｋＨｚＯＳＣ
１１５ ＤＩＶ
１１６ セレクタ
１１７ セレクタ
１２０ ＦＬＬコントローラ
１２１ 周波数比較部
１２２ ステートコントローラ
１２３ ディレイコードコントローラ
１３１ プログラマブル・ダウンカウンタ
１３２ 周波数判定部
１３３ エッジ決定部
１３４ ステージ生成部
１３５ 初期コードコントロール部
１３６ コード計算部
１３７ コード選択部
１４０ ディジタル制御発振器
１０８ レジスタ
１０９ レジスタ
１４１ 基準電圧発生回路
１４２ 電流発生回路
１４３ 発振回路
１５１ ＭＯＳトランジスタ
１５２ 差動アンプ
１５３ バイポーラトランジスタ
１５４ ＭＯＳトランジスタ
１５５ バイポーラトランジスタ
１５６ ＭＯＳトランジスタ
１５７ バイポーラトランジスタ
１６１ 差動アンプ
１６２ ＭＯＳトランジスタ
１６３ ＭＯＳトランジスタ
１７１ 周波数電圧変換回路
１７２ 積分回路
１７３ 電圧制御発振器
１７４ 制御回路
１７５ ディスチャージスイッチ
１７６ チャージスイッチ
１７７ 容量
１７８ スイッチ
１７９ 積分器
１８０ 帰還容量
１８１ レジスタ
１８５ ＡＮＤ回路
１８９ セレクタ
１９５ カウンタ
１９６ カウンタ
１９７ セレクタ
１９８ セレクタ
１９９ レジスタ
２００ 判定部
２０１ セレクタ
２０２ レジスタ
２０３ セレクタ
２０４ 加算器
２０５ セレクタ
２０６ セレクタ
２０７ レジスタ
２０８ セレクタ
６１２ ＦＬＬ回路
６２０ ＦＬＬコントローラ
６２１ 周波数比較部
６２２ ステートコントローラ
６２３ ディレイコードコントローラ
６３１ プログラマブル・ダウンカウンタ
６３２ 周波数判定部
６３３ エッジ決定部
６３４ ステージ生成部
６３５ 初期コードコントロール部
６３６ コード計算部
６３７ コード選択部
６４０ ディジタル制御発振器
Ｒ０ 抵抗
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｒ３ 抵抗
Ｒ４ 抵抗
１０２ ＲＡＭ
１０３ ＢＵＳ
１０４ ＡＤＣ回路
１０５ ＲＴＣ回路
１０６ フラッシュメモリ
１０７ ＣＰＧ回路
１１１ ＰＬＬ回路
１１２ ＦＬＬ回路
１１３ ＯＳＣ回路
１１４ ３２ｋＨｚＯＳＣ
１１５ ＤＩＶ
１１６ セレクタ
１１７ セレクタ
１２０ ＦＬＬコントローラ
１２１ 周波数比較部
１２２ ステートコントローラ
１２３ ディレイコードコントローラ
１３１ プログラマブル・ダウンカウンタ
１３２ 周波数判定部
１３３ エッジ決定部
１３４ ステージ生成部
１３５ 初期コードコントロール部
１３６ コード計算部
１３７ コード選択部
１４０ ディジタル制御発振器
１０８ レジスタ
１０９ レジスタ
１４１ 基準電圧発生回路
１４２ 電流発生回路
１４３ 発振回路
１５１ ＭＯＳトランジスタ
１５２ 差動アンプ
１５３ バイポーラトランジスタ
１５４ ＭＯＳトランジスタ
１５５ バイポーラトランジスタ
１５６ ＭＯＳトランジスタ
１５７ バイポーラトランジスタ
１６１ 差動アンプ
１６２ ＭＯＳトランジスタ
１６３ ＭＯＳトランジスタ
１７１ 周波数電圧変換回路
１７２ 積分回路
１７３ 電圧制御発振器
１７４ 制御回路
１７５ ディスチャージスイッチ
１７６ チャージスイッチ
１７７ 容量
１７８ スイッチ
１７９ 積分器
１８０ 帰還容量
１８１ レジスタ
１８５ ＡＮＤ回路
１８９ セレクタ
１９５ カウンタ
１９６ カウンタ
１９７ セレクタ
１９８ セレクタ
１９９ レジスタ
２００ 判定部
２０１ セレクタ
２０２ レジスタ
２０３ セレクタ
２０４ 加算器
２０５ セレクタ
２０６ セレクタ
２０７ レジスタ
２０８ セレクタ
６１２ ＦＬＬ回路
６２０ ＦＬＬコントローラ
６２１ 周波数比較部
６２２ ステートコントローラ
６２３ ディレイコードコントローラ
６３１ プログラマブル・ダウンカウンタ
６３２ 周波数判定部
６３３ エッジ決定部
６３４ ステージ生成部
６３５ 初期コードコントロール部
６３６ コード計算部
６３７ コード選択部
６４０ ディジタル制御発振器
Ｒ０ 抵抗
Ｒ１ 抵抗
Ｒ２ 抵抗
Ｒ３ 抵抗
Ｒ４ 抵抗
Claims (16)
- クロックを生成するディジタル制御発振器と、
前記クロックの発振周波数を制御する周波数制御コードを生成するＦＬＬコントローラと、を有し、
前記ＦＬＬコントローラは、
前記ディジタル制御発振器により生成されるクロックの周波数と逓倍された参照クロックの周波数とを比較する周波数比較部と、
前記周波数比較部の比較結果に基づき、前記ディジタル制御発振器により生成されるクロックの周波数が前記逓倍された参照クロックの周波数となるよう前記周波数制御コードを生成する遅延コード制御部とを有し、
前記周波数比較部は、前記クロックの周波数を第１及び第２閾値を使用して判定し、
前記遅延コード制御部は、前記周波数比較部の判定結果に応じた前記周波数制御コードを生成し前記ディジタル制御発振器に出力する、
周波数同期ループ回路。 - 前記第１及び第２閾値は、逓倍数に応じて異なる値に設定される、
請求項１記載の周波数同期ループ回路。 - 前記第１及び第２閾値は、逓倍数が大きいほど前記第１閾値乃至前記第２閾値の差が大きくなるよう設定される
請求項１記載の周波数同期ループ回路。 - 前記遅延コード制御部は、前記周波数比較部が前記クロックの周波数が前記第１閾値未満か前記第２閾値より大きいと判定した場合は、前記クロックの周波数を調整するための前記周波数制御コードを生成し、前記周波数比較部が前記クロックの周波数が前記第１閾値以上第２閾値以下であると判定した場合は、現在の前記クロックの周波数を維持する前記周波数制御コードを出力する、
請求項２記載の周波数同期ループ回路。 - 前記ディジタル制御発振器は、
第１及び第２基準電圧を生成する基準電圧発生回路と、
前記第１基準電圧が入力され、制御電流を生成する電流発生回路と、
前記第２基準電圧及び前記制御電流が入力され、クロックを生成する発振回路とを有し、
前記基準電圧発生回路及び前記電流発生回路は、温度依存性が略相殺された基準電圧及び制御電流を生成し、
前記発振回路は、前記生成したクロックの周波数の値に応じて自己の生成するクロックの周波数を制御する機能を有する、
請求項１記載の周波数同期ループ回路。 - 前記基準電圧発生回路は、前記基準電圧発生回路及び電流発生回路で温度トリミングされた結果に基づき生成された温度トリミング情報を使用して、前記第１及び第２基準電圧を生成し、
前記電流発生回路は、前記周波数制御コードを使用して、前記温度依存性を略有しない前記制御電流を生成する、
請求項５記載の周波数同期ループ回路。 - 前記発振回路は、
前記第２基準電圧が入力される積分回路と、
前記積分回路から出力される制御電圧に基づき発振する電圧制御発振器と、
前記積分回路が、前記電圧制御発振器が生成したクロックの周波数に基づき生成された比較電圧と前記第２基準電圧とを比較する自己フィードバックループとを有し、
前記電圧制御発振器が生成したクロックの周波数に基づき前記制御電圧の値を制御する、
請求項５記載の周波数同期ループ回路。 - 前記ＦＬＬコントローラは、リセット直後乃至通常動作期間開始の間は、記憶回路に保持された初期コードを前記周波数制御コードとして出力する、
請求項１記載の周波数同期ループ回路。 - 周波数同期ループ回路と、
前記周波数同期ループ回路にリファレンスクロックを供給するリファレンスクロック供給部と、
前記周波数同期ループ回路が初期動作で使用する初期コードを保持する記憶回路とを有し、
前記周波数同期ループ回路は、
クロックを生成するディジタル制御発振器と、
前記クロックの発振周波数を制御する周波数制御コードを生成するＦＬＬコントローラと、を有し、
前記ＦＬＬコントローラは、
前記ディジタル制御発振器により生成されるクロックの周波数と逓倍された参照クロックの周波数とを比較する周波数比較部と、
前記周波数比較部の比較結果に基づき、前記ディジタル制御発振器により生成されるクロックの周波数が前記逓倍された参照クロックの周波数となるよう前記周波数制御コードを生成する遅延コード制御部とを有し、
前記周波数比較部は、前記クロックの周波数を第１及び第２閾値を使用して判定し、
前記遅延コード制御部は、リセット直後乃至通常動作期間開始の間は、前記記憶回路に保持された前記初期コードを前記周波数制御コードとして前記ディジタル制御発振器に出力し、通常動作期間開始後は、前記周波数比較部の判定結果に応じた前記周波数制御コードを生成し前記ディジタル制御発振器に出力する
半導体集積回路装置。 - 前記第１及び第２閾値は、逓倍数に応じて異なる値に設定される、
請求項９記載の半導体集積回路装置。 - 前記第１及び第２閾値は、逓倍数が大きいほど前記第１閾値乃至前記第２閾値の差が大きくなるよう設定される
請求項９記載の半導体集積回路装置。 - 前記遅延コード制御部は、前記周波数比較部が前記クロックの周波数が前記第１閾値未満か前記第２閾値より大きいと判定した場合は、前記クロックの周波数を調整するための前記周波数制御コードを生成し、前記周波数比較部が前記クロックの周波数が前記第１閾値以上第２閾値以下であると判定した場合は、現在の前記クロックの周波数を維持する前記周波数制御コードを出力する、
請求項１１記載の半導体集積回路装置。 - 前記ディジタル制御発振器は、
第１及び第２基準電圧を生成する基準電圧発生回路と、
前記第１基準電圧が入力され、制御電流を生成する電流発生回路と、
前記第２基準電圧及び前記制御電流が入力され、クロックを生成する発振回路とを有し、
前記基準電圧発生回路及び前記電流発生回路は、温度依存性が略相殺された基準電圧及び制御電流を生成し、
前記発振回路は、前記生成したクロックの周波数の値に応じて自己の生成するクロックの周波数を制御する機能を有する、
請求項９記載の半導体集積回路装置。 - 前記基準電圧発生回路は、前記基準電圧発生回路及び電流発生回路で温度トリミングされた結果に基づき生成された温度トリミング情報を使用して、前記第１及び第２基準電圧を生成し、
前記電流発生回路は、前記周波数制御コードを使用して、前記温度依存性を略有しない前記制御電流を生成する、
請求項１３記載の半導体集積回路装置。 - 前記発振回路は、
前記第２基準電圧が入力される積分回路と、
前記積分回路から出力される制御電圧に基づき発振する電圧制御発振器と、
前記積分回路が、前記電圧制御発振器が生成したクロックの周波数に基づき生成された比較電圧と前記第２基準電圧とを比較する自己フィードバックループとを有し、
前記電圧制御発振器が生成したクロックの周波数に基づき前記制御電圧の値を制御する、
請求項１３記載の半導体集積回路装置。 - 前記ＦＬＬコントローラは、リセット直後乃至通常動作期間開始の間は、記憶回路に保持された初期コードを前記周波数制御コードとして出力する、
請求項９記載の半導体集積回路装置。
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