JP3612417B2 - クロック信号制御回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、クロック信号による動作の制御に関し、特に、例えば携帯端末のような電子機器で電源立ち上げ時の不安定な動作クロック信号によるシステムの誤動作を防止することができるクロック信号発生回路に関する。
【０００２】
【従来の技術】
従来では、デスクトップのパーソナルコンピューターなどのようにＡＣ電源で動作する情報機器では、アプリケーションなどで必要とされるデータは、ハードディスクなどの格納装置に保存されていた。このため、たとえその情報機器への電源の供給が止められたとしてもデータの消失は起きなかった。しかしながら、電池等で駆動される携帯情報機器では、消費電力の大きいハードディスクなどを使用することはできない。
【０００３】
そのため、代わりに、ＥＥＰＲＯＭやフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）などの不揮発性のメモリデバイスがデータ保持用のデバイスとして使用されている。データが保存された後電力の供給を止めて、装置の電源を切断する方法が取られた装置も存在している。
【０００４】
しかしながら、これらの不揮発性メモリデバイスは一般的にメモリの容量に比較し高価である。従って、一般的には揮発性のメモリであるＤＲＡＭのようなセルフリフレッシュタイプのデバイスが一般的に使用されている。この種のデバイスを使用する機器では、電力が供給されたまま、クロック信号が停止され、装置の信号の変化が止められる。これにより、電源ＯＦＦの状態を作り出すという方法が採用されている。
【０００５】
また、メモリの内容の保持が必要では無いような装置でも、装置の各回路の信号の状態を保持したまま、装置の電源を落としたいというような状況が生じる場合がある。このため、そのようなときに、装置に供給されるクロック信号が停止され、装置の動作を停止し、装置の電源ＯＦＦ状態を作り出す方法が取られている。
【０００６】
いずれにしても、電源ＯＦＦの状態を作り出すために、発振源である発振器への電力供給が停止されて、クロック信号が停止される。
【０００７】
ところが、クロック信号を停止すると、再び動作を開始するときにクロック信号が不安定になり、場合によっては誤動作を生じ、装置の動作に破綻を来す場合がある。そこで、装置のクロック信号による誤動作を避け、装置を安定して再起動することが必要になる。
【０００８】
特開昭６２−８６４１９号公報と特開平４−２５９５８号公報（第１、第２の従来例）にはクロック信号に同期して動作する中央演算処理装置を使用するシステムが述べられている。このシステムでは、電源立ち上げ後遅延バッファにより動作の開始を遅延させて、クロック信号が安定してからシステムの動作が開始される。これにより、電源立ち上げ時のシステムの誤動作を避けている。
【０００９】
特開平６−１０１４５２号公報（第３の従来例）では、電源投入時の不安定なクロック信号による誤動作を避けるために、発振器の発振が、クロック信号が安定するまでカウントされる。このカウンタが所定値になるまでシステムを停止状態にしておくことで電源投入時の不安定なクロック信号による誤動作を避けている。
【００１０】
また、特開平８−３１６８３２号公報（第４の従来例）では、半導体の集積回路に供給されるクロック信号生成を行うＰＬＬ回路のロック状態の検出のためにキャパシタではなくＤフリップ・フロップを用いるという方法を採用している。
【００１１】
特開平３−１６５６１７号公報（第５の従来例）では、電源投入時などの発振器が不安定な状態での動作クロック信号を確保するために初期段階のときのみ、ＣＲ発振器で擬似的にクロック信号が発生されるという方法を採用している。
【００１２】
特開平３−１６５６１９号公報（第６の従来例）では、電源投入時などの初期状態においてクロック信号の不安定な動作によるシステムの誤動作を解決するために、真のシステムクロック信号である水晶発振器の発振が開始されるまでは、水晶発振器と比較し発振開始のタイミングの早いＣＲ発振器などの出力を使用して回路を動作させ、水晶発振器が発振をはじめたらそれを検出して、システムに供給するクロック信号を水晶発振器の出力に切り替えるという方法を使用している。
【００１３】
特開平９−１３４５９３号公報（第７の従来例）では、複数のフリップ・フロップが配列され、複数のクロックパルスが入力されたとき、初期化信号を出力する方法が採用されている。
【００１４】
【発明が解決しようとする課題】
第１と第２の従来例では、システム動作を開始するタイミングをクロック信号の数カウント分カウンタにより遅延させるという方法を採用している。従って、クロック信号は遅延量を数えるカウンタにも供給されるため、電源立ち上げ時やクロック信号停止状態から再び動作を開始する時にはタイミングを取るべきカウンタも動作状態の不安定なクロック信号に影響され、誤動作を生じてしまう可能性がある。
【００１５】
また、第３の従来例では、第１と第２の従来例と同様に、カウンタを使用してシステムに入力されるリセット信号を生成し、このリセット信号で回路の動作を一定期間遅らせている。こうして電源投入時などの発振器が不安定な期間回路を停止させておくことで誤動作を避けている。しかしながら、この方式も遅延を作り出すカウンタに発振器のクロック信号を使用しているために、電源投入時などのクロック信号の不安定な期間ではこのカウンタが誤動作を起こす可能性がある。
【００１６】
第４の従来例では、ＰＬＬのロックを検出するのに基準周波数回路が使用されている。ＰＬＬの周波数のロックに必要な基準周波数回路は、クロック信号を供給するための発振器が発振を開始する前に発振が安定している必要がある。このため、基準周波数回路は常に発振したままにしておくか、クロック信号を供給する発振器が発振するよりも前に発振を開始させ、クロック信号を供給する発振器が発振を開始し出すときには、既に安定して発振を行っている必要がある。また、位相比較をして、周波数のロックを確認すると位相比較回路やＶＣＯなどの回路が必要になるため全体的に回路が複雑化してしまうという問題がある。
【００１７】
第５、第６の従来例では、初期動作時には実際に使用される発振器よりも早いタイミングで安定した発振を行う発振器を使用し、実際に使用する発振器が安定したとき、その発振器に切り替えて回路を動作させている。このため、たとえ発振開始のタイミングが水晶発振器よりも短くても、電源投入時は発振器は不安定である。結局、この回路だけでは電源投入時の回路の誤動作が生じてしまうという問題が残る。
【００１８】
本発明は上記問題を解決するためになされたものである。従って、本発明の目的は、システムが再起動されるとき、システムが確実に安定して動作させられるクロック信号発生回路を提供することにある。
【００１９】
本発明の他の目的は、システムの再起動時の安定性に加えて、回路構成が簡略化され、高集積化に適したクロック信号発生回路を提供することにある。
【００２０】
本発明の更に他の目的は、簡単な回路構成により、電源投入時のクロック信号の不安定な動作による回路の誤動作を避けることにある。
【００２１】
【課題を解決するための手段】
本発明のクロック信号制御装置は、クロック信号を発生する発振器と、前記発振器からの前記クロック信号の周波数またはディューティを検出し、検出結果に基づいて制御信号を出力するパルス検出回路と、及び前記パルス検出回路からの前記制御信号に応答して、前記発振回路からの前記クロック信号から供給クロック信号を生成するクロック信号供給選択回路とを具備する。
【００２２】
前記パルス検出回路は、前記クロック信号の前記ディューティに対応する出力電圧を出力するパルス電圧変換器と、及び前記パルス電圧変換器からの前記出力電圧が予め決められたレベルより高いとき前記制御信号を出力する電圧検出器とを具備する。このとき、前記電圧検出器は、ヒステリシス特性を有することが望ましい。
【００２３】
前記パルス電圧変換器は、前記発振器からの前記クロック信号に応答してキャパシタを充電するポンプ回路と、及び前記キャパシタの電圧に対応するアナログ電圧を出力する平均化回路とを具備している。または、前記パルス電圧変換器は、前記発振器からの前記クロック信号に応答してアナログ電圧を出力する平均化回路を具備していてもよい。
【００２４】
前記パルス検出回路は、前記クロック信号の周波数に対応する出力電圧を出力する周波数カウンタと、及び前記周波数カウンタからの前記出力電圧が予め決められたレベルより高いとき前記制御信号を出力する周波数変動検出器とを具備する。
【００２５】
この場合、前記周波数カウンタは、前記クロック信号のパルスに応答してパルスを生成するワンショット・マルチバイブレーターと、及び前記ワンショット・マルチバイブレーターにより生成されるパルス数に対応する出力電圧を発生する平均化回路とを具備する。
【００２６】
前記周波数変動検出器は、前記周波数カウンタからの前記出力電圧を微分するための微分回路と、前記微分回路からの出力をゲート素子レベルに変換するための変換器と、前記周波数カウンタからの前記出力電圧が予め決められたレベルより高いとき前記制御信号を出力する電圧検出器とを具備する。この場合、前記電圧検出器は、ヒステリシス特性を有することが望ましい。
【００２７】
前記クロック信号供給選択回路は、前記パルス検出回路からの前記制御信号と前記発振器からのクロック信号との論理和を計算し、その計算結果を前記供給クロック信号として出力するＡＮＤゲート回路を具備する。
【００２８】
前記クロック信号供給選択回路は、前記パルス検出回路からの前記制御信号から前記発振器からのクロック信号に同期する同期制御信号を生成する同期回路を更に具備し、前記ＡＮＤゲート回路は前記パルス検出回路からの前記制御信号に代えて、前記同期制御信号と前記発振器からの前記クロック信号との論理和を計算し、その計算結果を前記供給クロック信号として出力する記同期クロック信号として出力することがのぞましい。
【００２９】
前記同期回路は、リセット信号によりリセットされて動作可能となり、前記クロック信号供給選択回路は、前記リセット信号に応答して動作可能となり、前記発振器からの前記クロック信号を遅延させて供給リセット信号として出力するリセット回路を更に具備する。これにより、ＣＰＵ等のクロック動作回路が供給リセット信号に応答してリセットされる。
【００３０】
前記発振器は、電気的な発振を行う発振回路と、及び前記発振回路の前記発振の周波数を逓倍する周波数逓倍回路とを具備していてもよい。
【００３１】
上記のいずれかのクロック信号制御回路は携帯電話内に設けられることができる。
【００３２】
電子回路装置が、上記のいずれかのクロック信号制御回路を複数具備し、前記発振器は、電気的な発振を行う発振回路と、及び前記発振回路の前記発振の周波数を逓倍する周波数逓倍回路とを具備してもよい。このとき、 前記複数のクロック信号制御回路のうちの少なくとも１つは、前記発振器からの前記クロック信号を分周し、分周されたクロック信号を前記パルス検出回路に出力する分周回路を更に具備してもよい。
【００３３】
【発明の実施の形態】
以下に添付図面を参照して、携帯電話等の電子回路装置に適用して好適な本発明のクロック信号制御装置を詳細に説明する。
【００３４】
最初に、本発明の第１の実施形態によるクロック信号制御装置を説明する。図１は、本発明の第１の実施形態によるクロック信号制御装置の構成を示す。図１を参照すると、第１の実施形態のクロック信号制御装置は、発振器１０１、パルス・レート検出回路（パルス検出回路）１０２、クロック信号供給選択回路１０３、クロック信号動作回路１０４からなる。
【００３５】
クロック信号動作回路１０４は、クロック信号に応答して動作を確定する回路のことであり、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのようにクロック信号の供給を受けて動作するユニットを指す。
【００３６】
発振器１０１は、一定周期で発振を行う回路からなり、水晶発振子、ＣＲ発振器、ＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ、弾性表面波）発振子などから構成される。しかしながら、電気的な発振を行う回路であればどのような回路でもよい。
【００３７】
パルス・レート検出回路１０２は、上記発振器の発振のローレベルの時間幅とハイレベルの時間幅の比、すなわちディューティを検出する。
【００３８】
クロック信号供給選択回路１０３は、パルス・レート検出回路１０２の出力結果に基づいてクロック信号動作回路１０４に対し発振器１０１の出力であるクロック信号を供給するかどうかを決定する。
【００３９】
パルス・レート検出回路１０２は、図２に示されるように、レート−電圧変換器１０２１と電圧検出器１０２２からなる。レート−電圧変換器１０２１は、発振器１０１の出力であるクロック信号のハイレベルとローレベルの割合を検出する回路である。レート−電圧変換器１０２１は、ハイレベルの割合が多い程出力電圧が高くなる。電圧検出器１０２２はレート−電圧変換器の出力電圧が予め決められたレベルより高いときに有効であることを示す制御信号を出力する。
【００４０】
多少のレベル変動に堪えられるように、電圧検出器１０２２にはヒステリシス特性を持つコンパレーターが使用されることが望ましい。レート−電圧変換器 １０２１は、発振器１０１の出力の平均値を取るのだが、この電圧は常に変動しているので、通常の、ヒステリヒス特性を持たないコンパレーターがレート−電圧変換器１０２１として使用されると、電圧の検出値付近において誤動作を起こす可能性がある。
【００４１】
次に、図１のブロック図と図３のタイミングチャートを参照して、本発明の第１の実施形態によるクロック信号制御装置の動作を説明する。図３において、（ａ）は発振器出力を示し、（ｂ）はレート−電圧変換器の出力を示し、（ｃ）はパルス・レート検出信号を示し、（ｄ）はクロック供給選択回路内の内部信号Ａを示し、（ｅ）はクロック供給選択回路内の内部信号Ｂを示し、（ｆ）は供給クロック信号を示し、（ｇ）はクロック動作回路の状態を示す。
【００４２】
発振器１０１は、外部電源が供給されると、図３（ａ）に示されるように、発振を始める。この部分の電源の供給の制御は、どのような形式が用いられてもよい。例えば、手動のスイッチで電源が制御されてもよいし、あるいはクロック信号制御装置が電池などで駆動されているときは、電池残量検出器が電池の残量に合わせて電源を制御してもよい。
【００４３】
パルス・レート検出回路１０２は、図３（ｂ）に示されるように、発振器１０１の発振周波数に応じて、その出力を変化させていく。パルス・レート検出回路１０２は、発振器１０１の発振周波数が高ければその出力値が高くなり、周波数が低くなれば出力値が低くなる。電源投入直後は発振器１０１の出力は安定しておらず、発振器１０１は周波数の低い状態で発振を行う。その後、動作が安定してくると発振器１０１に固有の周波数で発振を始める。パルス・レート検出回路１０２内部のレート−電圧変換器１０２１は、電源投入直後は発振器１０１の周波数が低いため、低い出力値を示す。やがて発振器１０１の周波数が高くなるに従い徐々に高い出力値を示す。
【００４４】
パルス・レート検出回路１０２内の電圧検出器１０２２は、図３（ｃ）に示されるように、レート−電圧変換器１０２１の出力が予め決められたレベルを超えると発振器１０１が安定して発振していることを示す制御信号を出力する。クロック信号供給選択回路１０３は、図３（ｄ），（ｅ）、（ｆ）に示されるように、制御信号に応答して、クロック信号動作回路１０４に対しクロック信号供給を開始する。
【００４５】
クロック信号動作回路１０４は、クロック信号供給選択回路１０３からクロック信号が供給されると、図３（ｇ）に示されるように、動作休止状態から動作状態へ状態を移行する。
【００４６】
クロック信号供給選択回路１０３は、パルスレート検出回路１０２の出力信号をただ単に選択のための制御信号として使うだけではなく、制御信号に応答して発振器１０１の出力と同期して、クロック信号動作回路１０４にクロック信号を供給する。
【００４７】
次に、図４、図５、図６、図７を参照して、本発明のクロック信号制御装置の構成を詳細に説明する。
【００４８】
図４は、本発明の第１の実施形態によるパルス・レート検出回路１０２の一部であるレート−電圧変換器 １０２１の回路の例を示す。レート−電圧変換器 １０２１は、ポンプ回路と、平均化回路と、反転回路からなる。
【００４９】
ポンプ回路は、キャパシタＣ１ １０２１１、ダイオードＤ１ １０２１２、Ｄ２ １０２１３から構成される。平均化回路は、抵抗Ｒ１ １０２１４、キャパシタＣ２ １０２１５、オペアンプＡ１ １０２１６から構成される。反転回路は、抵抗Ｒ２ １０２１７、Ｒ３ １０２１８、オペアンプＡ２ １０２１９から構成される。
【００５０】
ダイオードＤ２ １０２１３とダイオードＤ１ １０２１２が直列に接続され。ダイオードＤ２ １０２１３のアノードはオペアンプＡ１ １０２１６の反転入力に接続されている。ダイオードＤ２ １０２１３とダイオードＤ１ １０２１２の接続ノードにはキャパシタＣ１ １０２１１の一端が接続されている。キャパシタＣ１ １０２１１の他端には電圧Ｖｉが供給される。オペアンプＡ１ １０２１６の非反転入力は接地されている。オペアンプＡ１ １０２１６の反転入力と出力の間には抵抗Ｒ１ １０２１４とキャパシタＣ２ １０２１５の並列回路が接続されている。オペアンプＡ１ １０２１６の出力は、抵抗Ｒ２ １０２１７を介してオペアンプＡ２ １０２１９の反転入力に接続されている。オペアンプＡ２ １０２１９の反転入力と出力の間には抵抗Ｒ３ １０２１８が接続されている。オペアンプＡ２ １０２１９の非反転入力は接地されている。
【００５１】
ポンプ回路は、キャパシタＣ２ １０２１５に電荷を蓄積するための回路であり、キャパシタＣ１に波高値Ｖｉの電圧がかかるとＶｉ＊Ｃ１分の電荷がキャパシタＣ２に流れ込む。抵抗Ｒ１ １０２１４によりキャパシタＣ２ １０２１５の電荷を放電することで一定時間内のパルスの個数がアナログの電圧値に変換される。
【００５２】
この回路の時定数は抵抗Ｒ１ １０２１４とキャパシタＣ２ １０２１５によって決まり、発振器の固有周波数に合わせて設定される。本発明では、周期の１／２の時間の間に９０％まで電圧が落ちる程度の時定数τが設定される。ＣＲによる積分の電圧変化で特に放電時の電圧は次の式によって表される。
Ｖｏ＝Ｖ＊ｅｘｐ（−ｔ／τ）
ここで、Ｖは放電直前の平均値電圧で、τはＣ２＊Ｒ１で表される値、ｅｘｐは自然対数変換である。例えば、発振器の周波数が１ＭＨｚの時は、
τ＝Ｃ２＊Ｒ１＝−１／（２＊１０６＊Ｌｎ（９０／１００））
【００５３】
＝４．７＊１０−６
になるように抵抗Ｒ１とキャパシタＣ１の値を設定する。抵抗Ｒ１については数百ＫΩ以上の値が望ましいので、それに合わせてキャパシタＣ１の値を決定する。またここで示されるＬｎとはｅｘｐの逆変換である。
【００５４】
また、反転出力回路はオペアンプＡ１ １０２１６の反転された出力を正出力に戻すための回路である。
【００５５】
図５はレート−電圧変換器１０２１の他の例の構成を示す。この場合、図４に示されるポンプ回路は使用されていない。単なる平均化回路のみで構成されている。
【００５６】
図５を参照して、抵抗Ｒ１１ １０２１１１の一端はオペアンプＡ１１ １０２１１４の反転入力に接続されている。オペアンプＡ１１ １０２１１４の非反転入力は接地されている。抵抗Ｒ１１ １０２１１１の他端には電圧Ｖｉが供給される。オペアンプＡ１１ １０２１１４の反転入力と出力の間には抵抗Ｒ１ ２ １０２１２４とキャパシタＣ１１ １０２１１３の並列回路が接続されている。オペアンプＡ１１ １０２１１４の出力は、抵抗Ｒ１３ １０２１１５を介してオペアンプＡ１２ １０２１１７の反転入力に接続されている。オペアンプＡ１２ １０２１１７の反転入力と出力の間には抵抗Ｒ１４ １０２１１６が接続されている。オペアンプＡ１２ １０２１１７の非反転入力は接地されている。
【００５７】
この回路ではパルスの幅が一定でないパルスについては正確に周波数を測ることは出来ないが、本発明では正確な周波数を測る必要性はなく、特に必要となるのは発振器の固有周波数に達して安定して発振しているかどうかである。従って、固有周波数で安定して発振しているときは発振器のパルス幅が一定であるという前提の下に成り立っている。
【００５８】
この図４に示されるレート−電圧変換器１０２１により変換された電圧が予め決められた電圧以上になったことが電圧検出器１０２２内部のコンパレーターにより検出されると、クロック信号が安定したことを示す制御信号を有効にする。
【００５９】
図６は、このような動作を行う電圧検出器１０２２の構成を示す。図６を参照して、電圧検出器１０２２は、直流電源Ｖｒ １０２２１、抵抗１０２２２、オペアンプ１０２２４からなる比較回路を有する。しかしながら、この比較回路だけだと次に接続されるべき論理回路の電圧とそぐわない可能性がある。そこで、Ｐ−ｃｈ ＭＯＳＦＥＴ １０２２５とＮ−ｃｈ ＭＯＳＦＥＴ １０２２６からなる電圧変換回路により論理回路で使用される電圧に変換する。
【００６０】
オペアンプ１０１２２４ の反転入力には電圧Ｖｉが供給される。抵抗Ｒ１１１０２１１１の一端はオペアンプＡ１１ １０２１１４の反転入力に接続されている。オペアンプＡ１１ １０２１１４の非反転入力は接地されている。抵抗Ｒ１１ １０２１１１の他端には電圧Ｖｉが供給される。オペアンプ１０２２４の非反転入力と出力の間には抵抗１０２２３が接続されている。また、オペアンプ１０２２４の非反転入力は、可変抵抗１０２２２に接続され、可変抵抗１０２２２と直流電源Ｖｒ１０２２１との並列回路はグランドに接続されている。Ｐ−ｃｈ ＭＯＳＦＥＴ １０２２５とＮ−ｃｈ ＭＯＳＦＥＴ １０２２６が電源Ｖｄｄとグランドの間に直列に接続されている。オペアンプ１０２２４の出力は、Ｐ−ｃｈ ＭＯＳＦＥＴ １０２２５とＮ−ｃｈ ＭＯＳＦＥＴ １０２２６のゲートに接続されている。Ｐ−ｃｈ ＭＯＳＦＥＴ １０２２５とＮ−ｃｈ ＭＯＳＦＥＴ １０２２６の中間ノードから出力Ｖｏが得られる。
【００６１】
図６の抵抗１０２２３で示されるフィードバック回路はコンパレータ回路にヒステリシスを持たせるための抵抗である。この場合、レート−電圧変換器１０２１の出力電圧Ｖｉがローレベルからハイレベルに向かうときのコンパレータ回路の検出電圧とハイレベルからローレベルに向かうときのコンパレータ回路の検出電圧は異なっており、前者の方が低い電圧に設定されている。
【００６２】
その様子を図７に示す。ここで、電圧Ｖｒはレート−電圧変換器１０２１の出力電圧Ｖｉの最大値以上に設定されていて、可変抵抗器１０２２２によりコンパレーター回路の感度が調整される。感度については、発振器が安定して発振している状態の時のレート−電圧変換器１０２１の出力電圧Ｖｉの最低電圧以下の電圧でコンパレーター回路がオンになるように調節が行われている。
【００６３】
図８はクロック信号供給選択回路１０３の回路の一例の構成を示す。図８を参照して、Ｄ−フリップフロップ１０３２のＤ入力にはパルス・レート検出回路１０２の出力が供給されている。Ｄ−フリップフロップ１０３２のＱ出力がＤ−フリップフロップ１０３３のＤ入力に接続されている。発振器１０１からのクロック信号が直接Ｄ−フリップフロップ１０３２のクロック端子に、またインバーター１０３１を介してＤ−フリップフロップ１０３３のクロック端子に供給されている。Ｄ−フリップフロップ１０３２と１０３３のリセット端子にはリセット信号れせＴが供給されている。Ｄ−フリップフロップ１０３３の出力と発振器１０１からのクロック信号はＡＮＤゲート１０３４に供給される。ＡＮＤゲート１０３４の出力が同期クロック信号としてクロック動作回路１０４に供給される。
【００６４】
クロック信号供給選択回路１０３はパルス・レート検出回路１０２の出力が有効のときは、クロック信号動作回路１０４に対しクロック信号を供給し、有効でないときはクロック信号の供給を停止する。
【００６５】
図８において、Ｄ−フリップフロップ１０３２は発振器１０１からのクロック信号をクロック信号とし、そのクロック信号の立ち上がりでＤ端子に入力されるパルス・レート検出器１０２からの制御信号を保持し、発振器１０１からのクロック信号に同期した信号に変換し、Ｑ端子から同期した信号を出力する。Ｄ−フリップフロップ１０３３は発振器１０１からのクロック信号の反転信号をクロック信号とし、つまり発振器出力の立ち下がりでＤ−フリップフロップ１０３２の出力を保持する。
【００６６】
これらの回路により、発振器１０１からのクロック信号と非同期であったパルス・レート検出回路１０２の出力が発振器１０１からのクロック信号と同期した信号に変換される。その上で、Ｄ−フリップフロップ１０３３と発振器１０１からのクロック信号とのＡＮＤ（論理和）を取ることで、パルス・レート検出信号が有効になった後にクロック信号がクロック信号動作回路１０４に供給される。
【００６７】
また、両方のＤ−フリップフロップ１０３２と１０３３のＲＥＳＥＴ端子は電源投入直後はＤ−フリップフロップ１０３２と１０３３の出力が不安定になり、Ｑ出力がハイレベルになるかローレベルになるかわからない。このためＲＥＳＥＴ入力がローレベルに設定されて、Ｑ出力をリセットする。この時のＱ出力の値はローレベルである。またこのＤ−フリップフロップはダイレクト・リセットタイプであり、クロック信号が供給されているか、いないかに関わらずリセット端子を有効にすることで初期状態に設定されることができる。
【００６８】
次に図９は、上記の回路を使用して本発明の第１の実施形態によるクロック信号制御装置の全体を構成した場合の回路例を示す。
【００６９】
この回路では、発振器１０１は、キャパシタ１０１１１と１０１１２、水晶振動子１０１１３、抵抗１０１１４、ＮＯＴ（反転）回路 １０１１５、１０１１６からなる。パルス・レート検出回路１０２は、発振器１０１の出力からのクロック信号のパルス・レートを電圧に変換するための回路で、キャパシタ１０２１１、ダイオード１０２１２と１０２１３、抵抗１０２１４、キャパシタ１０２１５、オペアンプ１０２１６から構成されるパルス・レート−電圧変換器１０２１、及び基準電圧１０２２１、可変抵抗器１０２２２、オペアンプ１０２２４からなるヒステリシス・コンパレータ、及びＰ−ｃｈＭＯＳＦＥＴ１０２２５、Ｎ−ｃｈＭＯＳＦＥＴ１０２２６からなる電圧変換回路からなる。クロック信号供給選択回路１０３は、発振器１０１のクロック信号とパルス・レート検出回路１０２の出力から、クロック信号動作回路１０４に対し、発振器１０１のクロック信号を供給するかどうかを決定するための回路であり、インバーター回路１０３１、Ｄ−フリップフロップ１０３２と１０３３、ＡＮＤ回路１０３４からなる。クロック信号動作回路１０４は、このクロック信号供給選択回路１０３の出力を回路を動作させるためのクロック信号として使用するＣＰＵ１０４１、シリアル通信１０４２などのクロック信号を要求する回路からなる。リセット信号ＲＥＳＥＴはＤ−フリップフロップ１０３２と１０３３とともに、ＣＰＵ１０４１とシリアル通信１０４２に供給されている。
【００７０】
次に、図９の構成例の各回路の動作を図３を参照して説明する。
【００７１】
まず、電源が切断されている状態のときは各回路とも停止状態にある。次に電源が投入され、各回路に電力が供給されるとまず最初にＲＥＳＥＴ信号を有効にしてクロック信号供給選択回路１０３、及びクロック信号動作回路１０４を初期状態に設定する。
【００７２】
リセットを終了するタイミングについては、クロック信号動作回路１０４の各回路がクロック信号を入力しなくてもリセットをかけることが出来るタイプのダイレクト・リセットタイプのものであれば、クロック信号供給選択回路１０３からのクロック信号が供給される前にリセットを解除してもよい。あるいは、クロック信号が供給された後にリセットを解除してもよい。しかしながら、クロック信号動作回路１０４の中にリセットをかけるときにクロック信号を必要とするタイプの同期リセットタイプのフリップフロップが含まれているときは、クロック信号供給選択回路１０３からのクロック信号が供給された後にリセットを解除する様な機構が必要になる。その場合の回路構成を図１０に示す。
【００７３】
図１０を参照して、クロック動作回路用リセット回路１０５は、Ｄ−フリップフロップ１０５１のＤ入力は、Ｄ−フリップフロップ１０３３のＱ出力に接続されている。Ｄ−フリップフロップ１０５２のＤ入力はＤ−フリップフロップ１０５１のＱ出力に接続されている。Ｄ−フリップフロップ１０５１と１０５２のクロック端子には発振器１０１からのクロック信号が供給されている。また、Ｄ−フリップフロップ１０５１と１０５２のリセット端子にはリセット信号ＲＥＳＥＴが供給されている。Ｄ−フリップフロップ１０５２のＱ出力はＣＰＵ１０４１とシリアル通信１０４２に供給されている。
【００７４】
図３（ａ）に示されるように、電源の投入と同時に発振器１０１が動作を開始する。発振器１０１のクロック信号は、電源投入直後の初期状態において、周波数とディューティがばらついて不安定な状態にある。そのうちに発振が安定していき、クロック信号のハイレベルの時間幅とローレベルの時間幅がほぼ１：１位で発振を始める。
【００７５】
一方パルス・レート検出回路１０２のレート−電圧変換器１０２１は発振器１０１からのクロック信号の平均化を開始する。発振器１０１が安定していないときはパルスの幅や個数が少ないので、図３（ｂ）に示されるように、レート−電圧変換器１０２１の出力は低い電圧を示す。発振器１０１が安定して発振するようになると、クロック信号のディューティ（Ｄｕｔｙ）が５０％に達する。このため、レート−電圧変換器１０２１の出力電圧が徐々に上がってくる。
【００７６】
次に、電圧検出器１０２２は、レート−電圧変換器１０２１の出力が基準電圧１０２２１と可変抵抗器１０２２２で設定された電圧を超えるとローレベルを出力し、発振器１０１の発振が安定したことを示す。図３（ｃ）に示されるように、電圧変換回路１０２１は電圧検出器１０２２の出力がローレベルのときに、Ｐ−ｃｈ ＭＯＳＦＥＴ１０２２５がオンになりクロック信号供給選択回路１０３に対し電源電圧Ｖｄｄのレベルを出力する。逆に設定された電圧に達していないときは電圧検出器１０２２の出力はハイレベルを示す。図３（ｃ）に示されるように、この時はＮ−ｃｈ ＭＯＳＦＥＴ１０２２６がオンになり、クロック信号供給選択回路１０３には、ＧＮＤのレベルが出力される。
【００７７】
また、この回路で示されるコンパレータによる電圧検出器１０２２は、図７に示されるヒステリシスを持っており、レート−電圧変換器１０２１の変動をＶｒ＝ＶＨ−ＶＬの分だけ吸収して変化点で誤動作が起こらないようにする。
【００７８】
クロック信号供給選択回路１０３は、パルス・レート検出回路１０２の出力がハイレベルになると、ＡＮＤ回路１０３４で発振器１０１からのクロック信号とパルス・レート検出回路１０２とのＡＮＤを取った出力をクロック信号動作回路
１０４に出力する。
【００７９】
この時、パルス・レート検出回路１０２の出力は発振器１０１からのクロック信号と必ずしも同期していない。そこで、供給されるクロック信号によるＣＰＵ１０４１等の誤動作を避けるために、クロック信号を用いて、パルス・レート検出回路１０２の出力はＤ−フリップフロップ１０３２と１０３３でクロック信号と同期させられる。これにより、幅の短いクロック信号が供給されることが防止される。
【００８０】
図３（ｄ）に示されるクロック信号供給選択回路の内部信号ＡはＤ−フリップフロップ１０３２の出力を示し、図３（ｅ）示されるクロック信号供給選択回路の内部信号ＢはＤ−フリップフロップ１０３３の出力を示す。その結果と発振器１０１の出力とでＡＮＤを取ることで、図３（ｆ）に示される供給クロック信号５０６が得られる。
【００８１】
クロック信号動作回路１０４のＣＰＵ１０４１、シリアル通信１０４２などのクロック信号を必要とする回路は、図３（ｆ）に示される供給クロック信号を使用して動作する。
【００８２】
図１０示されるクロック信号動作回路用リセット回路１０５については、クロック信号供給選択回路１０３のＤ−フリップフロップ１０３３の出力を更に遅らせることでクロック信号動作回路１０４にクロック信号が供給された後までリセット信号を伸ばすことが出来る。ここでは、１クロック信号分しかクロック信号が遅らされていないが、クロック信号動作回路の種類によって更に遅らされる必要のある時は更にＤ−フリップフロップを追加するか、カウンターなどを用いたタイマー回路を使用してリセット期間を長くする必要がある。
【００８３】
図１１は、クロック信号動作回路用リセット回路１０５の信号を含んだタイミングを示す。図１１において、（ａ）は発振器出力を示し、（ｂ）はパルス・レート変換器の出力を示し、（ｃ）はパルス・レート検出信号を示し、（ｄ）はクロック供給選択回路内の内部信号Ａを示し、（ｅ）はクロック供給選択回路内の内部信号Ｂを示し、（ｆ）は供給クロック信号を示し、（ｇ）はクロック動作回路のリセット出力Ａを示し、（ｈ）はクロック動作回路のリセット出力Ｂを示し、（ｉ）はクロック動作回路の状態を示す。図１０のＤ−フリップフロップ１０５１により遅らされた信号が図１１（ｇ）に示されるクロック信号動作回路リセット出力Ａであり、Ｄ−フリップフロップ１０５２により遅らされた信号が図１１（ｈ）に示されるクロック信号動作回路リセット出力Ｂとなる。この２つのＤ−フリップフロップより供給クロック信号５０６が供給されてから１クロック信号分リセット期間を得ることが出来る。クロック信号動作回路１０４は、供給クロック信号５０６の最初の１クロック信号、及び２クロック信号目の立ち上がり信号で回路のリセットを行う事が出来る。
【００８４】
次に、本発明の第２の実施形態によるクロック信号制御装置について説明する。
【００８５】
図１は、実際に装置を構成したときに回路として構成される形態について示している。それぞれ発振器１ １０１、発振器２ １１１、発振器ｎ １２１を含むユニットから構成される回路の動作は図３を参照して説明した。
【００８６】
しかしながら、実際の回路ではある装置が構成されたときに一つのクロック信号動作回路のみということは少なく、数種類のクロック信号動作回路から構成されることがほとんどである。その場合のブロックの構成例の一つが図１２に示されている。
【００８７】
図１２を参照すると、第２の実施形態のクロック信号制御装置は、ｎ個のユニットからなる。各ユニットは、図１に示されるクロック信号制御装置と同様に構成されている。すなわち、第１のユニットは、発振器１ ２０１、パルス・レート検出回路１ ２０２、クロック信号供給選択回路１ ２０３、クロック信号動作回路１ ２０４からなる。第２のユニットは、発振器２ ２１１、パルス・レート検出回路２ ２１２、クロック信号供給選択回路２ ２１３、クロック信号動作回路２ ２１４からなる。第ｎのユニットは、発振器ｎ ２２１、パルス・レート検出回路ｎ ２２２、クロック信号供給選択回路ｎ ２２３、クロック信号動作回路ｎ ２２４からなる。
【００８８】
このように、第２の実施形態のクロック信号制御装置は、各ユニット毎にクロック信号動作回路を有している。また、必要とされる発振周波数毎に発振器を有している。
【００８９】
クロック信号動作回路２０４、２１４、２２４は、クロック信号に応答して動作を確定する回路のことであり、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのようにクロック信号を供給してもらうことで動作するようなユニットのことを指す。
【００９０】
発振器２０１、２１１、２２１は、一定周期で発振を行う回路から構成されたユニットであり、水晶発振子、ＣＲ発振器、ＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ、弾性表面波）発振子などから構成される。しかしながら、電気的な発振を行う回路であればどのような回路でもよい。
【００９１】
パルス・レート検出回路２０２、２１２、２２２は上記発振器の発振のローレベルの時間幅とハイレベルの時間幅の比を検出する。
【００９２】
クロック信号供給選択回路２０３、２１３、２２３は、パルス・レート検出回路２０２、２１２、２２２の出力結果に基づいてクロック信号動作回路２０４、２１４、２２４に対し発振器２０１、２１１、２２１の出力であるクロック信号を供給するかどうかを決定する。
【００９３】
発振器１ ２０１はクロック信号動作回路１ ２０４にクロック信号を供給し、発振器２ ２１１はクロック信号動作回路２ ２１４にクロック信号を供給する。
【００９４】
この場合、発振器１ ２０１、発振器２ ２１１、発振器ｎ ２２１はそれぞれ独立して動作する。システム全体としてクロック信号動作回路１ ２０４が動作すべき場合に発振器１ ２０１が動作させられる。このとき、パルス・レート検出回路１ ２０２は内部のレート−電圧変換器１０２１により発振器１ ２０１の発振周波数に合致する出力を出力する。
【００９５】
更に電圧検出部１０２２のコンパレータにより出力レベルがある一定のレベルに達したら、発振器１ ２０１のクロック信号がクロック信号動作回路１ ２０４に供給可能であることを示す、有効信号をクロック信号供給選択回路１ ２０３に対し出力する。クロック信号供給選択回路１ ２０３は、クロック信号動作回路１ ２０４に供給するクロック信号を発振器１ １０１のクロック信号に同期を取った後、クロック信号動作回路１ １０４に対して供給する。
【００９６】
同様な動作が発振器２ ２１１、パルス・レート検出回路２ ２１２、クロック信号供給選択回路１ ２１３、クロック信号動作回路２ ２１４で構成されるユニットや、発振器ｎ １２１、パルス・レート検出回路ｎ １２２、クロック信号供給選択回路ｎ １２３、クロック信号動作回路ｎ １２４で構成されるユニットについても行われる。
【００９７】
次に本発明の第３の実施形態によるクロック信号制御回路を説明する。
【００９８】
図１３は、本発明の第３の実施形態によるクロック信号制御回路の構成を示す。図１３における構成例は、複数の種類のクロック信号動作回路に対して一つの発振器３０１を使用して回路を動作させる場合の回路構成例である。ここでいうクロック信号動作回路はクロック信号動作回路１ ３０９、クロック信号動作回路２ ３１０、クロック信号動作回路ｎ ３１１から構成される。
【００９９】
この実施形態では、発振器の周波数はクロック信号動作回路で使用される周波数よりも低い値である。このため、クロック信号は、クロック信号逓倍器で一度高い周波数にあげられてから分周器で分周されて、各ユニットに供給される。もちろん最初から発振周波数の高い発振器を使用してこのクロック信号を分周して、各クロック信号動作回路に供給してもよい。しかしながら、発振器に使用している発振子による発振回路は周波数が高いと一般的に消費電力が大きくなってしまうので、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）などの逓倍回路を使用してクロック信号の周波数を高くし、逓倍後のクロック信号を分周して使用することが多い。また、分周器を用いずにクロック信号動作回路ごとに逓倍器を用いてもよい。
【０１００】
ここでは一般的に用いられるクロック信号動作回路のそれぞれのクロック信号の最小公倍数の値になる周波数に発振器のクロック信号を逓倍し、それ以外の周波数についてはクロック信号を分周して作り出すという方法で説明する。
【０１０１】
発振器３０１は、水晶発振子やＳＡＷ発振子などの発振子を用いた発振器でもクロック信号モジュールでも良い。クロック信号逓倍器３０３は発振器３０１からのクロック信号からその周波数より高い周波数を作り出す回路で構成されている。パルス・レート検出回路３０２は図１のパルス・レート検出回路１０２と同じ回路である。またこの回路については、周波数カウンタと周波数変動率検出の組み合わせによる構成にすることも出来る。クロック信号供給選択回路１ ３０６はパルス・レート検出回路３０２の出力が有効になったとき、クロック信号逓倍器３０３のクロック信号出力をクロック信号動作回路１ ３０９に供給し、この回路を動作可能状態にする。同様にクロック信号供給選択回路２ ３０７はパルス・レート検出回路３０２の出力が有効になったら分周器１ ３０４のクロック信号出力をクロック信号動作回路１ ３１０に供給し、この回路を動作可能状態にする。クロック信号供給選択回路２ ３０８も同様にパルス・レート検出回路３０２の出力が有効になったら分周器ｎ ３０５のクロック信号出力をクロック信号動作回路１ ３１１に供給し、この回路を動作可能状態にする。
【０１０２】
次に、本発明の第４の実施形態によるクロック信号制御回路を説明する。
【０１０３】
図１４は、本発明の第４の実施形態によるクロック信号制御回路の構成を示す。図１４を参照して、第４の実施形態によるクロック信号制御回路は、発振器４０１、周波数カウンタ４０２、周波数変動率検出器４０３、クロック信号供給選択回路４０４、クロック信号動作回路４０５からなる。
【０１０４】
発振器４０１は第１乃至第３の実施の形態と同じように水晶発振器、ＳＡＷ発振器などから構成される。
【０１０５】
周波数カウンタ４０２はワンショット・マルチバイブレータ４０２１と平均化回路４０２２からなる。ワンショット・マルチバイブレータ４０２２は標準ロジックＩＣである４５３８Ｂなどを使用してもよいし、オペアンプやトランジスタなどを用いてワンショット・マルチバイブレータの回路を構成してもよい。
【０１０６】
平均化回路４０２２は、図４や図５に示される回路で構成される。
【０１０７】
周波数変動率検出器４０３は、微分回路４０３１、電圧変換回路４０３２、電圧検出器４０３３、ＡＮＤ回路４０３４から構成される。微分回路４０３１は図１５に示されるような微分回路を用いて構成される。この時、完全な微分回路を用いると高周波ノイズに反応してしまうので、高周波のノイズには反応しない形の微分回路が用いられる。
【０１０８】
すなわち、電圧Ｖｉが抵抗７０１とキャパシタ７０２の直列回路を介してオペアンプ７０４の反転入力に供給される。オペアンプ７０４の非反転入力は接地されている。オペアンプ７０４の出力Ｖｏは抵抗７０３を介して反転入力にフィードバックされている。
【０１０９】
更に、微分回路４０３１は周波数の変化がないときは安定した状態を示す信号が出力されてしまうので、発振器４０１が発振していない状態でも発振器４０１が安定して発振しているときと同じ出力結果を返してしまう。その影響を避けるために図２の電圧検出器１０２２と同じ回路を用いた電圧検出器４０３３を使用して周波数カウンタ４０２の出力がある一定の周波数に達していないときは周波数変動検出器４０３の出力を有効にしないようにする。つまり微分回路４０３１の入力信号に変化がなく、かつ電圧検出器がある一定の電圧以上にある事を示す信号が有効になっているときに周波数変動検出器４０３は、発振器が安定して発振していることを示す信号を出力する。
【０１１０】
この信号は微分回路４０３１の出力結果と電圧検出器４０３３の出力結果をＡＮＤ回路４０３４を用い論理和を取って実現する。
【０１１１】
また、微分回路４０３１の出力はそのまま使用するとロジック回路であるＡＮＤ回路４０３４の電圧レベルに合わないので、図６に示されるＰ−ｃｈ ＭＯＳＦＥＴ１０２２５とＮ−ｃｈ ＭＯＳＦＥＴ１０２２６からなる電圧変換回路４０３２は電圧変換を行う。
【０１１２】
このように、図１のパルス・レート検出回路１０２が、図１４に示されるように、周波数カウンタ４０２と周波数変動率検出器４０３から構成される回路に置き換えることで同じような効果を得る回路を得られる。
【０１１３】
【発明の効果】
以上のように、本発明のクロック信号制御装置では、発振器が安定して発振していることを検出する回路を設け、この検出回路の出力を元に回路にクロック信号を供給するか、それとも供給しないかを決定し、クロック信号の供給が許可されたときのみに回路に対しクロック信号が供給される。
【０１１４】
このようにすることで、発振器が安定して発振しているかどうかを検出する回路を設けることにより、電源投入直後などの安定していない発振器の出力によるシステムの誤動作を避けることが出来る。
【０１１５】
また、発振器が安定して発振しているかどうかを調べるために、周波数カウンタを用い、周波数の変動率を検出し、この変動率がある一定の範囲内に入っているときに、クロック信号の供給を許可することで安定したクロック信号を供給し、不安定なクロック信号による誤動作を避けている。
【０１１６】
他に、発振器が安定して発振しているかどうかを調べるために、発振器のクロック信号のパルス・レートを調べ、このパルスのディューティが５０％近辺に収まっているときに、回路に対してクロック信号の供給を許可するようにして、クロック信号が安定したらシステムに対しクロック信号を供給するようにする。
【０１１７】
これらの手段により本発明では、電源投入時やクロック信号停止後クロック信号供給再開時に生じる不安定なクロック信号によるシステムの誤動作を避けることが出来る。
【０１１８】
また、発振器が安定して発振しているかどうかを調べるために、周波数カウンタを用い、周波数の変動率を検出し、この変動率がある一定の範囲内に入っているときに、クロック信号の供給を許可することで安定したクロック信号を供給し、不安定なクロック信号による誤動作を避ける。
【０１１９】
このように発振器のクロック信号のディューティを基にクロック信号供給の許可・不許可を決定することで、回路の安定動作がクロック信号のパルス・レートに依存するような回路において電源投入直後などの安定していない発振器の出力によるシステムの誤動作を避けることが出来る。
【０１２０】
また、電池で駆動する携帯端末などで、装置の電源オンからすぐにシステムを立ち上げる様な装置で、発振器の動作を止め、クロック信号動作回路へのクロック信号供給を止めることで装置の消費電力を落とす回路において、安定したクロック信号のみを供給することで、装置の電源オン時にリセットを実行せずに直ちに立ち上がるシステムを構築出来る。
【０１２１】
これは、装置の電源の供給を切断しないでクロック信号の供給を止めることにより、装置の電源オフ状態を作り出せるので、レジスタなどの保持結果を消去してしまうこと無しに、再立ち上げが可能になるためである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるクロック信号制御装置の構成を示すブロック図である。
【図２】第１の実施形態におけるパルス・レート検出回路の構成を示すブロック図である。
【図３】本発明の第１の実施形態によるクロック信号制御装置の動作を示すタイミングチャートである。
【図４】第１の実施形態におけるレート−電圧変換器の具体的な構成を示すブロック図である。
【図５】第１の実施形態におけるレート−電圧変換器の他の具体的な構成を示すブロック図である。
【図６】第１の実施形態における電圧検出器の具体的な構成を示すブロック図である。
【図７】第１の実施形態におけるレート−電圧変換器のヒステリシス特性を示す図である。
【図８】第１の実施形態におけるクロック信号供給選択回路の具体的な構成を示す回路図である。
【図９】本発明の第１の実施形態によるクロック信号制御装置の具体的な全体構成を示す回路図である。
【図１０】本発明の第１の実施形態によるクロック信号制御装置の他の具体的な全体構成を示す回路図である。
【図１１】本発明の第１の実施形態によるクロック信号制御装置の他の具体的な全体構成の動作を示すタイミングチャートである。
【図１２】本発明の第２の実施形態によるクロック信号制御装置の構成を示すブロック図である。
【図１３】本発明の第３の実施形態によるクロック信号制御装置の構成を示すブロック図である。
【図１４】本発明の第４の実施形態によるクロック信号制御装置の構成を示すブロック図である。
【図１５】本発明の第４の実施形態によるクロック信号制御装置で使用される、高周波ノイズの対策を考慮した微分回路を示す回路図である。
【符号の説明】
１０１：発振器
１０２：パルス・レート検出回路
１０３：クロック（信号）供給選択回路
１０４：クロック（信号）動作回路
１０２１：レート−電圧変換器
１０２２：電圧検出器
１０２１１：キャパシタＣ１
１０２１２：ダイオードＤ１
１０２１３：ダイオードＤ２
１０２１４：抵抗Ｒ１
１０２１５：キャパシタＣ２
１０２１６：オペアンプ（オペレーションアムプリファイア）Ａ１
１０２１７：抵抗Ｒ２
１０２１８：抵抗Ｒ３
１０２１９：オペアンプ（オペレーションアムプリファイア）Ａ２
１０２１１１：抵抗Ｒ１１
１０２１１２：抵抗Ｒ１２
１０２１１３：キャパシタ（Ｃｏｎｄｅｎｓｅｒ）Ｃ１１
１０２１１４：オペアンプ（オペレーションアムプリファイアｒ）Ａ１１
１０２１１５：抵抗Ｒ１３
１０２１１６：抵抗Ｒ１４
１０２１１７：オペアンプ（オペレーションアムプリファイア）Ａ１２
１０２２１：基準電圧Ｖｒ
１０２２２：抵抗
１０２２３：オペアンプ（オペレーションアムプリファイア）
１０２２４：抵抗
１０２２５：Ｐ−ｃｈ ＭＯＳＦＥＴ
１０２２６：Ｎ−ｃｈ ＭＯＳＦＥＴ
１０３１：インバーター回路
１０３２：Ｄ−フリップフロップ
１０３３：Ｄ−フリップフロップ
１０３４：ＡＮＤ回路
１０４１：ＣＰＵ
１０４２：シリアル通信回路
１０５：クロック（信号）動作回路用リセット回路
１０５１：Ｄ−フリップフロップ
１０５２：Ｄ−フリップフロップ
２０１：発振器１
２０２：パルス・レート検出回路１
２０３：クロック（信号）供給選択回路１
２０４：クロック（信号）動作回路１
２１１：発振器２
２１２：パルス・レート検出回路２
２１３：クロック（信号）供給選択回路２
２１４：クロック（信号）動作回路２
２２１：発振器３
２２２：パルス・レート検出回路ｎ
２２３：クロック（信号）供給選択回路ｎ
２２４：クロック（信号）動作回路ｎ
３０１：発振器
３０２：パルス・レート検出回路
３０３：クロック信号逓倍帰
３０４：分周器１
３０５：分周器ｎ
３０６：クロック（信号）供給選択回路１
３０７：クロック（信号）供給選択回路２
３０８：クロック（信号）供給選択回路ｎ
３０９：クロック（信号）動作回路１
３１０：クロック（信号）動作回路２
３１１：クロック（信号）動作回路ｎ
４０１：発振器
４０２：周波数カウンタ
４０３：周波数変動率検出器
４０４：クロック（信号）供給選択回路
４０５：クロック（信号）動作回路
７０１：抵抗Ｒ１
７０２：キャパシタＣ１
７０３：抵抗Ｒ２
７０４：オペアンプ（オペレーションアムプリファイア）Ａ１

Claims (16)

1. クロック信号を発生する発振器と、
   前記発振器からの前記クロック信号の周波数またはディューティをアナログレベルで表す比較信号と予め決められた周波数またはディユーティをアナログレベルで表す基準信号に基づいて、前記比較信号が前記基準信号よりアナログレベルが高いとき、制御信号を出力するパルス検出回路と、
   前記パルス検出回路からの前記制御信号に応答して、供給クロック信号としての前記発振器からの前記クロック信号のクロック動作回路への供給を開始するクロック信号供給選択回路とを具備するクロック信号制御回路。
2. 前記パルス検出回路は、
   前記クロック信号の前記ディューティに対応するアナログレベルの前記比較信号を出力するパルス電圧変換器と、
   前記パルス電圧変換器からの前記比較信号が前記基準信号よりアナログレベルが高いとき前記制御信号を出力する電圧検出器と
   を具備する請求項１に記載のクロック信号制御回路。
3. 前記電圧検出器は、ヒステリシス特性を有することを特徴とする請求項２に記載のクロック信号制御回路。
4. 前記パルス電圧変換器は、
   前記発振器からの前記クロック信号に応答してキャパシタを充電するポンプ回路と、
   前記キャパシタの電圧に対応するアナログレベルの前記比較信号を出力する平均化回路と
   を具備することを特徴とする請求項２または３に記載クロック信号制御回路。
5. 前記パルス電圧変換器は、前記発振器からの前記クロック信号に応答してアナログレベルの前記比較信号を出力する平均化回路を具備することを特徴とする請求項２または３に記載クロック信号制御回路。
6. 前記パルス検出回路は、
   前記クロック信号の周波数に対応する前記比較信号を出力する周波数カウンタと、
   前記周波数カウンタからの前記比較信号が前記基準信号よりレベルが高いとき前記制御信号を出力する周波数変動検出器と
   を具備する請求項１に記載のクロック信号制御回路。
7. 前記周波数カウンタは、
   前記クロック信号のパルスに応答してパルスを生成するワンショット・マルチバイブレーターと、
   前記ワンショット・マルチバイブレーターにより生成されるパルス数に対応するアナログレベルの前記比較信号を発生する平均化回路と
   を具備する請求項６に記載のクロック信号制御回路。
8. 前記周波数変動検出器は、
   前記周波数カウンタからの前記比較信号を微分するための微分回路と、
   前記微分回路からの出力をゲート素子レベルに変換するための電圧変換回路と、
   前記電圧変換回路からの出力が前記基準信号よりレベルが高いとき前記制御信号を出力する電圧検出器と
   を具備する請求項６に記載のクロック信号制御回路。
9. 前記電圧検出器は、ヒステリシス特性を有することを特徴とする請求項８に記載のクロック信号制御回路。
10. 前記クロック信号供給選択回路は、前記パルス検出回路からの前記制御信号と前記発振器からの前記クロック信号との論理和を計算し、前記発振器からの前記クロック信号に代えて、前記計算結果を前記供給クロック信号として出力するＡＮＤゲート回路を具備することを特徴とする請求項１乃至９のいずれかに記載のクロック信号制御回路。
11. 前記クロック信号供給選択回路は、
    前記パルス検出回路からの前記制御信号から前記発振器からのクロック信号に同期する同期制御信号を生成する同期回路を更に具備し、
    前記ＡＮＤゲート回路は、前記パルス検出回路からの前記制御信号に代えて、前記同期制御信号と前記発振器からの前記クロック信号との論理和を計算し、前記発振器からの前記クロック信号に代えて、前記計算結果を前記供給クロック信号として供給することを特徴とする請求項１０に記載のクロック信号制御回路。
12. 前記同期回路は、リセット信号によりリセットされて動作可能となることを特徴とする請求項１１に記載のクロック信号制御回路。
13. 前記クロック信号供給選択回路は、前記リセット信号に応答して動作可能となり、前記同期制御信号を遅延させて前記クロック動作回路のリセット信号を生成するリセット回路を更に具備する請求項１２に記載のクロック信号制御回路。
14. 前記発振器は、
    電気的な発振を行う発振器と、
    前記発振器の前記発振の周波数を逓倍する周波数逓倍回路と
    を具備する請求項１乃至１３のいずれかに記載のクロック信号制御回路。
15. 請求項１乃至１４のいずれかに記載のクロック信号制御回路を具備する携帯電話。
16. 請求項１乃至１３のいずれかに記載のクロック信号制御回路を複数具備する電子回路装置。

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