JPH0763125B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH0763125B2 JPH0763125B2 JP5048591A JP4859193A JPH0763125B2 JP H0763125 B2 JPH0763125 B2 JP H0763125B2 JP 5048591 A JP5048591 A JP 5048591A JP 4859193 A JP4859193 A JP 4859193A JP H0763125 B2 JPH0763125 B2 JP H0763125B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Computing Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、周波数シンセサイザに
係り、特にＰＬＬを用いないダイレクト周波数シンセサ
イザ（ＤＤＳ：Direct Digital Synthsizer ）に関す
る。
係り、特にＰＬＬを用いないダイレクト周波数シンセサ
イザ（ＤＤＳ：Direct Digital Synthsizer ）に関す
る。
【０００２】
【従来の技術】周知のように、周波数シンセサイザは各
種の技術分野で使用されているが、従来のダイレクト周
波数シンセサイザは、図１５に示すように、希望する周
波数のサイン波形に対応するディジタル値をカウンタ10
1 と波形データテーブルたるＲＯＭ102 によって発生さ
せ、ディジタル−アナログ変換器103 によって疑似サイ
ン波形を得るように構成されるのが一般的である（例え
ば、“US-PAT No.3735269 ”参照）。以下、概要を図１
６をも参照して説明する。
種の技術分野で使用されているが、従来のダイレクト周
波数シンセサイザは、図１５に示すように、希望する周
波数のサイン波形に対応するディジタル値をカウンタ10
1 と波形データテーブルたるＲＯＭ102 によって発生さ
せ、ディジタル−アナログ変換器103 によって疑似サイ
ン波形を得るように構成されるのが一般的である（例え
ば、“US-PAT No.3735269 ”参照）。以下、概要を図１
６をも参照して説明する。
【０００３】図１５において、基準クロック発生回路10
0 が発生する基準クロックａはカウンタ101 に与えられ
る（図１６（ａ））。
0 が発生する基準クロックａはカウンタ101 に与えられ
る（図１６（ａ））。
【０００４】カウンタ101 は、出力範囲が０〜Ｍで、基
準クロックａの１パルスが入力する度に一定値Ｎを加算
して行くステップカウンタであると同時に、カウント値
Ｘが当該カウンタの最大値Ｍを超えると超過分｛Ｘ−
（Ｍ＋１）｝を出力し、その超過分｛Ｘ−（Ｍ＋１）｝
を初期値として次のカウント動作を継続する連続カウン
タである。
準クロックａの１パルスが入力する度に一定値Ｎを加算
して行くステップカウンタであると同時に、カウント値
Ｘが当該カウンタの最大値Ｍを超えると超過分｛Ｘ−
（Ｍ＋１）｝を出力し、その超過分｛Ｘ−（Ｍ＋１）｝
を初期値として次のカウント動作を継続する連続カウン
タである。
【０００５】このカウンタ101 の出力カウント値はＲ０
Ｍ102 に読出アドレスαとして与えられる。これは、Ｃ
ＰＵを用いずにＲＯＭのアドレス指定を行う場合に最も
一般的に採用される方法の一つである。
Ｍ102 に読出アドレスαとして与えられる。これは、Ｃ
ＰＵを用いずにＲＯＭのアドレス指定を行う場合に最も
一般的に採用される方法の一つである。
【０００６】ＲＯＭ102 には、サイン波形に対応する波
形データのテーブルが設定されており、アドレスαで指
定された波形データＤαをディジタル−アナログ変換器
103に出力する。その結果、ディジタル−アナログ変換
器103 は、図１６（ｂ）に示すように階段状に変化する
電圧信号ｂを出力する。
形データのテーブルが設定されており、アドレスαで指
定された波形データＤαをディジタル−アナログ変換器
103に出力する。その結果、ディジタル−アナログ変換
器103 は、図１６（ｂ）に示すように階段状に変化する
電圧信号ｂを出力する。
【０００７】この電圧信号ｂは、低域通過ろ波器（ＬＰ
Ｆ）104 にて高調波成分が除去されよりサイン波形に近
い滑らかな信号となり（図１６（ｃ））、次いで波形整
形回路105 にて矩形波信号ｄに整形され（図１６
（ｄ））、シンセサイザ出力が得られる。
Ｆ）104 にて高調波成分が除去されよりサイン波形に近
い滑らかな信号となり（図１６（ｃ））、次いで波形整
形回路105 にて矩形波信号ｄに整形され（図１６
（ｄ））、シンセサイザ出力が得られる。
【０００８】なお、この従来のシンセサイザ（ＤＤＳ）
の特性は次の通りである。カウンタ101 では、基準クロ
ックａが連続して入力すると、その出力（ＲＯＭ102 の
アドレスα）は０〜Ｍの範囲内で連続的に変化するが、
クロックパルスがｎ個入力したときの出力αは、（Ｍ＋
１）＝Ｍとすると、数式１で表される。なお、式中の記
号［］はGauss 記号である。以下、同じ。
の特性は次の通りである。カウンタ101 では、基準クロ
ックａが連続して入力すると、その出力（ＲＯＭ102 の
アドレスα）は０〜Ｍの範囲内で連続的に変化するが、
クロックパルスがｎ個入力したときの出力αは、（Ｍ＋
１）＝Ｍとすると、数式１で表される。なお、式中の記
号［］はGauss 記号である。以下、同じ。
【０００９】
【数１】α＝Ｍ（ｎＮ／Ｍ−［ｎＮ／Ｍ］）
【００１０】ＲＯＭ102 の出力データＤαは、ディジタ
ル−アナログ変換器103 の分解能をＥ（例えば、８ビッ
トならＥ＝２５６）とすると、数式２で表され、これに
数式１を代入すると数式３となる。
ル−アナログ変換器103 の分解能をＥ（例えば、８ビッ
トならＥ＝２５６）とすると、数式２で表され、これに
数式１を代入すると数式３となる。
【００１１】
【数２】Ｄα＝［Ｅ（sin(πα／Ｍ）＋１）／２］
【００１２】
【数３】 Ｄα＝［Ｅ（sin ２π（ｎＮ／Ｍ−［ｎＮ／Ｍ］）＋１）／２］
【００１３】次に、ディジタル−アナログ変換器103 は
ディジタル値をアナログ値へ変換しているだけであるの
で、その出力Ｖ0 は、Ｄαに変換係数ｈを掛けたものと
なる（数式４）。
ディジタル値をアナログ値へ変換しているだけであるの
で、その出力Ｖ0 は、Ｄαに変換係数ｈを掛けたものと
なる（数式４）。
【００１４】
【数４】 Ｖ0 ＝ｈ［Ｅ（sin ２π（ｎＮ／Ｍ−［ｎＮ／Ｍ］）＋１）／２］
【００１５】そして、基準クロックａの周期をＴとする
と、ｎ＝［ｔ／Ｔ］であるので、これを数式４に代入す
れば、時間ｔにおける出力Ｖ0 が得られる（数式５）。
と、ｎ＝［ｔ／Ｔ］であるので、これを数式４に代入す
れば、時間ｔにおける出力Ｖ0 が得られる（数式５）。
【００１６】
【数５】 Ｖ0 ＝ｈ［Ｅ（sin ２π（Ｎ［ｔ／Ｔ］／Ｍ −［Ｎ［ｔ／Ｔ］／Ｍ］）＋１）／２］
【００１７】また、基準クロックａの周波数ｆr は、ｆ
r ＝１／Ｔであるので、出力周波数ｆ0 は、数式６とな
る。
r ＝１／Ｔであるので、出力周波数ｆ0 は、数式６とな
る。
【００１８】
【数６】ｆ0 ＝１／（ＭＴ／Ｎ）＝ｆr ・Ｎ／Ｍ
【００１９】
【発明が解決しようとする課題】しかし、上述した従来
の周波数シンセサイザは、階段波形による疑似サイン波
形を発生させることにより希望の周波数を得る構成であ
るので、原理的に位相誤差が存在し、これは使用する回
路素子の全部が理想値であったとしても除去できないと
いう問題がある。
の周波数シンセサイザは、階段波形による疑似サイン波
形を発生させることにより希望の周波数を得る構成であ
るので、原理的に位相誤差が存在し、これは使用する回
路素子の全部が理想値であったとしても除去できないと
いう問題がある。
【００２０】また、疑似サイン波形を発生させるには１
周期中に４点以上の再生点が必要であるので、基準クロ
ックの周波数ｆr は出力周波数ｆ0 の最低４倍以上であ
ることが必要であり、これは消費電流を増大させ、また
精密化や小型化を困難にするという問題がある。
周期中に４点以上の再生点が必要であるので、基準クロ
ックの周波数ｆr は出力周波数ｆ0 の最低４倍以上であ
ることが必要であり、これは消費電流を増大させ、また
精密化や小型化を困難にするという問題がある。
【００２１】さらに、高次のＬＰＦを必要とするのでコ
イル部品を必要とし、ＩＣ化が困難であるという問題も
ある。
イル部品を必要とし、ＩＣ化が困難であるという問題も
ある。
【００２２】本発明は、このような従来の問題に鑑みな
されたもので、その目的は、位相誤差を原理的に零に近
づけることができると共に、低消費電流でかつＩＣ化に
好適な単純な回路構成を持つＤＤＳたる周波数シンセサ
イザを提供することにある。
されたもので、その目的は、位相誤差を原理的に零に近
づけることができると共に、低消費電流でかつＩＣ化に
好適な単純な回路構成を持つＤＤＳたる周波数シンセサ
イザを提供することにある。
【００２３】
【課題を解決するための手段】前記目的を達成するため
に、本発明の周波数シンセサイザは次の如き構成を有す
る。即ち、本発明の周波数シンセサイザは、時間と電圧
振幅が比例した鋸歯状波信号をタイミング信号に応答し
て発生する鋸歯状波信号発生回路と； 前記鋸歯状波信
号発生回路の出力を波形整形しシンセサイザ出力を行う
電圧比較器と； カウンタクロックが入力する度に一定
値を加算または減算するカウント動作を行うカウンタ
と； 前記カウンタの出力カウント値を電圧信号へ変換
し、それを前記鋸歯状波信号発生回路にバイアス電圧と
して出力する、または、前記電圧比較器に基準電圧とし
て出力するディジタル−アナログ変換器と； 少なくと
も基準クロックに基づき前記タイミング信号を出力する
タイミング回路と； を備えることを特徴とするもので
ある。
に、本発明の周波数シンセサイザは次の如き構成を有す
る。即ち、本発明の周波数シンセサイザは、時間と電圧
振幅が比例した鋸歯状波信号をタイミング信号に応答し
て発生する鋸歯状波信号発生回路と； 前記鋸歯状波信
号発生回路の出力を波形整形しシンセサイザ出力を行う
電圧比較器と； カウンタクロックが入力する度に一定
値を加算または減算するカウント動作を行うカウンタ
と； 前記カウンタの出力カウント値を電圧信号へ変換
し、それを前記鋸歯状波信号発生回路にバイアス電圧と
して出力する、または、前記電圧比較器に基準電圧とし
て出力するディジタル−アナログ変換器と； 少なくと
も基準クロックに基づき前記タイミング信号を出力する
タイミング回路と； を備えることを特徴とするもので
ある。
【００２４】
【作用】次に、前記の如く構成される本発明の周波数シ
ンセサイザの作用を説明する。本発明では、鋸歯状波信
号を電圧比較器に入力して波形整形し方形波のシンセサ
イザ出力を得るが、その際にカウンタクロック（基準ク
ロックまたは基準クロックに逓降操作等を加えたクロッ
ク）が入力する度に一定値を加算または減算するカウン
タのカウント値をアナログ化したものにより、鋸歯状波
信号の立ち上がりまたは立ち下がりの開始電圧を操作
し、または、電圧比較器の基準電圧を操作し、鋸歯状波
信号が電圧比較器でスライスされるタイミングを任意に
作り出せるようにし、シンセサイザ出力が任意の位相で
得られるようにしてある。
ンセサイザの作用を説明する。本発明では、鋸歯状波信
号を電圧比較器に入力して波形整形し方形波のシンセサ
イザ出力を得るが、その際にカウンタクロック（基準ク
ロックまたは基準クロックに逓降操作等を加えたクロッ
ク）が入力する度に一定値を加算または減算するカウン
タのカウント値をアナログ化したものにより、鋸歯状波
信号の立ち上がりまたは立ち下がりの開始電圧を操作
し、または、電圧比較器の基準電圧を操作し、鋸歯状波
信号が電圧比較器でスライスされるタイミングを任意に
作り出せるようにし、シンセサイザ出力が任意の位相で
得られるようにしてある。
【００２５】従って、従来のＤＤＳでは原理的に零にで
きなかった位相誤差を本発明では零にできる。また、基
準クロックは低速で動作させることができるので消費電
流を低減でき、疑似サイン波を発生するテーブルを持つ
必要がないのでＬＰＦも不要となり簡単な構成とするこ
とができ、ＩＣ化に好適な周波数シンセサイザを提供で
きる。
きなかった位相誤差を本発明では零にできる。また、基
準クロックは低速で動作させることができるので消費電
流を低減でき、疑似サイン波を発生するテーブルを持つ
必要がないのでＬＰＦも不要となり簡単な構成とするこ
とができ、ＩＣ化に好適な周波数シンセサイザを提供で
きる。
【００２６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。本発明の周波数シンセサイザは、図１と図３に示
すように、基準クロック発生回路１、タイミング回路
２、鋸歯状波信号発生回路３、電圧比較器４、カウンタ
５及びディジタル−アナログ変換器（ＤＡＣ）６で基本
的に構成される。なお、ＤＡＣ６の出力ｃは、鋸歯状波
信号発生回路３にバイアス電圧として与えられる場合
（図１）と、電圧比較器４に基準電圧として与えられる
場合（図３）とがある。図２は図１の基本動作タイムチ
ャート、図４は図３の基本動作タイムチャートである。
する。本発明の周波数シンセサイザは、図１と図３に示
すように、基準クロック発生回路１、タイミング回路
２、鋸歯状波信号発生回路３、電圧比較器４、カウンタ
５及びディジタル−アナログ変換器（ＤＡＣ）６で基本
的に構成される。なお、ＤＡＣ６の出力ｃは、鋸歯状波
信号発生回路３にバイアス電圧として与えられる場合
（図１）と、電圧比較器４に基準電圧として与えられる
場合（図３）とがある。図２は図１の基本動作タイムチ
ャート、図４は図３の基本動作タイムチャートである。
【００２７】まず、図１と図２を参照して本発明の周波
数シンセサイザの基本動作を説明する。基準クロック発
生回路１は、図２（ａ）のような基準クロックａを発生
するが、これはタイミング回路２とカウンタ５とに並列
出力される。
数シンセサイザの基本動作を説明する。基準クロック発
生回路１は、図２（ａ）のような基準クロックａを発生
するが、これはタイミング回路２とカウンタ５とに並列
出力される。
【００２８】タイミング回路２は、例えば図２（ｂ）に
示すように基準クロックａの各パルスの立下がり時点に
応答して生起するパルス列からなるタイミング信号ｂを
発生し、それを鋸歯状波信号発生回路３に与える。
示すように基準クロックａの各パルスの立下がり時点に
応答して生起するパルス列からなるタイミング信号ｂを
発生し、それを鋸歯状波信号発生回路３に与える。
【００２９】なお、タイミング回路２は、基準クロック
ａの各パルス毎に１つのタイミングパルスを発生するタ
イプの他、タイミングパルスが所々で欠落する歯抜けタ
イミング信号を発生するタイプ（図８）、あるいは、基
準クロックａの１周期の期間内で複数のタイミングパル
スを発生するタイプ等、種々の構成態様がある。図８の
タイミング回路については後述する。
ａの各パルス毎に１つのタイミングパルスを発生するタ
イプの他、タイミングパルスが所々で欠落する歯抜けタ
イミング信号を発生するタイプ（図８）、あるいは、基
準クロックａの１周期の期間内で複数のタイミングパル
スを発生するタイプ等、種々の構成態様がある。図８の
タイミング回路については後述する。
【００３０】また、カウンタ５は、例えば減算型のもの
で、カウンタクロックたる基準クロックａの１パルス毎
にその立上がり時点に応答して一定値Ｎを減算するカウ
ント動作を繰り返し、その各カウント値がＤＡＣ６にて
電圧値ｃに変換される。従って、減算動作過程における
ＤＡＣ６の出力電圧値ｃは、図２（ｃ）に示すように単
調に減少することとなる。このＤＡＣ６の出力電圧値ｃ
が鋸歯状波信号発生回路３に与えられる。なおカウンタ
５の一構成例を図１０〜同１４に示してある。その説明
は後述する。
で、カウンタクロックたる基準クロックａの１パルス毎
にその立上がり時点に応答して一定値Ｎを減算するカウ
ント動作を繰り返し、その各カウント値がＤＡＣ６にて
電圧値ｃに変換される。従って、減算動作過程における
ＤＡＣ６の出力電圧値ｃは、図２（ｃ）に示すように単
調に減少することとなる。このＤＡＣ６の出力電圧値ｃ
が鋸歯状波信号発生回路３に与えられる。なおカウンタ
５の一構成例を図１０〜同１４に示してある。その説明
は後述する。
【００３１】鋸歯状波信号発生回路３は、ＤＡＣ６の出
力電圧値ｃをバイアス電圧とし、タイミング信号ｂの各
パルスに応答して立上がりと立下がりを繰り返す鋸歯状
波信号ｄを発生する（図２（ｄ））。この鋸歯状波信号
発生回路３の一構成例を図５、図７に示してある。その
説明は後述する。
力電圧値ｃをバイアス電圧とし、タイミング信号ｂの各
パルスに応答して立上がりと立下がりを繰り返す鋸歯状
波信号ｄを発生する（図２（ｄ））。この鋸歯状波信号
発生回路３の一構成例を図５、図７に示してある。その
説明は後述する。
【００３２】電圧比較器４は、入力した鋸歯状波信号ｄ
と固定の基準電圧との振幅比較をし（図２（ｄ））、鋸
歯状波信号ｃを波形整形してシンセサイザ出力たる方形
波信号ｅを出力する（図２（ｅ））。
と固定の基準電圧との振幅比較をし（図２（ｄ））、鋸
歯状波信号ｃを波形整形してシンセサイザ出力たる方形
波信号ｅを出力する（図２（ｅ））。
【００３３】以上の説明からも明らかなように、鋸歯状
波信号ｃが電圧比較器４の基準電圧に達するタイミング
は、ＤＡＣ６の出力電圧値ｃによって任意に作り出すこ
とができる、つまり方形波信号ｅの立上がり、または、
立下がりを任意の位相で発生させることができる。従っ
て、ＤＡＣ６の出力電圧値ｃはカウンタ５の出力カウン
ト値であるので、連続した位相で発生させ得るようカウ
ンタ５のステップ幅Ｎを操作すれば、任意の周波数を発
生させることができる。
波信号ｃが電圧比較器４の基準電圧に達するタイミング
は、ＤＡＣ６の出力電圧値ｃによって任意に作り出すこ
とができる、つまり方形波信号ｅの立上がり、または、
立下がりを任意の位相で発生させることができる。従っ
て、ＤＡＣ６の出力電圧値ｃはカウンタ５の出力カウン
ト値であるので、連続した位相で発生させ得るようカウ
ンタ５のステップ幅Ｎを操作すれば、任意の周波数を発
生させることができる。
【００３４】なお、図２の（ｆ）（ｇ）は周波数発生の
様子を分かり易く説明するためのものである。即ち、図
２の（ｆ）は電圧比較器４の出力ｅを、（ｇ）は基準ク
ロック発生回路１の出力ａをそれぞれ１／２に分周しデ
ューティを１：１にした波形であるが、（ｇ）よりも
（ｆ）の方が周期が長く、従って電圧比較器４の出力ｅ
に基準クロックａよりも低い周波数が発生していること
が解る。このことは、図２の（ｆ）と図１６の（ｄ）と
を比較しても明らかである。
様子を分かり易く説明するためのものである。即ち、図
２の（ｆ）は電圧比較器４の出力ｅを、（ｇ）は基準ク
ロック発生回路１の出力ａをそれぞれ１／２に分周しデ
ューティを１：１にした波形であるが、（ｇ）よりも
（ｆ）の方が周期が長く、従って電圧比較器４の出力ｅ
に基準クロックａよりも低い周波数が発生していること
が解る。このことは、図２の（ｆ）と図１６の（ｄ）と
を比較しても明らかである。
【００３５】つまり、図１の構成において、発生する出
力周波数ｆ0 と基準クロックａの周波数ｆr との関係
は、カウンタ５が、減算型の場合はｆr ＞ｆ0 となり、
加算型の場合はｆr ＜ｆ0 となる。
力周波数ｆ0 と基準クロックａの周波数ｆr との関係
は、カウンタ５が、減算型の場合はｆr ＞ｆ0 となり、
加算型の場合はｆr ＜ｆ0 となる。
【００３６】ここで、発生する出力周波数ｆ0 は、基準
クロックａの周波数ｆr 、カウンタ５のステップ幅Ｎ、
カウンタ５の最大値Ｍ（Ｍ＝Ｍ＋１）を用いた数式７で
求められる。数式６と比べてｆr とｆ0 の比（ｆr ／ｆ
0 ）が大幅に小さくなることが解る。
クロックａの周波数ｆr 、カウンタ５のステップ幅Ｎ、
カウンタ５の最大値Ｍ（Ｍ＝Ｍ＋１）を用いた数式７で
求められる。数式６と比べてｆr とｆ0 の比（ｆr ／ｆ
0 ）が大幅に小さくなることが解る。
【００３７】
【数７】ｆ0 ＝ｆr ・（１＋Ｎ／Ｍ）
【００３８】次に、図４は図３に示す本発明の周波数シ
ンセサイザの基本動作を示すが、カウンタ５が加算型
で、従ってＤＡＣ６の出力電圧値ｃは単調増加を示し、
この出力電圧値ｃが電圧比較器４に基準電圧として与え
られ、鋸歯状波信号発生回路３のバイアス電圧は一定と
し基準電圧を動かしている点が異なるのみで、基本的な
動作及び効果は以上説明したのと同様である。
ンセサイザの基本動作を示すが、カウンタ５が加算型
で、従ってＤＡＣ６の出力電圧値ｃは単調増加を示し、
この出力電圧値ｃが電圧比較器４に基準電圧として与え
られ、鋸歯状波信号発生回路３のバイアス電圧は一定と
し基準電圧を動かしている点が異なるのみで、基本的な
動作及び効果は以上説明したのと同様である。
【００３９】なお、図３の構成において、発生する出力
周波数ｆ0 と基準クロックａの周波数ｆr との関係は、
カウンタ５が、加算型の場合はｆr ＞ｆ0 となり、減算
型の場合はｆr ＜ｆ0 となる。
周波数ｆ0 と基準クロックａの周波数ｆr との関係は、
カウンタ５が、加算型の場合はｆr ＞ｆ0 となり、減算
型の場合はｆr ＜ｆ0 となる。
【００４０】また、図２と図４は基本動作を説明するた
めにカウンタ５の動作波形は加算または減算の一部過程
を示すが、そのため鋸歯状波信号ｄを常に波形整形でき
るかの疑義が生ずるおそれがある。これは、カウンタ５
のＭ値を適宜値に設定することで、またバイアス電圧ｃ
を基準に鋸歯状波信号ｄを発生させるようにすること
で、鋸歯状波信号ｄの振幅範囲内に波形整形するスライ
スレベル（基準電圧レベル）があるようにできる。
めにカウンタ５の動作波形は加算または減算の一部過程
を示すが、そのため鋸歯状波信号ｄを常に波形整形でき
るかの疑義が生ずるおそれがある。これは、カウンタ５
のＭ値を適宜値に設定することで、またバイアス電圧ｃ
を基準に鋸歯状波信号ｄを発生させるようにすること
で、鋸歯状波信号ｄの振幅範囲内に波形整形するスライ
スレベル（基準電圧レベル）があるようにできる。
【００４１】次いで、図５〜図１４を参照して各構成要
素の具体例を説明する。まず、図５は、鋸歯状波信号発
生回路３の一構成例を示す。この鋸歯状波信号発生回路
３は図１の構成の周波数シンセサイザに用いるもので、
電源ＶＣＣとアース間に定電流源１１と容量１２とを直
列接続して容量１２を定電流源１１で充電するように
し、同時に両者の接続端をスイッチ１３の一方の端子に
接続し、このスイッチ１３の他方の端子にバイアス電圧
ｃを印加し、スイッチ１３の開閉動作を鋸歯状波発生タ
イミング、即ちタイミング信号ｂにより行わせ、定電流
源１１と容量１２との接続端から例えば図２（ｄ）に示
すようにバイアスが操作される所要の鋸歯状波信号ｄが
得られるようにしたものである。図６に動作の一例を示
してある。
素の具体例を説明する。まず、図５は、鋸歯状波信号発
生回路３の一構成例を示す。この鋸歯状波信号発生回路
３は図１の構成の周波数シンセサイザに用いるもので、
電源ＶＣＣとアース間に定電流源１１と容量１２とを直
列接続して容量１２を定電流源１１で充電するように
し、同時に両者の接続端をスイッチ１３の一方の端子に
接続し、このスイッチ１３の他方の端子にバイアス電圧
ｃを印加し、スイッチ１３の開閉動作を鋸歯状波発生タ
イミング、即ちタイミング信号ｂにより行わせ、定電流
源１１と容量１２との接続端から例えば図２（ｄ）に示
すようにバイアスが操作される所要の鋸歯状波信号ｄが
得られるようにしたものである。図６に動作の一例を示
してある。
【００４２】スイッチ１３が開成すると、容量１２は定
電流源１１から流れ込む電流Ｉにより充電され、電圧Ｅ
を発生する。ここに、スイッチ１３の開成期間をｔ、容
量１２の容量をＣとすると、電圧Ｅは、Ｅ＝Ｉ・ｔ／Ｃ
となり、出力波形は、電流Ｉと容量Ｃが一定であるか
ら、電圧Ｅが時間ｔに比例する波形となる。
電流源１１から流れ込む電流Ｉにより充電され、電圧Ｅ
を発生する。ここに、スイッチ１３の開成期間をｔ、容
量１２の容量をＣとすると、電圧Ｅは、Ｅ＝Ｉ・ｔ／Ｃ
となり、出力波形は、電流Ｉと容量Ｃが一定であるか
ら、電圧Ｅが時間ｔに比例する波形となる。
【００４３】そこで、図６（ｂ）のタイミング信号ｂが
スイッチ１３に制御信号として印加され、スイッチ１３
が、タイミングパルスのパルス幅の期間内閉成し各タイ
ミングパルスの間の期間内開成するとすれば、開成の期
間では時間と電圧振幅が比例した波形を発生する充電が
行われる。
スイッチ１３に制御信号として印加され、スイッチ１３
が、タイミングパルスのパルス幅の期間内閉成し各タイ
ミングパルスの間の期間内開成するとすれば、開成の期
間では時間と電圧振幅が比例した波形を発生する充電が
行われる。
【００４４】一方、スイッチ１３の他方の端子には図６
（ｃ）に示すようなバイアス電圧ｃが印加されているの
で、スイッチ１３の閉成の期間では容量１２の電荷はバ
イアス電圧まで放電する。
（ｃ）に示すようなバイアス電圧ｃが印加されているの
で、スイッチ１３の閉成の期間では容量１２の電荷はバ
イアス電圧まで放電する。
【００４５】従って、タイミング信号ｂの各タイミング
パルス毎に以上の動作が繰り返されると、図６（ｄ）に
示すような鋸歯状波信号ｄが得られる。極めて簡単な構
成で鋸歯状波発生の基準レベルを変更できるのである。
パルス毎に以上の動作が繰り返されると、図６（ｄ）に
示すような鋸歯状波信号ｄが得られる。極めて簡単な構
成で鋸歯状波発生の基準レベルを変更できるのである。
【００４６】なお、スイッチ１３の他方の端子を直接接
地すれば、図３に示した周波数シンセサイザで用いる鋸
歯状波信号発生回路３となる。
地すれば、図３に示した周波数シンセサイザで用いる鋸
歯状波信号発生回路３となる。
【００４７】また、定電流源１１は、例えば図７に示す
ように電流可変型としても構成できる。図７において、
ＤＡＣ２１の出力電圧は外部指定により変更されるが、
このＤＡＣ２１のある一定出力電圧をトランジスタ２２
のベースに与えると、エミッタ抵抗２５の端子間電圧は
一定値となるのでトランジスタ２２のエミッタに流れる
電流が固定され、その結果トランジスタ２２のコレクタ
から一定の電流が出力される。従って、外部指定を変え
れば、出力電流もそれに比例して変わる。
ように電流可変型としても構成できる。図７において、
ＤＡＣ２１の出力電圧は外部指定により変更されるが、
このＤＡＣ２１のある一定出力電圧をトランジスタ２２
のベースに与えると、エミッタ抵抗２５の端子間電圧は
一定値となるのでトランジスタ２２のエミッタに流れる
電流が固定され、その結果トランジスタ２２のコレクタ
から一定の電流が出力される。従って、外部指定を変え
れば、出力電流もそれに比例して変わる。
【００４８】この電流可変型定電流源によれば、発生す
る鋸歯状波信号の波形の勾配を任意に変更設定でき、従
って、シンセサイザ出力の発生位相を任意に変更でき
る。
る鋸歯状波信号の波形の勾配を任意に変更設定でき、従
って、シンセサイザ出力の発生位相を任意に変更でき
る。
【００４９】ところで、図５に示した鋸歯状波信号発生
回路では、各タイミングパルスの立上がり時点が放電開
始タイミングとなっている。そうすると、この鋸歯状波
信号発生回路を用いた場合、放電開始タイミングと鋸歯
状波信号の上昇波形が電圧比較器４の基準電圧（スライ
スレベル）に達するタイミングとが一致する場合や近傍
となる場合が生ずる。かかる場合に無条件に放電開始タ
イミングを与えると、出力が発生しないか、あるいは、
間違った出力を発生することになる。
回路では、各タイミングパルスの立上がり時点が放電開
始タイミングとなっている。そうすると、この鋸歯状波
信号発生回路を用いた場合、放電開始タイミングと鋸歯
状波信号の上昇波形が電圧比較器４の基準電圧（スライ
スレベル）に達するタイミングとが一致する場合や近傍
となる場合が生ずる。かかる場合に無条件に放電開始タ
イミングを与えると、出力が発生しないか、あるいは、
間違った出力を発生することになる。
【００５０】この問題は、減算型カウンタを用い鋸歯状
波発生のバイアスを操作するタイプ（図２）と加算型カ
ウンタを用いてスライスレベルたる基準電圧を操作する
タイプ（図４）の周波数シンセサイザにおいて生ずる。
波発生のバイアスを操作するタイプ（図２）と加算型カ
ウンタを用いてスライスレベルたる基準電圧を操作する
タイプ（図４）の周波数シンセサイザにおいて生ずる。
【００５１】図８はこのような問題を解決するためのタ
イミング回路２の一構成例である。このタイミング回路
は、基準クロックａの他に電圧比較器４の出力ｅを用い
て鋸歯状波発生タイミング、即タイミング信号ｂを発生
するようにしたものである。図９は図２に示す動作をす
る周波数シンセサイザに適用した場合の当該シンセサイ
ザの動作タイムチャートである。
イミング回路２の一構成例である。このタイミング回路
は、基準クロックａの他に電圧比較器４の出力ｅを用い
て鋸歯状波発生タイミング、即タイミング信号ｂを発生
するようにしたものである。図９は図２に示す動作をす
る周波数シンセサイザに適用した場合の当該シンセサイ
ザの動作タイムチャートである。
【００５２】図８において、図９（ａ）に示すような基
準クロックａは、フリップフロップ３１の逆相クロック
入力端とＡＮＤ回路３２の一方の入力端とに印加され
る。フリップフロップ３１では、信号入力端と逆相出力
端とが接続され、正相出力端がＡＮＤ回路３２の他方の
入力端に接続される。ＡＮＤ回路３２の出力端は、フリ
ップフロップ３３の逆相リセット入力端とフリップフロ
ップ３４の正相クロック入力端とＡＮＤ回路３５の一方
の入力端とインバータ３６の入力端とに接続される。
準クロックａは、フリップフロップ３１の逆相クロック
入力端とＡＮＤ回路３２の一方の入力端とに印加され
る。フリップフロップ３１では、信号入力端と逆相出力
端とが接続され、正相出力端がＡＮＤ回路３２の他方の
入力端に接続される。ＡＮＤ回路３２の出力端は、フリ
ップフロップ３３の逆相リセット入力端とフリップフロ
ップ３４の正相クロック入力端とＡＮＤ回路３５の一方
の入力端とインバータ３６の入力端とに接続される。
【００５３】このフリップフロップ３１とＡＮＤ回路３
２は、基準クロックａを分周してデューティーが１：３
で周波数が１／２のクロックを作り出す。このクロック
がインバータ３６で反転されカウンタクロックとして出
力される（図９（ａ）′）。要するに、カウンタ５は、
基準クロックａで直接動作する場合と、基準クロックを
逓降等したクロックで動作する場合とがある。
２は、基準クロックａを分周してデューティーが１：３
で周波数が１／２のクロックを作り出す。このクロック
がインバータ３６で反転されカウンタクロックとして出
力される（図９（ａ）′）。要するに、カウンタ５は、
基準クロックａで直接動作する場合と、基準クロックを
逓降等したクロックで動作する場合とがある。
【００５４】電圧比較器４の出力ｅは例えば図９（ｅ）
に示すような波形をしているが、これはフリップフロッ
プ３３のセット入力端に印加される。フリップフロップ
３３の出力端はフリップフロップ３４の入力端に接続さ
れる。
に示すような波形をしているが、これはフリップフロッ
プ３３のセット入力端に印加される。フリップフロップ
３３の出力端はフリップフロップ３４の入力端に接続さ
れる。
【００５５】このフリップフロップ３３は、電圧比較器
４の出力ｅを一定期間保持するためのもので、電圧比較
器４のチャタリング等に対して有効である。従って、フ
リップフロップ３３の出力端からは、図９（ｅ）′に示
すように波形が少し広がったシンセサイザ出力が得られ
る。
４の出力ｅを一定期間保持するためのもので、電圧比較
器４のチャタリング等に対して有効である。従って、フ
リップフロップ３３の出力端からは、図９（ｅ）′に示
すように波形が少し広がったシンセサイザ出力が得られ
る。
【００５６】フリップフロップ３４の出力端はＡＮＤ回
路３５の他方の入力端に接続され、ＡＮＤ回路３５の出
力端に鋸歯状波発生タイミング、即ちタイミング信号ｂ
が得られる。
路３５の他方の入力端に接続され、ＡＮＤ回路３５の出
力端に鋸歯状波発生タイミング、即ちタイミング信号ｂ
が得られる。
【００５７】以上の構成において、フリップフロップ３
１とＡＮＤ回路３２とにより基準クロックａを逓降した
のは電圧比較器４の出力ｅを加味する都合からである
が、ＡＮＤ回路３２の出力、つまり、カウンタクロック
ａ′の逆論理（図９（ａ）′）が本来のタイミング信号
であり、鋸歯状波信号は各タイミングパルスの間の期間
内で発生するのが原則である。そして、放電タイミング
はカウンタクロックａ′の立下がり時点である。
１とＡＮＤ回路３２とにより基準クロックａを逓降した
のは電圧比較器４の出力ｅを加味する都合からである
が、ＡＮＤ回路３２の出力、つまり、カウンタクロック
ａ′の逆論理（図９（ａ）′）が本来のタイミング信号
であり、鋸歯状波信号は各タイミングパルスの間の期間
内で発生するのが原則である。そして、放電タイミング
はカウンタクロックａ′の立下がり時点である。
【００５８】つまり、減算型のカウンタを用いた図９の
例で言えば、カウンタは４段階に渡って減算し（ｃ）、
従って、鋸歯状波の波形も４つ形成されるべきである。
例で言えば、カウンタは４段階に渡って減算し（ｃ）、
従って、鋸歯状波の波形も４つ形成されるべきである。
【００５９】しかし、鋸歯状波の最終波形のピークレベ
ルは基準電圧の近傍まで低下している。それ故、カウン
タの第１回目のカウント動作の期間において発生する鋸
歯状波（第１回目のもの）は最低レベルから基準電圧に
向かって上昇するが、図９の（ａ）′（ｄ）から解るよ
うに、基準電圧の近傍まで上昇したときその上昇を終了
させピークレベルを形成する放電タイミング（ａ′の立
下がり時点）が到来する。
ルは基準電圧の近傍まで低下している。それ故、カウン
タの第１回目のカウント動作の期間において発生する鋸
歯状波（第１回目のもの）は最低レベルから基準電圧に
向かって上昇するが、図９の（ａ）′（ｄ）から解るよ
うに、基準電圧の近傍まで上昇したときその上昇を終了
させピークレベルを形成する放電タイミング（ａ′の立
下がり時点）が到来する。
【００６０】すると、電圧比較器４では、鋸歯状波信号
の振幅が基準電圧を越えたとき出力を“１”に立上げる
のであるから、基準電圧の近傍で放電タイミングを与え
ると、その直後に出力を“１”に立上げることになる
が、この動作が困難となり、前述したように、出力が発
生しないか、あるいは、間違った出力を発生することに
なる。
の振幅が基準電圧を越えたとき出力を“１”に立上げる
のであるから、基準電圧の近傍で放電タイミングを与え
ると、その直後に出力を“１”に立上げることになる
が、この動作が困難となり、前述したように、出力が発
生しないか、あるいは、間違った出力を発生することに
なる。
【００６１】そこで、フリップフロップ３４とＡＮＤ回
路３５により、そのような場合は放電開始タイミングを
間引いた形のタイミング信号ｂを生成し（図９
（ｂ））、電圧比較を優先するようにしてある。
路３５により、そのような場合は放電開始タイミングを
間引いた形のタイミング信号ｂを生成し（図９
（ｂ））、電圧比較を優先するようにしてある。
【００６２】即ち、ＡＮＤ回路３２の出力はカウンタク
ロックａ′の逆論理であるが、フリップフロップ３４は
このＡＮＤ回路３２の出力パルスの立上がりでフリップ
フロップ３３の出力ｅ′を取り込み、図９（ｂ）′に示
すような出力ｂ′をＡＮＤ回路３５に与える。
ロックａ′の逆論理であるが、フリップフロップ３４は
このＡＮＤ回路３２の出力パルスの立上がりでフリップ
フロップ３３の出力ｅ′を取り込み、図９（ｂ）′に示
すような出力ｂ′をＡＮＤ回路３５に与える。
【００６３】このとき、第１回目の鋸歯状波を形成する
過程では、上述したことから明白なように、電圧比較器
４の出力は常に“０”でありこれはａ′の立下がり時点
まで継続する。
過程では、上述したことから明白なように、電圧比較器
４の出力は常に“０”でありこれはａ′の立下がり時点
まで継続する。
【００６４】従って、この第１回目の鋸歯状波の波形が
上昇し基準電圧近傍に到達したときのａ′の立下がり時
点では、ＡＮＤ回路３５においてＡＮＤ条件が成立せ
ず、そのａ′のタイミングが抜けた形のタイミング信号
ｂが発生する（図９（ｂ））。その結果、鋸歯状波信号
は歯抜けタイミング信号ｂに対応し図９（ｄ）のように
なり、放電タイミングがスライスレベル近傍となる場合
には鋸歯状波の波形は立下がらずそのまま上昇するの
で、電圧比較器４は支障なく出力を“１”に立上げる動
作が行えることとなる。図９（ｅ）は、このようにして
得られたシンセサイザ出力である。
上昇し基準電圧近傍に到達したときのａ′の立下がり時
点では、ＡＮＤ回路３５においてＡＮＤ条件が成立せ
ず、そのａ′のタイミングが抜けた形のタイミング信号
ｂが発生する（図９（ｂ））。その結果、鋸歯状波信号
は歯抜けタイミング信号ｂに対応し図９（ｄ）のように
なり、放電タイミングがスライスレベル近傍となる場合
には鋸歯状波の波形は立下がらずそのまま上昇するの
で、電圧比較器４は支障なく出力を“１”に立上げる動
作が行えることとなる。図９（ｅ）は、このようにして
得られたシンセサイザ出力である。
【００６５】なお、加算型カウンタを用い鋸歯状波発生
のバイアスを操作するタイプと減算型カウンタを用いて
スライスレベルたる基準電圧を操作するタイプの周波数
シンセサイザにおいては、タイミング回路は新たにタイ
ミングを追加する操作が必要となる場合がある。この操
作は位相の異なる２つの鋸歯状歯信号を用いて行うが、
その説明は省略する。要は使用する周波数シンセサイザ
にとって好適な鋸歯状信号が得られるようにその発生タ
イミングを規定できるタイミング信号を生成すればよい
のである。
のバイアスを操作するタイプと減算型カウンタを用いて
スライスレベルたる基準電圧を操作するタイプの周波数
シンセサイザにおいては、タイミング回路は新たにタイ
ミングを追加する操作が必要となる場合がある。この操
作は位相の異なる２つの鋸歯状歯信号を用いて行うが、
その説明は省略する。要は使用する周波数シンセサイザ
にとって好適な鋸歯状信号が得られるようにその発生タ
イミングを規定できるタイミング信号を生成すればよい
のである。
【００６６】次に、図１０〜図１４は、カウンタ５の一
構成例を示す。まず、図１０は、一定値Ｎを加算するス
テップカウンタの一例である。図１０において、Ｎ値発
生器４１の出力は加算器４２の一方の入力に与えられ、
加算器４２の他方の入力はラッチ４３の出力が与えられ
る。この加算器４２の出力はラッチ４４に与えられ、ラ
ッチ４４の出力はラッチ４３に与えられると共に、カウ
ンタ出力として図外へ出力される。そして、図外からの
カウンタクロックはラッチ４３の逆相クロック入力端と
ラッチ４４のクロック入力端とに与えられる。
構成例を示す。まず、図１０は、一定値Ｎを加算するス
テップカウンタの一例である。図１０において、Ｎ値発
生器４１の出力は加算器４２の一方の入力に与えられ、
加算器４２の他方の入力はラッチ４３の出力が与えられ
る。この加算器４２の出力はラッチ４４に与えられ、ラ
ッチ４４の出力はラッチ４３に与えられると共に、カウ
ンタ出力として図外へ出力される。そして、図外からの
カウンタクロックはラッチ４３の逆相クロック入力端と
ラッチ４４のクロック入力端とに与えられる。
【００６７】以上の構成において、ラッチ４３の出力が
“０”で、Ｎ値発生器４１の出力がＮのとき、加算器４
２の出力Ｘ0 は、Ｘ0 ＝０＋Ｎ＝Ｎであり、これがラッ
チ４４に与えられる。ラッチ４４はカウンタクロックの
立上がりでそれを取り込み、出力をＮにする。つまり、
当該カウンタはＮを出力する。
“０”で、Ｎ値発生器４１の出力がＮのとき、加算器４
２の出力Ｘ0 は、Ｘ0 ＝０＋Ｎ＝Ｎであり、これがラッ
チ４４に与えられる。ラッチ４４はカウンタクロックの
立上がりでそれを取り込み、出力をＮにする。つまり、
当該カウンタはＮを出力する。
【００６８】そして、ラッチ４３は、その同じカウンタ
クロックの立下がりでラッチ４４の出力Ｎを取り込み、
出力をＮにする。従って、加算器４２の出力Ｘ1 は、Ｘ
1 ＝Ｎ＋Ｎ＝２Ｎとなる。
クロックの立下がりでラッチ４４の出力Ｎを取り込み、
出力をＮにする。従って、加算器４２の出力Ｘ1 は、Ｘ
1 ＝Ｎ＋Ｎ＝２Ｎとなる。
【００６９】カウンタクロックの立上がりと立下がりは
常に交互に生ずるので、当該カウンタの出力は、１クロ
ックパルス毎にＮずつ増加して行く。従って、当該カウ
ンタの出力は、Ｘn+1 ＝Ｘn ＋Ｎとなる。
常に交互に生ずるので、当該カウンタの出力は、１クロ
ックパルス毎にＮずつ増加して行く。従って、当該カウ
ンタの出力は、Ｘn+1 ＝Ｘn ＋Ｎとなる。
【００７０】なお、図１０は、Ｎ値が固定の場合である
が、図１１に示すように、Ｎ値発生器４１に代えてレジ
スタ５１を設け、外部からＮ値を可変設定できるように
しても良い。Ｎ値を変えることで発生周波数を変えるこ
とができる。
が、図１１に示すように、Ｎ値発生器４１に代えてレジ
スタ５１を設け、外部からＮ値を可変設定できるように
しても良い。Ｎ値を変えることで発生周波数を変えるこ
とができる。
【００７１】次に、図１２は、加算型の連続カウンタの
一例を示す。即ち、クロックの１パルスが入力する度に
一定値Ｎを加算し、そのカウント値Ｘが当該カウンタの
最大値Ｍを超過したとき超過分｛Ｘ−（Ｍ＋１）｝を出
力すると共に、その超過分｛Ｘ−（Ｍ＋１）｝を初期値
として次のカウント動作を継続する連続カウンタの一構
成例である。
一例を示す。即ち、クロックの１パルスが入力する度に
一定値Ｎを加算し、そのカウント値Ｘが当該カウンタの
最大値Ｍを超過したとき超過分｛Ｘ−（Ｍ＋１）｝を出
力すると共に、その超過分｛Ｘ−（Ｍ＋１）｝を初期値
として次のカウント動作を継続する連続カウンタの一構
成例である。
【００７２】図１２において、このカウンタは、図１０
に示したカウンタの加算器４２とラッチ４４との間に、
Ｍ値発生器６１と比較器６２と減算器６３とスイッチ６
４とを追加したものである。
に示したカウンタの加算器４２とラッチ４４との間に、
Ｍ値発生器６１と比較器６２と減算器６３とスイッチ６
４とを追加したものである。
【００７３】即ち、加算器４２の出力は比較器６２の一
方の入力と減算器６３の一方の入力とスイッチ６４の一
方の切替端子とに与えられ、Ｍ値発生器６１の出力は比
較器６２の他方の入力と減算器６３の他方の入力とに与
えられる。そして、減算器６３の出力はスイッチ６４の
他方の切替端子に与えられ、比較器６２の出力はスッチ
６４に開閉制御信号として与えられ、スイッチ６４の切
替出力がラッチ４４に与えられる。
方の入力と減算器６３の一方の入力とスイッチ６４の一
方の切替端子とに与えられ、Ｍ値発生器６１の出力は比
較器６２の他方の入力と減算器６３の他方の入力とに与
えられる。そして、減算器６３の出力はスイッチ６４の
他方の切替端子に与えられ、比較器６２の出力はスッチ
６４に開閉制御信号として与えられ、スイッチ６４の切
替出力がラッチ４４に与えられる。
【００７４】以上の構成において、比較器６２は、加算
器４２の出力Ｘn とＭ値発生器６１の出力Ｍとを比較
し、Ｘn ≦Ｍならばスイッチ６４に対し一方の切替端子
を選択させる。その結果、加算器４２の出力がラッチ４
４に与えられ、図１０に示したカウンタと同様の動作を
行う。
器４２の出力Ｘn とＭ値発生器６１の出力Ｍとを比較
し、Ｘn ≦Ｍならばスイッチ６４に対し一方の切替端子
を選択させる。その結果、加算器４２の出力がラッチ４
４に与えられ、図１０に示したカウンタと同様の動作を
行う。
【００７５】そして、比較器６２の比較結果がＸn ＞Ｍ
ならばスイッチ６４に対し他方の切替端子を選択させ
る。その結果、減算器６３の出力（Ｘn −Ｍ）がラッチ
４４に与えられる。従って、Ｘn+1 ＝Ｘn −Ｍ＋Ｎとな
る。
ならばスイッチ６４に対し他方の切替端子を選択させ
る。その結果、減算器６３の出力（Ｘn −Ｍ）がラッチ
４４に与えられる。従って、Ｘn+1 ＝Ｘn −Ｍ＋Ｎとな
る。
【００７６】次に、図１３は、減算型の連続カウンタの
一例を示す。即ち、クロックの１パルスが入力する度に
一定値Ｎを減算し、そのカウント値Ｘが値０を下回った
とき当該カウンタの最大値Ｍにカウント値Ｘを加えた値
｛（Ｍ＋１）＋Ｘ｝を出力すると共に、その｛（Ｍ＋
１）＋Ｘ｝を初期値として次のカウント動作を継続する
連続カウンタの一構成例である。
一例を示す。即ち、クロックの１パルスが入力する度に
一定値Ｎを減算し、そのカウント値Ｘが値０を下回った
とき当該カウンタの最大値Ｍにカウント値Ｘを加えた値
｛（Ｍ＋１）＋Ｘ｝を出力すると共に、その｛（Ｍ＋
１）＋Ｘ｝を初期値として次のカウント動作を継続する
連続カウンタの一構成例である。
【００７７】この図１３に示すカウンタは、図１２に示
すカウンタにおいて、０値発生器７１を設けると共に、
加算器４２に代えて減算器７２とし、減算器６３に代え
て加算器７３としたものである。
すカウンタにおいて、０値発生器７１を設けると共に、
加算器４２に代えて減算器７２とし、減算器６３に代え
て加算器７３としたものである。
【００７８】即ち、減算器７２の出力は比較器６２の一
方の入力と加算器７３の一方の入力とスイッチ６４の一
方の切替端子とに与えられ、０値発生器７１の出力は比
較器６２の他方の入力に与えられ、Ｍ値発生器６１の出
力は加算器７３の他方の入力に与えられる。そして、加
算器７３の出力はスイッチ６４の他方の切替端子に与え
られ、比較器６２の出力はスイッチ６４に開閉制御信号
として与えられ、スイッチ６４の切替出力がラッチ４４
に与えられる。
方の入力と加算器７３の一方の入力とスイッチ６４の一
方の切替端子とに与えられ、０値発生器７１の出力は比
較器６２の他方の入力に与えられ、Ｍ値発生器６１の出
力は加算器７３の他方の入力に与えられる。そして、加
算器７３の出力はスイッチ６４の他方の切替端子に与え
られ、比較器６２の出力はスイッチ６４に開閉制御信号
として与えられ、スイッチ６４の切替出力がラッチ４４
に与えられる。
【００７９】このカウンタの動作は、比較器６２が減算
器７２の出力Ｘn と０値発生器７１の出力とを比較し、
Ｘn ＜０ならスイッチ６４に加算器７３の出力Ｘn ＋Ｍ
を選択させ、Ｘn ≧０なら減算器７２の出力Ｘn を選択
させる点を除けば、基本的には図１２に示したカウンタ
と同様である。
器７２の出力Ｘn と０値発生器７１の出力とを比較し、
Ｘn ＜０ならスイッチ６４に加算器７３の出力Ｘn ＋Ｍ
を選択させ、Ｘn ≧０なら減算器７２の出力Ｘn を選択
させる点を除けば、基本的には図１２に示したカウンタ
と同様である。
【００８０】なお、図１４は図１２に示すカウンタに対
するものであるが、図１３においても同様に、Ｍ値発生
器６１に代えてレジスタ８１を設け、外部からＭ値を可
変設定できるようにしても良い。Ｍ値を変えることでス
ライスレベルと鋸歯状波信号の振幅範囲との関係を良好
にできる。
するものであるが、図１３においても同様に、Ｍ値発生
器６１に代えてレジスタ８１を設け、外部からＭ値を可
変設定できるようにしても良い。Ｍ値を変えることでス
ライスレベルと鋸歯状波信号の振幅範囲との関係を良好
にできる。
【００８１】また、図１２と図１３に示すカウンタにお
いて、図１１と同様にＮ値を変更できるようにしても良
いことは勿論である。
いて、図１１と同様にＮ値を変更できるようにしても良
いことは勿論である。
【００８２】
【発明の効果】以上説明したように、本発明の周波数シ
ンセサイザでは、鋸歯状波信号を電圧比較器に入力して
波形整形し方形波のシンセサイザ出力を得るが、その際
にカウンタクロック（基準クロックまたは基準クロック
に逓降操作等を加えたクロック）が入力する度に一定値
を加算または減算するカウンタのカウント値をアナログ
化したものにより、鋸歯状波信号の立ち上がりまたは立
ち下がりの開始電圧を操作し、または、電圧比較器の基
準電圧を操作し、鋸歯状波信号が電圧比較器でスライス
されるタイミングを任意に作り出せるようにし、シンセ
サイザ出力が任意の位相で得られるようにしてあるの
で、従来のＤＤＳでは原理的に零にできなかった位相誤
差を本発明では零にできる。また、基準クロックは低速
で動作させることができるので消費電流を低減でき、疑
似サイン波を発生するテーブルを持つ必要がないのでＬ
ＰＦも不要となり簡単な構成とすることができ、ＩＣ化
に好適な周波数シンセサイザを提供できる効果がある。
ンセサイザでは、鋸歯状波信号を電圧比較器に入力して
波形整形し方形波のシンセサイザ出力を得るが、その際
にカウンタクロック（基準クロックまたは基準クロック
に逓降操作等を加えたクロック）が入力する度に一定値
を加算または減算するカウンタのカウント値をアナログ
化したものにより、鋸歯状波信号の立ち上がりまたは立
ち下がりの開始電圧を操作し、または、電圧比較器の基
準電圧を操作し、鋸歯状波信号が電圧比較器でスライス
されるタイミングを任意に作り出せるようにし、シンセ
サイザ出力が任意の位相で得られるようにしてあるの
で、従来のＤＤＳでは原理的に零にできなかった位相誤
差を本発明では零にできる。また、基準クロックは低速
で動作させることができるので消費電流を低減でき、疑
似サイン波を発生するテーブルを持つ必要がないのでＬ
ＰＦも不要となり簡単な構成とすることができ、ＩＣ化
に好適な周波数シンセサイザを提供できる効果がある。
【図１】本発明の一実施例に係る周波数シンセサイザの
構成ブロック図である。
構成ブロック図である。
【図２】図１に示す周波数シンセサイザの動作タイムチ
ャートである。
ャートである。
【図３】本発明の他の実施例に係る周波数シンセサイザ
の構成ブロック図である。
の構成ブロック図である。
【図４】図３に示す周波数シンセサイザの動作タイムチ
ャートである。
ャートである。
【図５】本発明の周波数シンセサイザで用いる鋸歯状波
信号発生回路の回路図である。
信号発生回路の回路図である。
【図６】図５に示す鋸歯状波信号発生回路の動作タイム
チャートである。
チャートである。
【図７】図５に示す鋸歯状波信号発生回路における定電
流源を可変型とした場合の回路である。
流源を可変型とした場合の回路である。
【図８】本発明の周波数シンセサイザで用いるタイミン
グ回路の回路図である。
グ回路の回路図である。
【図９】図８に示すタイミング回路を用いたる周波数シ
ンセサイザの動作タイムチャートである。
ンセサイザの動作タイムチャートである。
【図１０】本発明の周波数シンセサイザで用いるカウン
タの回路図である。
タの回路図である。
【図１１】図１０に示すカウンタにおいてＮ値を外部か
ら可変指定できるようにしたカウンタの回路図である。
ら可変指定できるようにしたカウンタの回路図である。
【図１２】本発明の周波数シンセサイザで用いるカウン
タの回路図である。
タの回路図である。
【図１３】本発明の周波数シンセサイザで用いるカウン
タの回路図である。
タの回路図である。
【図１４】図１２に示すカウンタにおいてＭ値を外部か
ら可変指定できるようにしたカウンタの回路図である。
ら可変指定できるようにしたカウンタの回路図である。
【図１５】従来の周波数シンセサイザの構成ブロック図
である。
である。
【図１６】従来の周波数シンセサイザの動作タイムチャ
ートである。
ートである。
【符号の説明】 １ 基準クロック発生回路 ２ タイミング回路 ３ 鋸歯状波信号発生回路 ４ 電圧比較器 ５ カウンタ ６，２１ ディジタル−アナログ変換器（ＤＡＣ） １１ 定電流源 １２ 容量（コンデンサ） １３，６４ スイッチ ２２ トランジスタ ２３〜２５ 抵抗 ３１，３３，３４ フリップフロップ ３２，３５ ＡＮＤ回路 ３６ インバータ ４１ Ｎ値発生器 ４２，７３ 加算器 ４３，４４ ラッチ ５１，８１ レジスタ ６１ Ｍ値発生器 ６２ 比較器 ６３，７２ 減算器 ７１ ０値発生器
Claims (1)
- 【請求項１】 時間と電圧振幅が比例した鋸歯状波信号
をタイミング信号に応答して発生する鋸歯状波信号発生
回路と； 前記鋸歯状波信号発生回路の出力を波形整形
しシンセサイザ出力を行う電圧比較器と； カウンタク
ロックが入力する度に一定値を加算または減算するカウ
ント動作を行うカウンタと； 前記カウンタの出力カウ
ント値を電圧信号へ変換し、それを前記鋸歯状波信号発
生回路にバイアス電圧として出力する、または、前記電
圧比較器に基準電圧として出力するディジタル−アナロ
グ変換器と； 少なくとも基準クロックに基づき前記タ
イミング信号を出力するタイミング回路と； を備える
ことを特徴とする周波数シンセサイザ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048591A JPH0763125B2 (ja) | 1993-02-15 | 1993-02-15 | 周波数シンセサイザ |
| CA002115593A CA2115593A1 (en) | 1993-02-15 | 1994-02-14 | Frequency synthesizer |
| AU55169/94A AU671880B2 (en) | 1993-02-15 | 1994-02-15 | Frequency synthesizer |
| EP94301077A EP0614158B1 (en) | 1993-02-15 | 1994-02-15 | Frequency synthesizer |
| US08/196,374 US5459418A (en) | 1993-02-15 | 1994-02-15 | Frequency synthesizer |
| DE69430552T DE69430552T2 (de) | 1993-02-15 | 1994-02-15 | Frequenzsynthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048591A JPH0763125B2 (ja) | 1993-02-15 | 1993-02-15 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244639A JPH06244639A (ja) | 1994-09-02 |
| JPH0763125B2 true JPH0763125B2 (ja) | 1995-07-05 |
Family
ID=12807652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5048591A Expired - Fee Related JPH0763125B2 (ja) | 1993-02-15 | 1993-02-15 | 周波数シンセサイザ |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP0614158B1 (ja) |
| JP (1) | JPH0763125B2 (ja) |
| AU (1) | AU671880B2 (ja) |
| CA (1) | CA2115593A1 (ja) |
| DE (1) | DE69430552T2 (ja) |
Families Citing this family (7)
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| JP3612417B2 (ja) * | 1997-12-17 | 2005-01-19 | 日本電気株式会社 | クロック信号制御回路 |
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| US6434707B1 (en) | 1999-06-07 | 2002-08-13 | Motorola, Inc. | Low phase jitter clock signal generation circuit |
| US9002488B2 (en) * | 2010-02-22 | 2015-04-07 | Cypress Semiconductor Corporation | Clock synthesis systems, circuits and methods |
| CN104133409B (zh) * | 2014-08-07 | 2016-08-17 | 电子科技大学 | 一种对称性可调的三角波合成装置 |
| US9735787B2 (en) * | 2015-03-18 | 2017-08-15 | Analog Devices, Inc. | Frequency synthesizer with dynamic phase and pulse-width control |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3735269A (en) * | 1971-10-29 | 1973-05-22 | Rockland Systems Corp | Digital frequency synthesizer |
| US3882403A (en) * | 1974-03-14 | 1975-05-06 | Gen Dynamics Corp | Digital frequency synthesizer |
| US4144579A (en) * | 1977-07-25 | 1979-03-13 | Rca Corporation | Arithmetic synthesizer frequency generation with reduced phase jitter |
| FR2592244B1 (fr) * | 1985-12-23 | 1994-05-13 | Thomson Csf | Synthetiseur numerique de frequences elevees a corrections aperiodiques optimalisant la purete spectrale. |
-
1993
- 1993-02-15 JP JP5048591A patent/JPH0763125B2/ja not_active Expired - Fee Related
-
1994
- 1994-02-14 CA CA002115593A patent/CA2115593A1/en not_active Abandoned
- 1994-02-15 DE DE69430552T patent/DE69430552T2/de not_active Expired - Fee Related
- 1994-02-15 EP EP94301077A patent/EP0614158B1/en not_active Expired - Lifetime
- 1994-02-15 AU AU55169/94A patent/AU671880B2/en not_active Ceased
- 1994-02-15 US US08/196,374 patent/US5459418A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA2115593A1 (en) | 1994-08-16 |
| DE69430552D1 (de) | 2002-06-13 |
| US5459418A (en) | 1995-10-17 |
| EP0614158A3 (en) | 1995-11-08 |
| JPH06244639A (ja) | 1994-09-02 |
| EP0614158A2 (en) | 1994-09-07 |
| EP0614158B1 (en) | 2002-05-08 |
| AU671880B2 (en) | 1996-09-12 |
| AU5516994A (en) | 1994-08-18 |
| DE69430552T2 (de) | 2003-03-13 |
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|---|---|---|---|
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