JPS62128213A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPS62128213A JPS62128213A JP26605085A JP26605085A JPS62128213A JP S62128213 A JPS62128213 A JP S62128213A JP 26605085 A JP26605085 A JP 26605085A JP 26605085 A JP26605085 A JP 26605085A JP S62128213 A JPS62128213 A JP S62128213A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- counter
- output
- bit
- significant bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位置決め制御装置等において使用されるＤ／Ａ
変換器（以下の説明では、Ｄ／Ａ変換器とはカウンタを
含めたものを指す）に関する。
変換器（以下の説明では、Ｄ／Ａ変換器とはカウンタを
含めたものを指す）に関する。
従来、位置決め用Ｄ／Ａ変換回路のビット長は偏差カウ
ンタの溜りパルスのビット長に合わせたビット長が必要
であった。このため、高精度の位置決め等で溜りパルス
が大きくなるとＤ／Ａ変換回路もビット長の大きいもの
が必要となり高価なものとなっていた。
ンタの溜りパルスのビット長に合わせたビット長が必要
であった。このため、高精度の位置決め等で溜りパルス
が大きくなるとＤ／Ａ変換回路もビット長の大きいもの
が必要となり高価なものとなっていた。
この解決策として第５図（１）に示すように、下位ビッ
トの論理和をとり、Ｄ／Ａ変換回路の最下位ビットに出
力し、Ｄ／Ａ変換回路のビット数を減らす方法がとられ
ていた。第５図（２）はこの場合の指令パルスとＤ／Ａ
変換回路の出力電圧の関係を示す図、次表は指令パルス
と偏差カウンタの下位３ビツト、Ｄ／Ａ変換器の下位２
ビツトの関係を表にしたものである。
トの論理和をとり、Ｄ／Ａ変換回路の最下位ビットに出
力し、Ｄ／Ａ変換回路のビット数を減らす方法がとられ
ていた。第５図（２）はこの場合の指令パルスとＤ／Ａ
変換回路の出力電圧の関係を示す図、次表は指令パルス
と偏差カウンタの下位３ビツト、Ｄ／Ａ変換器の下位２
ビツトの関係を表にしたものである。
上述した従来のＤ／Ａ変換器は、下位ピッＩ〜か同一指
令となるためＤ／Ａ変換回路出力の分解能か小ざく、位
フルーブとしてのゲインか上げられないどう欠点かある
。
令となるためＤ／Ａ変換回路出力の分解能か小ざく、位
フルーブとしてのゲインか上げられないどう欠点かある
。
本発明の目的は、安価で分解能の高いＤ／Ａ変換器を提
供することである。
供することである。
本発明のＤ ／’ Ａ変換器は、カウンタと、ビット数
が前記カウンタよりも１少なく、前記カウンタと互いに
最上位のビットから順次、接続されで、前記カウンタの
計数イ直をディジタル／アナログ変換するＤ／Ａ変換回
路と、前記カウンタの被計数パルスより周波数が大きい
高速パルスを計数し、最下位から（４＋Ｉ）個のビット
のうちの最上位ビットから前記カウンタの加減算切替信
号を出力する、ビット数がｌ＋１）の加減算切替カウン
タと、加減算切替カウンタの最上位ビットを除いた各ビ
ットの出力と高速パルスを入力し、高速パルスの（ｋ＋
２）個毎にパルスが１個欠落した形のパルス列のパルス
を出力するゲート回路と、被計数パルスか前記パルス列
のパルス欠落部分に位置するようにして、被計数パルス
とゲート回路の出力パルスをカウンタの湿下位ビットに
出力するパルス加算回路を有゛する。
が前記カウンタよりも１少なく、前記カウンタと互いに
最上位のビットから順次、接続されで、前記カウンタの
計数イ直をディジタル／アナログ変換するＤ／Ａ変換回
路と、前記カウンタの被計数パルスより周波数が大きい
高速パルスを計数し、最下位から（４＋Ｉ）個のビット
のうちの最上位ビットから前記カウンタの加減算切替信
号を出力する、ビット数がｌ＋１）の加減算切替カウン
タと、加減算切替カウンタの最上位ビットを除いた各ビ
ットの出力と高速パルスを入力し、高速パルスの（ｋ＋
２）個毎にパルスが１個欠落した形のパルス列のパルス
を出力するゲート回路と、被計数パルスか前記パルス列
のパルス欠落部分に位置するようにして、被計数パルス
とゲート回路の出力パルスをカウンタの湿下位ビットに
出力するパルス加算回路を有゛する。
（作 用）
カウンタの下位４ビットはオーブンであり（Ｄ／Ａ変換
回路と接続されでいない）、Ｄ／Ａ変換器の最下位ヒ゛
ットの値は偏差カウンタの下位から（ｋ＋ｌ）番目のヒ
゛ットの値によって決まる。
回路と接続されでいない）、Ｄ／Ａ変換器の最下位ヒ゛
ットの値は偏差カウンタの下位から（ｋ＋ｌ）番目のヒ
゛ットの値によって決まる。
また、ゲート回路からはパルス加算回路を介して（ｋ＋
１）個の連続したパルスが順次、出力されており、カウ
ンタはこの（（！＋Ｉ）個の連続したパルスからなるパ
ルス列を一単位として加算減算を繰返す。ところで、こ
の（４＋１）の値はカウンタの下位委どツ１−か全で゛
１パのときの値であるので、被計数パルスか入力ｉノな
い初期状態では下位（肴÷１）番目のビ・ントは°゛ゴ
になることはないか、この下位（ビットにセットされる
被計数パルスの数か］増す毎に、下位（、＆＋Ｉ）番目
のビットか”］゛°になるパルス列中のパルス位置（何
番目のパルスかということ）か前方に移動し、その後下
位（４＋１）番目のビットが°Ｏ”になるパルス列中の
パルス位置か後方に移動してパルス幅、つまりデユーテ
ィサイクルが大きくなる。
１）個の連続したパルスが順次、出力されており、カウ
ンタはこの（（！＋Ｉ）個の連続したパルスからなるパ
ルス列を一単位として加算減算を繰返す。ところで、こ
の（４＋１）の値はカウンタの下位委どツ１−か全で゛
１パのときの値であるので、被計数パルスか入力ｉノな
い初期状態では下位（肴÷１）番目のビ・ントは°゛ゴ
になることはないか、この下位（ビットにセットされる
被計数パルスの数か］増す毎に、下位（、＆＋Ｉ）番目
のビットか”］゛°になるパルス列中のパルス位置（何
番目のパルスかということ）か前方に移動し、その後下
位（４＋１）番目のビットが°Ｏ”になるパルス列中の
パルス位置か後方に移動してパルス幅、つまりデユーテ
ィサイクルが大きくなる。
このように、被計数パルスよつ周波数の大きい高速パル
ス￥ｒＯとカウンタの下位４ビツトか全て”１”のとき
の値の範囲で被計数パルスに加減算してカウンタに出力
することによりカウンタのＤ／Ａ変換回路と接続されて
いない下位ビットの値によりＤ 、、’ Ａ変換回路の
最下位どット７＃ＰＷＭ化することかでき、Ｄ／Ａ変換
回路の分解能を上げることができる。
ス￥ｒＯとカウンタの下位４ビツトか全て”１”のとき
の値の範囲で被計数パルスに加減算してカウンタに出力
することによりカウンタのＤ／Ａ変換回路と接続されて
いない下位ビットの値によりＤ 、、’ Ａ変換回路の
最下位どット７＃ＰＷＭ化することかでき、Ｄ／Ａ変換
回路の分解能を上げることができる。
（作 用］
次に、本発明の実施例について図面を参照しで説明する
。
。
第１図は本発明のＤ 、／ Ａ変換器の一実施例を示す
ブロック図、第２図は、第１図中の加減算切替カウンタ
３とインバータ５とナントゲート６とアンドゲート７の
各出力信号のタイムチャートてある。
ブロック図、第２図は、第１図中の加減算切替カウンタ
３とインバータ５とナントゲート６とアンドゲート７の
各出力信号のタイムチャートてある。
Ｄ／Ａ変換回路２は偏差カウンタ１よりもビット数か２
少なく、そして両者は最上位ビットから順次、接続され
ている。したかって、偏差カウンタ１の下位２ビツトは
オーブンとなっている。加減算切替カウンタ３は３ビツ
トで、指令パルスより早い（周波数の大きい（数ＭＨ２
））高速パルスをカウントする。加減算切替カウンタ３
の最上位ビットの出力はダウン信号、インバータ４を介
してアップ信号として偏差カウンタ１に出力される。イ
ンバータ５は高速パルスを反転する。ナントゲート６は
加減算切替カウンタ３の下位２ビツトの出力の論理積を
とり反転出力する。アンドゲート７はインバータ５の出
力とナントゲート６の出力の論理積をとりクロックパル
スＣＰとしで出力する。パルス加算回路８はインバータ
５の出力パルスのうちナントゲート６の出力がロウレベ
ルの区間のパルスが欠落した、つまり高速パルスの４個
毎にパルスが１個欠落した計３個のクロックパルスＣＰ
からなるパルス列を順次、出力する。
少なく、そして両者は最上位ビットから順次、接続され
ている。したかって、偏差カウンタ１の下位２ビツトは
オーブンとなっている。加減算切替カウンタ３は３ビツ
トで、指令パルスより早い（周波数の大きい（数ＭＨ２
））高速パルスをカウントする。加減算切替カウンタ３
の最上位ビットの出力はダウン信号、インバータ４を介
してアップ信号として偏差カウンタ１に出力される。イ
ンバータ５は高速パルスを反転する。ナントゲート６は
加減算切替カウンタ３の下位２ビツトの出力の論理積を
とり反転出力する。アンドゲート７はインバータ５の出
力とナントゲート６の出力の論理積をとりクロックパル
スＣＰとしで出力する。パルス加算回路８はインバータ
５の出力パルスのうちナントゲート６の出力がロウレベ
ルの区間のパルスが欠落した、つまり高速パルスの４個
毎にパルスが１個欠落した計３個のクロックパルスＣＰ
からなるパルス列を順次、出力する。
第３図は、偏差カウンタ１の下位２ビツトにセットされ
た指令パルスの値とそれに対応する、Ｄ／△変換回路２
の最下位ビットに入力するパルスの波形を示す図である
。偏差カウンタ］の下位２ビツトが’ｏｏ”、つまり未
た指令パルスか入力していない場合、パルス加算回路８
から３パルス入力しても下位３ビツト目に信号が出ない
（”０”のままである）、”０１°′（指令パルス数＝
１）の場合、３パルス加算すると°１”になり、］パル
ス減算すると ”０”になってデユーティサイクルが２
５％のパルスが得られる。”１０”（指令パルス数＝２
）の場合、２パルス加算すると°゛１”になり、２パル
ス減算するとｏ゛′になってデユーティサイクルが５０
％のパルスが得られる。“１１”（指令パルス数＝３）
の場合、１パルス加算すると”］”になり、１パルス減
算で“０”となってデユーティサイクル７５％のパルス
が得られる。
た指令パルスの値とそれに対応する、Ｄ／△変換回路２
の最下位ビットに入力するパルスの波形を示す図である
。偏差カウンタ］の下位２ビツトが’ｏｏ”、つまり未
た指令パルスか入力していない場合、パルス加算回路８
から３パルス入力しても下位３ビツト目に信号が出ない
（”０”のままである）、”０１°′（指令パルス数＝
１）の場合、３パルス加算すると°１”になり、］パル
ス減算すると ”０”になってデユーティサイクルが２
５％のパルスが得られる。”１０”（指令パルス数＝２
）の場合、２パルス加算すると°゛１”になり、２パル
ス減算するとｏ゛′になってデユーティサイクルが５０
％のパルスが得られる。“１１”（指令パルス数＝３）
の場合、１パルス加算すると”］”になり、１パルス減
算で“０”となってデユーティサイクル７５％のパルス
が得られる。
第４図は、クロックパルスＣＰ、偏差カウンタ１の下位
３ビットＤ／Ａ変換回路２の最下位ビットに入力するパ
ルスのタイムチャートである。
３ビットＤ／Ａ変換回路２の最下位ビットに入力するパ
ルスのタイムチャートである。
偏差カウンタ］は初期状態で全てのビットがが０′であ
る。時刻ｔｏに高速パルスが入力ざちると偏差カウンタ
１の下位３どットは”０旧”。
る。時刻ｔｏに高速パルスが入力ざちると偏差カウンタ
１の下位３どットは”０旧”。
”０１０″、”０１１“、”０１０”、”００１″、”
ｏｏｏ″・・・と変化する。
ｏｏｏ″・・・と変化する。
したがって、この間、Ｄ／Ａ変換回路２の最下位ビット
は”○”のままである。そして、時刻【。
は”○”のままである。そして、時刻【。
に最初の指令パルスが入力すると、これが偏差カウンタ
１に加算されて偏差カウンタ］の下位３ビツトは”１０
０”、すなわちＤ／Ａ変換回路２の最下位ビットは”１
”となる。この最初の指令パルスの入力により以後の偏
差カウンタ１の下位３ビツトの値がクロ・ンクバルスＣ
Ｐの１パルス分だけすれで、時刻し？に３パルス目のク
ロックパルスＣＰで偏差カウンタ１の下位３ビツトが”
１００”、時刻ｔ３のパルス目のクロックパルスＣＰ″
Ｃ−″０１１”、時刻ｔ４に３パルス目のクロックパル
スＣＰで偏差カウンタ１の下位３ビツトが”１００”と
なってデユーティサイクル２５％のパルスがＤ／Ａ変換
回路２の最下位ビットに入力する。このとき、Ｄ／Ａ変
換回路２の出力はその最下位ビットに１”がたったとき
の出力電圧の脇の電圧か発生する。その後、２番目の指
令パルスか入力するまでデユーティサイクル２５％のパ
ルスがＤ／Ａ変換回路２に入力し続ける。時刻Ｌ５ｆこ
２番目の指令パルスか入力すると、時刻ｔ６以後、今度
はデユーティサイクル５０％のパルスか３番目の指令パ
ルスか入力するまでＤ／Ａ変換回路２に入力する。この
とき、Ｄ／Ａ変換回路２の出力は、その最下位ビットに
”１”がたったときの出力電圧の喝の電圧が発生する。
１に加算されて偏差カウンタ］の下位３ビツトは”１０
０”、すなわちＤ／Ａ変換回路２の最下位ビットは”１
”となる。この最初の指令パルスの入力により以後の偏
差カウンタ１の下位３ビツトの値がクロ・ンクバルスＣ
Ｐの１パルス分だけすれで、時刻し？に３パルス目のク
ロックパルスＣＰで偏差カウンタ１の下位３ビツトが”
１００”、時刻ｔ３のパルス目のクロックパルスＣＰ″
Ｃ−″０１１”、時刻ｔ４に３パルス目のクロックパル
スＣＰで偏差カウンタ１の下位３ビツトが”１００”と
なってデユーティサイクル２５％のパルスがＤ／Ａ変換
回路２の最下位ビットに入力する。このとき、Ｄ／Ａ変
換回路２の出力はその最下位ビットに１”がたったとき
の出力電圧の脇の電圧か発生する。その後、２番目の指
令パルスか入力するまでデユーティサイクル２５％のパ
ルスがＤ／Ａ変換回路２に入力し続ける。時刻Ｌ５ｆこ
２番目の指令パルスか入力すると、時刻ｔ６以後、今度
はデユーティサイクル５０％のパルスか３番目の指令パ
ルスか入力するまでＤ／Ａ変換回路２に入力する。この
とき、Ｄ／Ａ変換回路２の出力は、その最下位ビットに
”１”がたったときの出力電圧の喝の電圧が発生する。
Ｄ／Ａ変換回路の出力電圧は、従来は指令パルスの１〜
７バルスまでは変化しないが、本実施例では１パルス毎
に変化しており、Ｄ／Ａ変換器の分解能が上がっている
。
７バルスまでは変化しないが、本実施例では１パルス毎
に変化しており、Ｄ／Ａ変換器の分解能が上がっている
。
（発明の効果〕
以上説明したように本発明は、Ｄ／Ａ変換回路とカウン
タを互いに最上位ビットから順次、接続してカウンタの
下位ビットをオーブンとし、カウンタには被計数パルス
より周波数か大きい高速パルスを、０とカウンタのオー
ブンとなっている下位ビットが全て“１”の場合の数の
間を加算、′ＪｆＡｉを繰返しで被計数パルスに重曇し
てカウンタに出力することにより、Ｄ／へ変換器の分解
能を上げることかできるという効果かある。
タを互いに最上位ビットから順次、接続してカウンタの
下位ビットをオーブンとし、カウンタには被計数パルス
より周波数か大きい高速パルスを、０とカウンタのオー
ブンとなっている下位ビットが全て“１”の場合の数の
間を加算、′ＪｆＡｉを繰返しで被計数パルスに重曇し
てカウンタに出力することにより、Ｄ／へ変換器の分解
能を上げることかできるという効果かある。
第１図は本発明のＤ／Ａ変換器の一実施例を示すブロッ
ク図、第２図は、第１図中の加減算切替カウンタ３とイ
ンバータ５とナントゲート６とアンドゲート７の各入出
力信号のタイムチャート、第３図は、偏差カウンタ１の
下位２ビ・ントにセットされた指令パルスのイ０とそれ
１こ対応する、Ｄ／Ａ変換回路２の最下位ビットに入力
するパルスの波形を示す図、第４図は、クロックパルス
ＣＰ、偏差カウンタ１の下位３ビ・ント、Ｄ／Ａ変換回
路２の最下位ビットに入力するパルスのタイムチャート
、第５図（１）はＤ／Ａ変換器の従来例のブロック図、
第５図（２）は第５図（１）のＤ／Ａ変換器１こおいで
指令パルス数とＤ／Ａ変換器の出力電圧の関係を示す図
である。 １・・・偏差カウンタ、 ２・−Ｄ ／ Ａ変換回路
、３・・・加減算切替カウンタ、 ４．５・・・インバータ、 ６・・・ナントゲート、 ７・・・アンドゲート、
８・・・パルス発生回路。
ク図、第２図は、第１図中の加減算切替カウンタ３とイ
ンバータ５とナントゲート６とアンドゲート７の各入出
力信号のタイムチャート、第３図は、偏差カウンタ１の
下位２ビ・ントにセットされた指令パルスのイ０とそれ
１こ対応する、Ｄ／Ａ変換回路２の最下位ビットに入力
するパルスの波形を示す図、第４図は、クロックパルス
ＣＰ、偏差カウンタ１の下位３ビ・ント、Ｄ／Ａ変換回
路２の最下位ビットに入力するパルスのタイムチャート
、第５図（１）はＤ／Ａ変換器の従来例のブロック図、
第５図（２）は第５図（１）のＤ／Ａ変換器１こおいで
指令パルス数とＤ／Ａ変換器の出力電圧の関係を示す図
である。 １・・・偏差カウンタ、 ２・−Ｄ ／ Ａ変換回路
、３・・・加減算切替カウンタ、 ４．５・・・インバータ、 ６・・・ナントゲート、 ７・・・アンドゲート、
８・・・パルス発生回路。
Claims (1)
- 【特許請求の範囲】 カウンタと、 ビット数が前記カウンタよりもｋ少なく、前記カウンタ
と互いに最上位のビットから順次、接続されて、前記カ
ウンタの計数値をディジタル／アナログ変換するＤ／Ａ
変換回路と、 前記カウンタの被計数パルスより周波数が大きい高速パ
ルスを計数し、最下位から（ｋ＋１）個のビットのうち
の最上位ビットから前記カウンタの加減算切替信号を出
力する加減算切替カウンタと、 加減算切替カウンタの最上位ビットを除いた各ビットの
出力と高速パルスを入力し、高速パルスの（ｋ＋２）個
毎にパルスが１個欠落した形のパルス列のパルスを出力
するゲート回路と、 被計数パルスが前記パルス列のパルス欠落部分に位置す
るようにして、被計数パルスとゲート回路の出力パルス
をカウンタの最下位ビットに出力するパルス加算回路を
有するＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26605085A JPS62128213A (ja) | 1985-11-28 | 1985-11-28 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26605085A JPS62128213A (ja) | 1985-11-28 | 1985-11-28 | Ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128213A true JPS62128213A (ja) | 1987-06-10 |
Family
ID=17425688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26605085A Pending JPS62128213A (ja) | 1985-11-28 | 1985-11-28 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008303981A (ja) * | 2007-06-07 | 2008-12-18 | Aisin Ai Co Ltd | シャフトの外周に嵌合された被取付部材の取付構造 |
-
1985
- 1985-11-28 JP JP26605085A patent/JPS62128213A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008303981A (ja) * | 2007-06-07 | 2008-12-18 | Aisin Ai Co Ltd | シャフトの外周に嵌合された被取付部材の取付構造 |
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