JPH02209008A - クロック信号変換回路 - Google Patents
クロック信号変換回路Info
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- JPH02209008A JPH02209008A JP1030433A JP3043389A JPH02209008A JP H02209008 A JPH02209008 A JP H02209008A JP 1030433 A JP1030433 A JP 1030433A JP 3043389 A JP3043389 A JP 3043389A JP H02209008 A JPH02209008 A JP H02209008A
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- JP
- Japan
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- clock signal
- signal
- icp
- ecp
- flip
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Links
- 238000006243 chemical reaction Methods 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 10
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
クロック信号変換回路に関し、
使い勝手のよいクロック信号変換回路を提供することを
目的とし、 外部クロック信号および制御信号が共に第１の電位状態
にあり、かつフリップフロップの出力信号がリセット状
態を示しているときに、強制セット信号を出力するセッ
ト手段と、該強制セット信号が入力すると、セット状態
に移行して前記制御信号の電位状態を保持する一方、セ
ット状態にある間に前記制御信号が第２の電位で、かつ
前記外部クロックが変化すると、この変化に同期してリ
セット状態に復帰するフリップフロップと、該フリップ
フロップの出力信号と前記外部クロック信号とのオア論
理をとって内部クロック信号を生成するオアゲートと、
を備えて構成している。
目的とし、 外部クロック信号および制御信号が共に第１の電位状態
にあり、かつフリップフロップの出力信号がリセット状
態を示しているときに、強制セット信号を出力するセッ
ト手段と、該強制セット信号が入力すると、セット状態
に移行して前記制御信号の電位状態を保持する一方、セ
ット状態にある間に前記制御信号が第２の電位で、かつ
前記外部クロックが変化すると、この変化に同期してリ
セット状態に復帰するフリップフロップと、該フリップ
フロップの出力信号と前記外部クロック信号とのオア論
理をとって内部クロック信号を生成するオアゲートと、
を備えて構成している。
本発明は、クロック信号変換回路、例えば、外部クロッ
ク信号から適当な周波数の内部クロック信号を作るクロ
ック信号変換回路に関する。
ク信号から適当な周波数の内部クロック信号を作るクロ
ック信号変換回路に関する。
一般に、デジタルシステムでは、クロック信号を用いて
システム各部のタイミングが取られる。
システム各部のタイミングが取られる。
このようなりロック信号は、システム共通のものである
から、例えば異なった周波数のクロック信号を要求する
場合には、要求するシステム各部毎に上記共通りロック
信号から必要な内部クロックを作ることが行われる。そ
して、このためにクロック信号変換回路が使用される。
から、例えば異なった周波数のクロック信号を要求する
場合には、要求するシステム各部毎に上記共通りロック
信号から必要な内部クロックを作ることが行われる。そ
して、このためにクロック信号変換回路が使用される。
第５図は、−例としてパルスモータコントローラの構成
を示す図である。パルスモータコントローラ１は、アッ
プダウンカウンタ２、励磁モード制御／信号生成回路３
、駆動電流出力回路４およびクロック信号変換回路５を
備え、外部クロック信号ＥＣ１の周波数を制御信号Ｃ７
に従って変化させて内部クロック信号ＩＣＰを作り、こ
のＩＣＰに比例した周期の多相電力パルス信号φ１〜φ
、を出力するもので、φ、〜φイは図示しないパルスモ
ータ（ステッピングモータとも言う）の各励磁コイルに
加えられる。
を示す図である。パルスモータコントローラ１は、アッ
プダウンカウンタ２、励磁モード制御／信号生成回路３
、駆動電流出力回路４およびクロック信号変換回路５を
備え、外部クロック信号ＥＣ１の周波数を制御信号Ｃ７
に従って変化させて内部クロック信号ＩＣＰを作り、こ
のＩＣＰに比例した周期の多相電力パルス信号φ１〜φ
、を出力するもので、φ、〜φイは図示しないパルスモ
ータ（ステッピングモータとも言う）の各励磁コイルに
加えられる。
上記クロック信号変換回路５は第６図に示すようにオア
ゲートで構成されている。このオアゲートから出力され
るＩＣＰは、ＣＴが“Ｈ゛レベル間は■。デ＝″Ｈ”、
０丁が“′Ｌ”レベルの間はＥ。Ｐ””ＩＣＦとなる。
ゲートで構成されている。このオアゲートから出力され
るＩＣＰは、ＣＴが“Ｈ゛レベル間は■。デ＝″Ｈ”、
０丁が“′Ｌ”レベルの間はＥ。Ｐ””ＩＣＦとなる。
すなわち、第７図（ａ）に示すように、Ｃ７の“Ｌ″レ
ベル期間およびその周期を適当に設定することで、ＥＣ
Ｐに同期し、かつ必要な周波数のＩＣＰを作ることがで
きる。
ベル期間およびその周期を適当に設定することで、ＥＣ
Ｐに同期し、かつ必要な周波数のＩＣＰを作ることがで
きる。
しかしながら、上記従来のクロック信号変換回路５にあ
っては、Ｅ６．とＣ７のオア論理によってＩＣＰを作る
構成となっていたため、例えば、第７図（ｂ）に示すよ
うに、Ｌｒ＝ ’“Ｌ １１の期間にＣアの変化（例え
ば非同期パルス（イ）（ロ））があった場合には、この
パルス（イ）（ロ）がＩＣＰに現れ、■。、を使用する
後段回路を誤動作させるといった問題点があった。これ
は、特にＥＣＰの周期が長（、したがって、“Ｌ １１
レベル期間が長い場合に予測され得る問題点で、しかも
、上記非同期パルスは電源ノイズ等の外来ノイズによっ
ても発生することが考えられるから、この種１．１１点
の影響は大きい。したがって、従来のクロック信号変換
回路５を用いる場合には、制御信号Ｃｔを長期間“°Ｌ
°゛レベルにしないようにしたり、あるいは長周期のＥ
ＣＰを用いないようにしたり、といった使用上の注意が
必要で使い勝手の悪いものであった。
っては、Ｅ６．とＣ７のオア論理によってＩＣＰを作る
構成となっていたため、例えば、第７図（ｂ）に示すよ
うに、Ｌｒ＝ ’“Ｌ １１の期間にＣアの変化（例え
ば非同期パルス（イ）（ロ））があった場合には、この
パルス（イ）（ロ）がＩＣＰに現れ、■。、を使用する
後段回路を誤動作させるといった問題点があった。これ
は、特にＥＣＰの周期が長（、したがって、“Ｌ １１
レベル期間が長い場合に予測され得る問題点で、しかも
、上記非同期パルスは電源ノイズ等の外来ノイズによっ
ても発生することが考えられるから、この種１．１１点
の影響は大きい。したがって、従来のクロック信号変換
回路５を用いる場合には、制御信号Ｃｔを長期間“°Ｌ
°゛レベルにしないようにしたり、あるいは長周期のＥ
ＣＰを用いないようにしたり、といった使用上の注意が
必要で使い勝手の悪いものであった。
本発明は、このような問題点に鑑みてなされたもので、
使い勝手のよいクロック信号変換回路を提供することを
目的としている。
使い勝手のよいクロック信号変換回路を提供することを
目的としている。
本発明に係るクロック信号変換回路は上記目的を達成す
るため、その原理ブロック図を第１図に示すように、外
部クロック信号および制御信号が共に第１の電位状態に
あり、かつフリップフロップの出力信号がリセット状態
を示しているときに、強制セット信号を出力するセット
手段と、該強制セット信号が入力すると、セット状態に
移行して前記制御信号の電位状態を保持する一方、セッ
ト状態にある間に前記制御信号が第２の電位で、かつ前
記外部クロックが変化すると、この変化に同期してリセ
ット状態に復帰するフリップフロップと、該フリップフ
ロップの出力信号と前記外部クロック信号とのオア論理
をとって内部クロック信号を生成するオアゲートと、を
備えて構成している。
るため、その原理ブロック図を第１図に示すように、外
部クロック信号および制御信号が共に第１の電位状態に
あり、かつフリップフロップの出力信号がリセット状態
を示しているときに、強制セット信号を出力するセット
手段と、該強制セット信号が入力すると、セット状態に
移行して前記制御信号の電位状態を保持する一方、セッ
ト状態にある間に前記制御信号が第２の電位で、かつ前
記外部クロックが変化すると、この変化に同期してリセ
ット状態に復帰するフリップフロップと、該フリップフ
ロップの出力信号と前記外部クロック信号とのオア論理
をとって内部クロック信号を生成するオアゲートと、を
備えて構成している。
本発明では、外部クロックが“Ｌ １１レベルにある間
の制御信号の電位状態はフリップフロップに保持されな
い。したがって、外部クロックの“Ｌ″レベル期間制御
信号が変化した場合であっても、この変化は内部クロッ
ク信号に現れることはない。
の制御信号の電位状態はフリップフロップに保持されな
い。したがって、外部クロックの“Ｌ″レベル期間制御
信号が変化した場合であっても、この変化は内部クロッ
ク信号に現れることはない。
以下、本発明を図面に基づいて説明する。
第２〜４図は本発明に係るクロック信号変換回路の一実
施例を示す図であり、第２図は従来例の第６図に対応す
る図である。第２図において、クロック信号変換回路１
０は、ナントゲート１１、強制セット入力付のフリップ
フロップ１２およびオアゲート１３を有し、ナントゲー
ト１１は、外部クロック信号Ｅｃｒおよび制御信号ＣＴ
が共に第１の電位例えば“Ｈ”°レベルにあり、かつフ
リップフロップ出力信号Ｓ、かリセット状態を示す例え
ば”Ｈ°゛レベルにあるとき、“°Ｌ゛Ｌｏルの強制セ
ット信号Ｓｅを出力するもので、したがって、このナン
トゲート１１はセット手段として機能する。フリップフ
ロップ１２は、上記強制セット信号Ｓｃが“′Ｌ°゛レ
ベルで入力すると、そのときの制御信号Ｃｔの電位状態
を保持するセット状態に移行し、また、セット状態移行
後にＣＴが第２の電位例えば“Ｌ ＩＩレベルにあって
外部クロック信号ＥＣＰが“Ｈ′°から“Ｌ“レベルに
立下るとりセント状態に移行し、セット状態ではＳ１＝
“Ｈ１１、Ｓ 、 ＝ ｌ“Ｌ １１ リセット状態
ではＳ、＝“Ｌｏ、Ｓ、＝“Ｈ°゛なる出力信号Ｓ−，
Ｓｂを各々出力端子Ｑ、ＸＱに現す。オアゲート１３は
、フリップフロップ１２の出力信号Ｓ１と外部クロック
信号ＥＣＰとのオア論理をとりその論理結果を内部クロ
ック信号ＩＣＦとして出力するもので、例えば、Ｓ、＝
“Ｈ１１のときにＩＣＰはｌ ＨＩ＋固定となり、３．
＝ ＩＩ Ｌ ＋＋のときにＥＣＰ”ＩＣＰとなるも
のである。
施例を示す図であり、第２図は従来例の第６図に対応す
る図である。第２図において、クロック信号変換回路１
０は、ナントゲート１１、強制セット入力付のフリップ
フロップ１２およびオアゲート１３を有し、ナントゲー
ト１１は、外部クロック信号Ｅｃｒおよび制御信号ＣＴ
が共に第１の電位例えば“Ｈ”°レベルにあり、かつフ
リップフロップ出力信号Ｓ、かリセット状態を示す例え
ば”Ｈ°゛レベルにあるとき、“°Ｌ゛Ｌｏルの強制セ
ット信号Ｓｅを出力するもので、したがって、このナン
トゲート１１はセット手段として機能する。フリップフ
ロップ１２は、上記強制セット信号Ｓｃが“′Ｌ°゛レ
ベルで入力すると、そのときの制御信号Ｃｔの電位状態
を保持するセット状態に移行し、また、セット状態移行
後にＣＴが第２の電位例えば“Ｌ ＩＩレベルにあって
外部クロック信号ＥＣＰが“Ｈ′°から“Ｌ“レベルに
立下るとりセント状態に移行し、セット状態ではＳ１＝
“Ｈ１１、Ｓ 、 ＝ ｌ“Ｌ １１ リセット状態
ではＳ、＝“Ｌｏ、Ｓ、＝“Ｈ°゛なる出力信号Ｓ−，
Ｓｂを各々出力端子Ｑ、ＸＱに現す。オアゲート１３は
、フリップフロップ１２の出力信号Ｓ１と外部クロック
信号ＥＣＰとのオア論理をとりその論理結果を内部クロ
ック信号ＩＣＦとして出力するもので、例えば、Ｓ、＝
“Ｈ１１のときにＩＣＰはｌ ＨＩ＋固定となり、３．
＝ ＩＩ Ｌ ＋＋のときにＥＣＰ”ＩＣＰとなるも
のである。
このような構成において、今、Ｃ１の周期がＥ６．のそ
れよりも長い場合を考える。この場合のタイミングチャ
ートは第３図に示される。Ｓ、が′“Ｌ ＋＋となるタ
イミングは、ＣＴおよびＥｃＰが共に“Ｈｎで、かつフ
リップフロップ１２がリセット状態にあるときすなわち
Ｓ、＝“′Ｈ′のときであり、このＳｃ＝“°Ｌ゛°に
よって今までリセット状態にあったフリップフロップ１
２はセット状態に移行してＳ、を“′Ｌ”から°“Ｈ＋
＋へ、Ｓ、を“′Ｈ′′から“Ｌ”′へと変化させ、■
。、はＳ、＝“Ｈ”の期間“ＨＩＩレベルに固定される
。
れよりも長い場合を考える。この場合のタイミングチャ
ートは第３図に示される。Ｓ、が′“Ｌ ＋＋となるタ
イミングは、ＣＴおよびＥｃＰが共に“Ｈｎで、かつフ
リップフロップ１２がリセット状態にあるときすなわち
Ｓ、＝“′Ｈ′のときであり、このＳｃ＝“°Ｌ゛°に
よって今までリセット状態にあったフリップフロップ１
２はセット状態に移行してＳ、を“′Ｌ”から°“Ｈ＋
＋へ、Ｓ、を“′Ｈ′′から“Ｌ”′へと変化させ、■
。、はＳ、＝“Ｈ”の期間“ＨＩＩレベルに固定される
。
その後、Ｃ１の“Ｌｏ”期間にＥ。、が“Ｈｏ”から“
Ｌ ＩＩへと立下ると、フリップフロップ１２は再びリ
セット状態に移行してＳ、を“′Ｈ゛′から１１ Ｌ
１１へ、Ｓ、を“ＬｏからパＨ゛″へとそれぞれ反転さ
せ、このとき、ＩＣＰはＥＣＰの立下りと同期して立下
る。すなわち、ＣＴが“Ｈ′ルベルにある期間にＥＣＰ
が立上ると、この立上りに同期してＩＣＰも立上り、そ
の後ＣＴが“′Ｌ゛Ｌｏルにある期間にＥＣＰが立下る
と、この立下りに同期してＩＣＰも立下ることとなり、
したがって、Ｃｙの“ｌ Ｈｌ“。
Ｌ ＩＩへと立下ると、フリップフロップ１２は再びリ
セット状態に移行してＳ、を“′Ｈ゛′から１１ Ｌ
１１へ、Ｓ、を“ＬｏからパＨ゛″へとそれぞれ反転さ
せ、このとき、ＩＣＰはＥＣＰの立下りと同期して立下
る。すなわち、ＣＴが“Ｈ′ルベルにある期間にＥＣＰ
が立上ると、この立上りに同期してＩＣＰも立上り、そ
の後ＣＴが“′Ｌ゛Ｌｏルにある期間にＥＣＰが立下る
と、この立下りに同期してＩＣＰも立下ることとなり、
したがって、Ｃｙの“ｌ Ｈｌ“。
“Ｌ ｎ期間を適当に設定することで、ＥＣＰに同期し
、かつ、Ｃ７の“ＩＨＩＺ ｌ“Ｌ Ｉ＋期間に制御
されたＩｃＦを生成して出力することができる。
、かつ、Ｃ７の“ＩＨＩＺ ｌ“Ｌ Ｉ＋期間に制御
されたＩｃＦを生成して出力することができる。
一方、ＣＴの周期がＥ。、のそれよりも短い場合を考え
る。従来、この場合にはＥＣＰの“′Ｌ゛Ｌｏル期間に
おけるＣＴの変化がＩＣＰに現れるといった不具合があ
った。今、フリップフロップ１２がリセット状態であれ
ばＳｂ−“Ｈ１１であり、したがって、Ｃ７およびＥ。
る。従来、この場合にはＥＣＰの“′Ｌ゛Ｌｏル期間に
おけるＣＴの変化がＩＣＰに現れるといった不具合があ
った。今、フリップフロップ１２がリセット状態であれ
ばＳｂ−“Ｈ１１であり、したがって、Ｃ７およびＥ。
Ｐが共にＩＩ Ｈ＋＋のときにＳ。
＝“Ｌ“となってフリップフロップ１２がセット状態に
移行することとなるが、上記不具合を有する場合、すな
わち、Ｅ 、 、 ＝ＩＩ Ｌ ＋＋の期間では、Ｓ。
移行することとなるが、上記不具合を有する場合、すな
わち、Ｅ 、 、 ＝ＩＩ Ｌ ＋＋の期間では、Ｓ。
＝“Ｈ”のままであり、フリップフロ・ノブ１２は状態
を変化させることはない。したがって、ＥＣＰ＝“Ｌ′
′の期間において仮にＣＴに非同期パルスが乗ったとし
ても、このパルスによってフリップフロップ１２の状態
が変化することはなく、Ｓ＆−“Ｌ １１を保持しつづ
ける。その結果、ＴＣＰはＥＣＰと同じレベル（この場
合″Ｌ゛Ｌｏル）で出力され、上記不具合を呈すること
はない。
を変化させることはない。したがって、ＥＣＰ＝“Ｌ′
′の期間において仮にＣＴに非同期パルスが乗ったとし
ても、このパルスによってフリップフロップ１２の状態
が変化することはなく、Ｓ＆−“Ｌ １１を保持しつづ
ける。その結果、ＴＣＰはＥＣＰと同じレベル（この場
合″Ｌ゛Ｌｏル）で出力され、上記不具合を呈すること
はない。
このように、本実施例では、ＣＴが“′Ｈ°゛レベルに
ある期間にＥＣＰが立上ると、この立上りに同期してＩ
ＣＰを立上らせ、その後、Ｃ１が“Ｌ １１レベルにあ
る期間に、ＥＣＰが立下ると、この立下りに同期してＩ
ＣＰを立下らせているので、ＣｔによってＩＣＰを自在
に制御できるとともに、ＥＣＰの“Ｌ”期間におけるＣ
１の変化をＩＣＰに現さないようにすることができる。
ある期間にＥＣＰが立上ると、この立上りに同期してＩ
ＣＰを立上らせ、その後、Ｃ１が“Ｌ １１レベルにあ
る期間に、ＥＣＰが立下ると、この立下りに同期してＩ
ＣＰを立下らせているので、ＣｔによってＩＣＰを自在
に制御できるとともに、ＥＣＰの“Ｌ”期間におけるＣ
１の変化をＩＣＰに現さないようにすることができる。
すなわち、常にＥＣＰと同期して変化するＩｃアを作る
ことができるので、このＩＣＰを利用して動作する例え
ば従来例で述べたパルスモータコントローラ、あるいは
他のデジタル回路装置等の誤動作を回避でき、安定した
システム構成とすることができる。
ことができるので、このＩＣＰを利用して動作する例え
ば従来例で述べたパルスモータコントローラ、あるいは
他のデジタル回路装置等の誤動作を回避でき、安定した
システム構成とすることができる。
本発明によれば、常に外部クロック信号と同期して変化
する内部クロック信号を作ることができるとともに、内
部クロック信号に対する制御信号の影響を回避すること
ができ、使い勝手のよいクロック信号変換回路を実現す
ることができる。
する内部クロック信号を作ることができるとともに、内
部クロック信号に対する制御信号の影響を回避すること
ができ、使い勝手のよいクロック信号変換回路を実現す
ることができる。
第１図は本発明の原理ブロック図、
第２〜４図は本発明に係るクロック信号変換回路の一実
施例を示す図であり、 第２図はその構成図、 第３図はそのＣ７≧ＥＣＰなる周期関係にある場合の動
作を示すタイミングチャート、 第４図はそのＣ７≦ＥＣＰなる周期関係にある場合の動
作を示すタイミングチャートである。 第５〜７図は従来のクロック信号変換回路を示す図であ
り、 第５図はそのクロック信号変換回路を使用したパルスモ
ータコントローラのブロック図、第６図はそのクロック
信号変換回路の構成図、第７図（ａ）（ｂ）はそのクロ
ック信号変換回路の動作を示すフローチャートである。 １１・・・・・・ナントゲート（セット手段）、１２・
・・・・・フリップフロップ、 １３・・・・・・オアゲート。
施例を示す図であり、 第２図はその構成図、 第３図はそのＣ７≧ＥＣＰなる周期関係にある場合の動
作を示すタイミングチャート、 第４図はそのＣ７≦ＥＣＰなる周期関係にある場合の動
作を示すタイミングチャートである。 第５〜７図は従来のクロック信号変換回路を示す図であ
り、 第５図はそのクロック信号変換回路を使用したパルスモ
ータコントローラのブロック図、第６図はそのクロック
信号変換回路の構成図、第７図（ａ）（ｂ）はそのクロ
ック信号変換回路の動作を示すフローチャートである。 １１・・・・・・ナントゲート（セット手段）、１２・
・・・・・フリップフロップ、 １３・・・・・・オアゲート。
Claims (1)
- 【特許請求の範囲】 外部クロック信号および制御信号が共に第１の電位状
態にあり、かつフリップフロップの出力信号がリセット
状態を示しているときに、強制セット信号を出力するセ
ット手段と、 該強制セット信号が入力すると、セット状態に移行して
前記制御信号の電位状態を保持する一方、セット状態に
ある間に前記制御信号が第２の電位で、かつ前記外部ク
ロックが変化すると、この変化に同期してリセット状態
に復帰するフリップフロップと、 該フリップフロップの出力信号と前記外部クロック信号
とのオア論理をとって内部クロック信号を生成するオア
ゲートと、 を備えたことを特徴とするクロック信号変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030433A JPH02209008A (ja) | 1989-02-09 | 1989-02-09 | クロック信号変換回路 |
| KR1019900001484A KR930010689B1 (ko) | 1989-02-09 | 1990-02-08 | 클록신호 변환회로 |
| US07/477,540 US5018168A (en) | 1989-02-09 | 1990-02-09 | Clock signal conversion circuit |
| EP90102565A EP0382233B1 (en) | 1989-02-09 | 1990-02-09 | Clock signal conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030433A JPH02209008A (ja) | 1989-02-09 | 1989-02-09 | クロック信号変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02209008A true JPH02209008A (ja) | 1990-08-20 |
Family
ID=12303812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030433A Pending JPH02209008A (ja) | 1989-02-09 | 1989-02-09 | クロック信号変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5018168A (ja) |
| EP (1) | EP0382233B1 (ja) |
| JP (1) | JPH02209008A (ja) |
| KR (1) | KR930010689B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247636A (en) * | 1990-05-31 | 1993-09-21 | International Business Machines Corporation | Digital processor clock circuit |
| JPH05199080A (ja) * | 1992-01-17 | 1993-08-06 | Sony Corp | 相補型論理回路 |
| US5341403A (en) * | 1992-01-27 | 1994-08-23 | Analog Devices, Incorporated | Means to avoid data distortion in clock-synchronized signal sampling |
| US5305354A (en) * | 1992-04-24 | 1994-04-19 | Digital Equipment Corporation | Aborting synchronizer |
| US5414745A (en) * | 1993-06-01 | 1995-05-09 | Advanced Micro Devices, Inc. | Synchronized clocking disable and enable circuit |
| JP3468592B2 (ja) * | 1994-08-10 | 2003-11-17 | 富士通株式会社 | クロック信号発生回路 |
| JP3528413B2 (ja) * | 1996-04-19 | 2004-05-17 | ソニー株式会社 | 関数クロック発生回路並びにそれを用いたイネーブル機能付きｄ型フリップフロップおよび記憶回路 |
| FR2766303B1 (fr) * | 1997-07-18 | 1999-09-03 | Sgs Thomson Microelectronics | Pompes de charge a frequence variable |
| KR100465873B1 (ko) * | 1997-09-03 | 2005-05-18 | 삼성전자주식회사 | 클럭홀드회로 |
| US7975163B1 (en) | 2006-10-25 | 2011-07-05 | Marvell International Ltd. | Apparatus and method for masking a clock signal |
| US11025252B2 (en) * | 2018-09-24 | 2021-06-01 | Stmicroelectronics International N.V. | Circuit for detection of single bit upsets in generation of internal clock for memory |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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