JPH0338115A - データ送信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ＮＲＺ符号で示されるデータ信号をマンチェ
スタ符号で示される送信出力信号に変換する機能を備え
たデータ送信装置に関する。

（従来の技術） “Ｏ″、“１“の２進数で示されるデータ信号を直列伝
送する形式としてＮ　ＲＺ　（Ｎｏｎ　Ｒｅｔｕｒｎｔ
ｏ　Ｚｅｒｏ）符号が知られている。このＮＲＺ符号と
は、同一符号極性のビットが連続する間は同一符号極性
のパルス信号を送出するもので、“１”が連続する場合
であっても“Ｏ″に復帰しない符号化形式である。一方
、２進数のデータ信号を直列伝送する形式としてマンチ
ェスタ符号がある。

このマンチェスタ符号とは、データの論理“Ｏ“に対し
て例えば負から正に反転する符号を割当てると共に、論
理“１゛に対しては正から負に反転する符号を割当てる
ものである。

さて、ＮＲＺ符号で示されるデータ信号からマンチェス
タ符号で示される送信出力信号に変換して送信するデー
タ送信装置の一例を第３図に示す。

第１のフリップフロップ回路１の入力端子りは外部入力
端子２と接続され、入力端子Ｃｋは外部入力端子３と接
続されている。一方、第２のフリップフロップ回路４の
入力端子Ｃｋは外部入力端子３と接続され、入力端子り
は出力端子ｄと接続されている。また、各フリップフロ
ップ回路１．４の出力端子Ｑは排他的論理和否定回路５
の入力端子と接続されている。そして、排他的論理和否
定回路５の出力端子は外部出力端子６と接続されている
。

上記データ送信装置の場合、外部入力端子２にＮＲＺ符
号で示されるデータ信号（第４図（ａ）参照）が人力す
ると共に、外部入力端子３にクロック信号（同図（ｂ）
参照）が人力すると、第１のフリップフロップ回路１の
出力端子Ｑからクロック信号に同期した同期データ信号
（同図（ｃ）参照）が出力される。この場合、データ信
号の符号極性反転ｔｉｔ位時間Ｔはクロック信号の２倍
周期に設定されていると共に、クロック信号の立上りタ
イミングはデータ信号の立上りタイミングよりも若干遅
れるように設定されている。また、第２のフリップフロ
ップ回路４においてクロック信号は２分周されており、
これにより、第２のフリップ回路４の出力端子Ｑからは
クロック信号の２倍周期、つまりデータ信号の符号極性
反転単位時間Ｔを１周期とする送信クロック信号（同図
（ｄ）参照）が出力される。そして、排他的論理和否定
回路５において第１のフリップフロップ回路１からの同
期データ信号と第２のフリップフロップ回路４からの送
信クロック信号との排他的論理和否定が求められ、その
論理結果が送信出力信号（同図（ｅ）参照）として出力
される。この場合、送信出力信号の立上がりが“０”を
示し、立下がりが＃　１”を示している。

（発明が解決しようとする課題） ところで、上述したようにクロック信号の立上りタイミ
ングはデータ信号の立上りタイミングよりも若干遅れる
ように設定されているものの、第５図に示すように種々
の要因でデータ信号の立上りタイミングがクロック信号
の立上りタイミングよりも遅れることがある。このよう
な場合、第１のフリップフロップ回路１から出力される
同期データ信号の符号極性反転タイミング（同図（ｃ）
参照）がデータ信号の符号極性反転タイミングからクロ
ック信号の略１周萌分遅れてしまう。このため、送信出
力信号に対する同期データ信号の出力タイミングが変動
してしまって、同期データ信号及び送信クロック信号に
基づく送信出力信号（同図（ｅ）参照）がデータ信号の
符号極性を正確に示さなくなるという問題がある。

本発明は上記事情に鑑みてなされたもので、その目的は
、ＮＲＺ符号で示されるデータ信号の人力タイミングが
これの変換タイミングを決定するクロック信号の人力タ
イミングから変動した場合であっても、データ信号の符
号極性に正確に対応したマンチェスタ符号で示される送
信出力信号を送信することができるデータ送信装置を提
供するにある。

［発明の構成］ （課題を解決するための手段） 本発明は、クロック信号の所定周期分を符号極性反転単
位時間とするデータ信号をそのクロック信号の立上りタ
イミング毎に同期させることにより上記データ信号の符
号極性パターンと一致した同期データ信号を生成する同
期データ信０号発生回路を設け、前記同期データ信号の
変換タイミングを決定する送信クロック信号を前記クロ
ック信号に基づいて生成する送信クロック信号発生回路
を設け、前記同期データ信号及び前記クロック信号に基
づいて前記送信出力信号を出力する送信出力信号発生回
路を設けた上で、前記データ信号と前記クロック信号と
の各立上りタイミングに関係なく常時上記データ信号の
符号極性と一致するように送信出力信号を発生するよう
にしたものである。

（作用） 同期データ信号発生回路は、ＮＲＺ符号で示されるデー
タ信号及びクロック信号に基づいて同期データ信号を出
力している。一方、送信クロック信号発生回路は、クロ
ック信号に基づいて送信クロック信号を出力している。

そして、送信出力信号発生回路は、同期データ信号及び
送信クロック信号に基づいてマンチェスタ符号で示され
る送信出力信号を出力している。

このとき、前記データ信号と前記クロック信号との各立
上りタイミングに関係なく常時データ信号の符号極性と
一致した送信出力信号を得ることができるから、その送
信出力信号に基づいてデータ信号の符号極性を正確に知
ることができる。

（実施例） 以下、本発明の一実施例を第１図及び第２図を参照して
説明する。

第１図において、１１は第１のフリップフロップ回路で
、これの入力端子Ｃｋはインバータ回路１２を介して外
部入力端子１３と接続され、入力端子りは出力端子０と
接続されている。１４は送信クロック信号発生回路たる
第２のフリップフロップ回路で、これの入力端子Ｃｋは
外部入力端子１３と接続され、入力端子りは出力端子０
と接続されている。１５は第１の論理積回路で、これの
一方の入力端子は第１のフリップフロップ回路１１の出
力端子Ｑと接続され、他方の入力端子は外部入力端子１
６と接続されている。１７は第２の論理積回路で、これ
の負入力端子は′Ｗ４１のフリップフロップ回路１１の
出力端子Ｑと接続されている。１８は論理和回路で、こ
れの一方の入力端子は第１の論理積回路１５の出力端子
と接続され、他方の入力端子は第２の論理積回路１７の
出力端子と接続されている。１つは第３のフリップフロ
ップ回路で、これの入力端子Ｃｋは外部入力端子１３と
接続され、入力端子りは論理和回路１８の出力端子と接
続され、出力端子Ｑは第２の論理積回路１７の正入力端
子と接続されている。この場合、以上の第１のフリップ
フロップ回路１１．フインバータ回路１２．第１の論理
積回路１５．第２の論理積回路１７．論理和回路１８及
び第３のフリップフロップ回路１つにより同期データ信
号発生回路２０が構成されている。また、２１は送信出
力信号発生回路たる排他的論理和回路で、これの一方の
入力端子は第２のフリップフロップ回路１４の出力端子
Ｑと接続され、他方の入力端子は第３のフリップフロッ
プ回路１つの出力端子Ｑと接続されている。そして、排
他的論理和回路２１の出力端子は外部出力端子２２と接
続されている。

次に上記構成の作用について説明する。

外部入力端子１６にＮＲＺ符号で示されるデータ信号（
第２図（ａ）参照）を入力すると共に、外部入力端子１
３にそのデータ信号の符号極性反転単位時間Ｔの１／２
を１周期とするクロック信号（同図（ｂ）参照）を人力
する。この場合、クロック信号の立上りタイミングは、
データ信号の立上りタイミングよりも若干遅れるように
設定されている。外部入力端子１３からのクロック信号
は、インバータ回路１２を通過するときにその極性が反
転するから、第１のフリップフロップ回路１１の入力端
子Ｃｋには極性が反転したクロック信号が与えられる。

そして、その反転クロック信号が第１のフリップフロッ
プ回路１１において２分周される。ことにより、クロッ
ク信号の２倍周期で且つそのクロック信号の立上りタイ
ミングからこれの１／２周期分遅れた同期クロック信号
（同図（Ｃ）参照）が第１のフリップフロップ回路１１
から出力される。

さて、第１の論理積回路１５は、第１のフリップフロッ
プ回路１１から与えられる同期クロック信号と外部入力
端子１６から与えられるデータ信号との論理積を求めて
いる。従って、第１の論理積回路１５において、データ
信号の符号極性が“１”であるときに同期クロック信号
を人力すると、そのタイミングでクロック信号の１周期
分のパルス信号を出力する（第２図（ｄ）参照）。つま
り、第１の論理積回路１５から出力されるパルス信号は
、同期クロック信号の出力タイミングでデータ信号の符
号極性が“１”であることを示している。そして、第３
のフリップフロップ回路１つの入力端子りに論理積回路
１５からのパルス信号が人力した状態、つまり、データ
信号の符号極性が“１”となっている略中間タイミング
でクロック信号が人力すると、第３のフリップフロップ
回路１９の出力端子Ｑの出力はハイレベル（同図（ｇ）
参照）。この結果、第２の論理８を回路１７の正入力端
子にハイレベル信号が与えられるようになるから、これ
の負入力端子に入力している同期クロック信号がロウレ
ベルとなっているタイミングでこれの出力端子からクロ
ック信号の１周期分のパルス信号が出力される（同図（
ｅ）参照）。

つまり、同期クロック信号がロウレベルとなることによ
り第１の論理積回路１５の出力レベルがロウレベルとな
ったとしても、そのタイミングで第２の論理積回路１７
からクロック信号の１周期分のパルス信号が゛出力され
るから、結局、論理和回路１８から出力されるクロック
信号の２周期分のパルス信号（同図（ｆ）参照）は、デ
ータ信号の立上りタイミングからクロック信号の１／２
周期分遅れた信号パターンとなっている。そして、第３
のフリップフロップ回路１９において論理和回路１８か
らのパルス信号がクロック信号に同期化されることによ
り、これの出力端子Ｑからはデータ信号の符号極性パタ
ーンと一致した同期データ信号（同図（ｇ）参照）が出
力されるもので、その同期データ信号の位相はデータ信
号の符号極性反転タイミングからクロック信号の略１周
期分だけ遅れている。

一方、第２のフリップフロップ回路１４においてクロッ
ク信号は２分周されており、これによりクロック信号の
２倍周期の送信クロック信号（第２図（ｈ）参照）が生
成されて排他的論理和回路２１に与えられている。これ
により、排他的論理和回路２１において同期データ信号
と送信クロック信号との排他的論理和が求められ、その
論理結果が送信出力信号（同図（ｈ）参照）として外部
出力端子２２に出力される。つまり、送信クロック信号
の立上りタイミングで同期データ信号がロウレベルにあ
ったときは送信出力信号は立上り、同期データ信号がハ
イレベルにあったときはその送信出力信号は立下がるか
ら、送信出力信号、はデータ信号の符号極性に対応した
マンチェスタ符号となっている。

さて、種々の要因で同期データ信号の立上りタイミング
がクロック信号の立上りタイミングよりも遅れることが
ある（第２図（ａ）に−点鎖線で示す）。このような場
合、従来例のものでは送信出力信号の極性が正規の極性
から反転してしまう虞がある。しかして、上記構成のも
のの場合、同期データ信号発生回路２０により実行され
るデータ信号から同期データ信号への変換タイミングは
、データ信号の符号極性反転タイミングからクロック信
号の略１周期分、即ちデータ信号の符号極性反転中位時
間の１／２だけ遅らされているので、データ信号から同
期データ信号への変換は、データ信号の符号極性が安定
したタイミングで行なわれている。この結果、クロック
信号の立上りタイミングに対するデータ信号の立上りタ
イミングが少々変動したところで、データ信号と同期デ
ータ信号との位相関係が変動してしまうことはない。

従って、送信クロック信号に対する同期データ信号の符
号極性反転タンニングが変動してしまうことはないから
、送信出力信号はデータ信号の符号極性を正確に示すこ
とができる。

尚、上記実施例では、全体構成を正論理で構成した例を
示したが、負論理で構成した場合は、排他的論理和回路
２１を排他的論理和否定回路から構成することによりデ
ータ信号を送信出力信号に変換することができる。

［発明の効果］ 以上の説明から明らかなように、本発明のデータ送信装
置によれば、データ信号と前記クロック信号との各立上
りタイミングに関係なく常時上記データ信号の符号極性
と一致するように前記送信出力信号を発生するようにし
たので、ＮＲＺｎ号で示されるデータ信号の人力タイミ
ングがこれの変換タイミングを決定するクロック信号の
人力タイミングから変動した場合であっても、データ信
号の符号極性に正確に対応したマンチェスタ符号で示さ
れる送信出力信号を送信することができるという優れた
効果を奏する。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例を示すもので、第
１図は全体の電気的構成を示すプロ・ノク図、第２図は
各回路から出力される信号波形図である。また、第３図
乃至第５図は従来例を示しており、第３図は第１図相当
図、第４図及び第５図は第２図相当図である。 図中、１４は送信クロ・ソク信号発生回路、２０は同期
データ信号発生回路、２１は送信出力信号発生回路であ
る。

Claims (1)

【特許請求の範囲】
1. １、２進数直列伝送形式であるＮＲＺ符号で示されるデ
   ータ信号をこれの極性に対応するように変化するマンチ
   ェスタ符号で示される送信出力信号に変換して送信する
   ものであって、クロック信号の所定周期分を符号極性反
   転単位時間とする前記データ信号をそのクロック信号の
   立上りタイミングで同期させることにより上記データ信
   号の符号極性パターンと一致した同期データ信号を生成
   する同期データ信号発生回路と、前記同期データ信号の
   変換タイミングを決定する送信クロック信号を前記クロ
   ック信号に基づいて生成する送信クロック信号発生回路
   と、前記同期データ信号及び前記クロック信号に基づい
   て前記送信出力信号を出力する送信出力信号発生回路と
   を具備し、前記データ信号と前記クロック信号との各立
   上りタイミングに関係なく常時上記データ信号の符号極
   性と一致するように前記送信出力信号を発生することを
   特徴とするデータ送信装置。