JPH0129340B2 - - Google Patents
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- JPH0129340B2 JPH0129340B2 JP10399082A JP10399082A JPH0129340B2 JP H0129340 B2 JPH0129340 B2 JP H0129340B2 JP 10399082 A JP10399082 A JP 10399082A JP 10399082 A JP10399082 A JP 10399082A JP H0129340 B2 JPH0129340 B2 JP H0129340B2
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- clock
- circuit
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- 230000000630 rising effect Effects 0.000 claims description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
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- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、CMI符号のように一定の入力クロ
ツクごとに直列に入力する２値の原信号の“１”
または“０”に対応して前記入力クロツクの２倍
のタイミングで“10”、“01”、“00”又は“11”の
いずれかに符号変換して直列出力する符号化回路
に関し、特に符号変換回路中における信号の遅れ
による出力符号の歪を改善する回路に関する。
ツクごとに直列に入力する２値の原信号の“１”
または“０”に対応して前記入力クロツクの２倍
のタイミングで“10”、“01”、“00”又は“11”の
いずれかに符号変換して直列出力する符号化回路
に関し、特に符号変換回路中における信号の遅れ
による出力符号の歪を改善する回路に関する。
CMI符号は、原信号の“１”に対しては、出
力符号が“11”または“00”のいずれかが交互に
出力され、入力符号の“０”に対する出力符号は
“01”とされる。従つて、入力符号の１ビツトに
対する出力符号は２ビツトであり、勿論入力クロ
ツクの２倍の周波数のタイミングで出力符号が出
力される。すなわち、２倍のビツトレイトで出力
される。
力符号が“11”または“00”のいずれかが交互に
出力され、入力符号の“０”に対する出力符号は
“01”とされる。従つて、入力符号の１ビツトに
対する出力符号は２ビツトであり、勿論入力クロ
ツクの２倍の周波数のタイミングで出力符号が出
力される。すなわち、２倍のビツトレイトで出力
される。
例えば、第１図ａに示すような原信号が、同図
ｃで示すクロツク信号の１周期ごとに“１”又は
“０”の２値信号として入力したとき、出力符号
は同図ｂに示すように、原信号の“１”に対して
は“11”または“00”に交互に変換出力され、原
信号の“０”に対しては“01”に変換出力され
る。CMI符号は、原信号の“１”の比率如何に
かかわらず出力符号のマーク率は常に0.5である
ため、受信側で信号の識別再生等が容易であり、
また例えば“０”の連続によるタイミング情報の
消失等が生じない等の利点があり、広く使用され
ている。
ｃで示すクロツク信号の１周期ごとに“１”又は
“０”の２値信号として入力したとき、出力符号
は同図ｂに示すように、原信号の“１”に対して
は“11”または“00”に交互に変換出力され、原
信号の“０”に対しては“01”に変換出力され
る。CMI符号は、原信号の“１”の比率如何に
かかわらず出力符号のマーク率は常に0.5である
ため、受信側で信号の識別再生等が容易であり、
また例えば“０”の連続によるタイミング情報の
消失等が生じない等の利点があり、広く使用され
ている。
第２図は、従来のCMI符号化回路の一例を示
すブロツク図である。
すブロツク図である。
この回路では、原信号Ａをフリツプフロツプ１
に入力させ、フリツプフロツプ１はクロツク信号
Ｃの立上りごとに原信号Ａを読み直して出力す
る。従つて、フリツプフロツプ１の出力信号２３
は、第３図ａに示すように、クロツク信号Ｃの周
期と同じタイミング周期でデータが変化し原信号
Ａと同じデータ列となる（ただし若干遅れてい
る）。フリツプフロツプ１の出力信号２３を、イ
ンバータ４の出力する逆相クロツク信号ととも
にNAND回路５の出力信号２７は２分周回路６
に入力される（第３図ｄ）。２分周回路６は、
NAND回路５の出力信号２７を２分周して出力
信号２０を得る（第３図ｅ）。この信号２０をフ
リツプフロツプ２に入力し、フリツプフロツプ２
は、クロツクＣによつて信号２０を読み直した出
力信号２４をセレクタ７の一方の入力に入力させ
る（第３図ｆ）。セレクタのもう一方の入力には、
前記インバータ４の出力する逆相クロツクが入
力されている。そして、セレクタ７は、フリツプ
フロツプ１の出力信号２３が“１”のとき、すな
わち原信号の“１”に対応して、フリツプフロツ
プ２の出力信号２４を選択出力し、原信号の
“０”に対しては第３図ｃに示すような逆相クロ
ツクを選択出力する。逆相クロツクは、原信
号のクロツク周期の前半では“０”で後半では
“１”であり、２倍のクロツク周波数のタイミン
グで出力される“01”信号とされる。すなわち、
原信号の“０”に対して符号“01”が出力される
ことになる。原信号の“１”に対しては、２分周
回路６の出力信号２０は交互に反転しているか
ら、フリツプフロツプ２の出力信号２４は１クロ
ツク長の“１”または“０”が原信号の“１”ご
とに交互に出力されている。従つて、原信号が
“１”である期間には、セレクタ７の出力には１
クロツク長の“１”または“０”が交互に出力さ
れる。これは２倍の周波数のタイミングで考えれ
ば“11”または“00”が交互に出力されることに
なる。従つて、セレクタ７の出力信号１７は、原
信号の“１”に対しては“11”または“00”が交
互に出力され、原信号の“０”に対しては、“01”
が出力されることになる筈である。
に入力させ、フリツプフロツプ１はクロツク信号
Ｃの立上りごとに原信号Ａを読み直して出力す
る。従つて、フリツプフロツプ１の出力信号２３
は、第３図ａに示すように、クロツク信号Ｃの周
期と同じタイミング周期でデータが変化し原信号
Ａと同じデータ列となる（ただし若干遅れてい
る）。フリツプフロツプ１の出力信号２３を、イ
ンバータ４の出力する逆相クロツク信号ととも
にNAND回路５の出力信号２７は２分周回路６
に入力される（第３図ｄ）。２分周回路６は、
NAND回路５の出力信号２７を２分周して出力
信号２０を得る（第３図ｅ）。この信号２０をフ
リツプフロツプ２に入力し、フリツプフロツプ２
は、クロツクＣによつて信号２０を読み直した出
力信号２４をセレクタ７の一方の入力に入力させ
る（第３図ｆ）。セレクタのもう一方の入力には、
前記インバータ４の出力する逆相クロツクが入
力されている。そして、セレクタ７は、フリツプ
フロツプ１の出力信号２３が“１”のとき、すな
わち原信号の“１”に対応して、フリツプフロツ
プ２の出力信号２４を選択出力し、原信号の
“０”に対しては第３図ｃに示すような逆相クロ
ツクを選択出力する。逆相クロツクは、原信
号のクロツク周期の前半では“０”で後半では
“１”であり、２倍のクロツク周波数のタイミン
グで出力される“01”信号とされる。すなわち、
原信号の“０”に対して符号“01”が出力される
ことになる。原信号の“１”に対しては、２分周
回路６の出力信号２０は交互に反転しているか
ら、フリツプフロツプ２の出力信号２４は１クロ
ツク長の“１”または“０”が原信号の“１”ご
とに交互に出力されている。従つて、原信号が
“１”である期間には、セレクタ７の出力には１
クロツク長の“１”または“０”が交互に出力さ
れる。これは２倍の周波数のタイミングで考えれ
ば“11”または“00”が交互に出力されることに
なる。従つて、セレクタ７の出力信号１７は、原
信号の“１”に対しては“11”または“00”が交
互に出力され、原信号の“０”に対しては、“01”
が出力されることになる筈である。
ところが、フリツプフロツプ１の出力信号２３
およびフリツプフロツプ２の出力信号２４等がク
ロツク信号Ｃより若干遅れるため、セレクタ７の
出力信号１７は、第３図ｈに示すような歪を持
ち、CMI符号を形成しない部分が生じた波形の
信号となる。特に“01”に続く“11”の場合は、
その間のギヤツプｇは重大な欠点となり、そのま
ま使用することはできない。そこで、信号１７を
フリツプフロツプ３に入力させ、フリツプフロツ
プ３はクロツクＣを逓倍回路８によつて逓倍した
２倍の周波数のクロツク１９によつて信号１７を
リタイミングして出力させるようにしている。リ
タイミングによりフリツプフロツプ３の出力信号
２２は正しいCMI符号となる。
およびフリツプフロツプ２の出力信号２４等がク
ロツク信号Ｃより若干遅れるため、セレクタ７の
出力信号１７は、第３図ｈに示すような歪を持
ち、CMI符号を形成しない部分が生じた波形の
信号となる。特に“01”に続く“11”の場合は、
その間のギヤツプｇは重大な欠点となり、そのま
ま使用することはできない。そこで、信号１７を
フリツプフロツプ３に入力させ、フリツプフロツ
プ３はクロツクＣを逓倍回路８によつて逓倍した
２倍の周波数のクロツク１９によつて信号１７を
リタイミングして出力させるようにしている。リ
タイミングによりフリツプフロツプ３の出力信号
２２は正しいCMI符号となる。
上述の従来回路は、タイミング抽出回路等を含
む大規模かつ複雑な逓倍回路８を必要とする欠点
がある。また、クロツク周波数を変更するために
は、逓倍回路の変更をも必要とするため、任意の
クロツク周波数で従来回路を動作させることはで
きない。さらに、逓倍回路の内蔵するタイミング
抽出回路は、コンデンサ、コイル等で構成される
ことが多いため符号化回路のIC化が困難である
欠点がある。
む大規模かつ複雑な逓倍回路８を必要とする欠点
がある。また、クロツク周波数を変更するために
は、逓倍回路の変更をも必要とするため、任意の
クロツク周波数で従来回路を動作させることはで
きない。さらに、逓倍回路の内蔵するタイミング
抽出回路は、コンデンサ、コイル等で構成される
ことが多いため符号化回路のIC化が困難である
欠点がある。
本発明の目的は、上述の従来の欠点を解決し、
クロツクの２倍の周波数の信号をリタイミングす
ることなく、正確な符号変換出力を得ることが可
能な符号化回路を提供することにある。
クロツクの２倍の周波数の信号をリタイミングす
ることなく、正確な符号変換出力を得ることが可
能な符号化回路を提供することにある。
本発明は、一定のクロツク周期で直列に入力す
る２値の原信号の論理値“１”および“０”に対
応して前記クロツク周期の1/2のタイミングで論
理符号“10”、“01”、“00”または論理符号“11”
のいずれかに符号変換して直列に出力する符号化
回路において、 それぞれ原信号の論理値“１”または“０”に
対応してクロツク周期ごとに論理符号“10”をく
り返す正相クロツクの立上りでリタイミングされ
た第１の制御信号および前記正相クロツクが反転
した逆相クロツクの立上りでリタイミングされた
第２の制御信号を発生する制御信号発生回路と、
前記第１の制御信号をC1、前記第２の制御信号
をC2、前記正相クロツクをＣ、前記逆相クロツ
クをとするとき、論理式 C2・Ｃ＋C1・ で表示される論理演算を行う論理回路とを備えた
ことを特徴とする。
る２値の原信号の論理値“１”および“０”に対
応して前記クロツク周期の1/2のタイミングで論
理符号“10”、“01”、“00”または論理符号“11”
のいずれかに符号変換して直列に出力する符号化
回路において、 それぞれ原信号の論理値“１”または“０”に
対応してクロツク周期ごとに論理符号“10”をく
り返す正相クロツクの立上りでリタイミングされ
た第１の制御信号および前記正相クロツクが反転
した逆相クロツクの立上りでリタイミングされた
第２の制御信号を発生する制御信号発生回路と、
前記第１の制御信号をC1、前記第２の制御信号
をC2、前記正相クロツクをＣ、前記逆相クロツ
クをとするとき、論理式 C2・Ｃ＋C1・ で表示される論理演算を行う論理回路とを備えた
ことを特徴とする。
本発明の符号化回路では、入力原信号の“１”
または“０”の論理値に対応して、正相クロツク
の立上りでリタイミングされ正相クロツクより若
干遅れて逆相クロツクの“０”の期間に立上りと
立下りがくる第１の制御信号と逆相クロツクとの
論理積をとる。また逆相クロツクの立上りでリタ
イミングされ逆相クロツクより若干遅れ正相クロ
ツクの“０”の期間に立上り立下りがくる第２の
制御信号と正相クロツクとの論理積をとる。この
論理積出力との論理和をとることにより、入力さ
れた原信号“１”または“０”の論理積に対応す
る符号化された符号を出力する。
または“０”の論理値に対応して、正相クロツク
の立上りでリタイミングされ正相クロツクより若
干遅れて逆相クロツクの“０”の期間に立上りと
立下りがくる第１の制御信号と逆相クロツクとの
論理積をとる。また逆相クロツクの立上りでリタ
イミングされ逆相クロツクより若干遅れ正相クロ
ツクの“０”の期間に立上り立下りがくる第２の
制御信号と正相クロツクとの論理積をとる。この
論理積出力との論理和をとることにより、入力さ
れた原信号“１”または“０”の論理積に対応す
る符号化された符号を出力する。
次に、本発明について図面を参照して詳細に説
明する。
明する。
第４図は、本発明の一実施例を示す論理回路構
成図である。
成図である。
本実施例回路では、クロツク信号Ｃは、ゲート
回路１２に入力され、ゲート回路１２は、正相ク
ロツクＣをNAND回路１３に入力させ、逆相ク
ロツクをNAND回路１４に入力させる。
NAND回路１３および１４の出力はNAND回路
１５で結合されている。本実施例では、NAND
回路１３，１４，１５でオア回路を構成してい
る。NAND回路１４のもう一方の入力には後述
する第１の制御信号C1が入力され、NAND回路
１３のもう一方の入力には第２の制御信号C2が
入力されている。
回路１２に入力され、ゲート回路１２は、正相ク
ロツクＣをNAND回路１３に入力させ、逆相ク
ロツクをNAND回路１４に入力させる。
NAND回路１３および１４の出力はNAND回路
１５で結合されている。本実施例では、NAND
回路１３，１４，１５でオア回路を構成してい
る。NAND回路１４のもう一方の入力には後述
する第１の制御信号C1が入力され、NAND回路
１３のもう一方の入力には第２の制御信号C2が
入力されている。
この論理回路の動作について説明する。
制御信号C1が“１”で、制御信号C2が“０”
であるときには、NAND回路１３の出力３８は
“１”であり、NAND回路１４の出力４１は正相
クロツクＣと同じであるから、NAND回路１５
からは逆相クロツクが出力される。すなわち
NAND回路１５の出力信号４４は“01”となる。
換言すれば、前記オア回路の正相クロツクＣの入
力が禁止され、逆相クロツクのみが出力される
ことになる。
であるときには、NAND回路１３の出力３８は
“１”であり、NAND回路１４の出力４１は正相
クロツクＣと同じであるから、NAND回路１５
からは逆相クロツクが出力される。すなわち
NAND回路１５の出力信号４４は“01”となる。
換言すれば、前記オア回路の正相クロツクＣの入
力が禁止され、逆相クロツクのみが出力される
ことになる。
また、制御信号C1，C2共に“１”であるとき
には、正相クロツクＣおよび逆相クロツクは共
にオア回路の出力となるから、オア回路の出力信
号（NAND回路１５の出力と等価）４４は１ク
ロツク連続した“１”、すなわち、２倍のタイミ
ングで考えれば“11”となる。また、制御信号
C1，C2共に“０”であるときには“00”を出力
し、制御信号C1が“０”で制御信号C2が“１”
であるときには、“10”を出力する。従つて、出
力信号４４は、制御信号C1，C2の状態によつて
制御される任意の符号が出力される。
には、正相クロツクＣおよび逆相クロツクは共
にオア回路の出力となるから、オア回路の出力信
号（NAND回路１５の出力と等価）４４は１ク
ロツク連続した“１”、すなわち、２倍のタイミ
ングで考えれば“11”となる。また、制御信号
C1，C2共に“０”であるときには“00”を出力
し、制御信号C1が“０”で制御信号C2が“１”
であるときには、“10”を出力する。従つて、出
力信号４４は、制御信号C1，C2の状態によつて
制御される任意の符号が出力される。
すなわち、第４図の論理回路の論理演算を論理
式で表すと C2・Ｃ＋C1・ となる。
式で表すと C2・Ｃ＋C1・ となる。
そして、出力信号４４の“０”または“１”の
状態は、正相クロツクＣまたは逆相クロツクの
“１”が組合わされたものであり、後述のように
制御信号C1は逆相クロツクの“０”の期間に
その立上りと立下りがくるため、上述の論理式の
制御信号C1と逆相クロツクとの論理積にはそ
の信号間におけるギヤツプが生ずることがない。
また制御信号C2は正相クロツクＣの“０”の期
間にその立上りと立下りがくるから、上述の論理
式の制御信号C2と正相クロツクＣとの論理積に
はその信号間におけるギヤツプ又は重なりはな
い。従つて、原信号の“１”、“０”に対応して、
“11”、“00”、“01”、“10”等の２倍のタイミング
の直列信号に変換出力することが可能で、各信号
間のギヤツプや重なりを生じない。よつて、従来
のように２倍の周波数のクロツクでリタイミング
する必要はなく、逓倍回路を不要とする効果があ
る。
状態は、正相クロツクＣまたは逆相クロツクの
“１”が組合わされたものであり、後述のように
制御信号C1は逆相クロツクの“０”の期間に
その立上りと立下りがくるため、上述の論理式の
制御信号C1と逆相クロツクとの論理積にはそ
の信号間におけるギヤツプが生ずることがない。
また制御信号C2は正相クロツクＣの“０”の期
間にその立上りと立下りがくるから、上述の論理
式の制御信号C2と正相クロツクＣとの論理積に
はその信号間におけるギヤツプ又は重なりはな
い。従つて、原信号の“１”、“０”に対応して、
“11”、“00”、“01”、“10”等の２倍のタイミング
の直列信号に変換出力することが可能で、各信号
間のギヤツプや重なりを生じない。よつて、従来
のように２倍の周波数のクロツクでリタイミング
する必要はなく、逓倍回路を不要とする効果があ
る。
本発明を前述のCMI符号に適用する場合は上
記“10”の信号は使用しないが、本発明はCMI
符号に限らず同様な符号化回路にはすべて適用で
きるものである。
記“10”の信号は使用しないが、本発明はCMI
符号に限らず同様な符号化回路にはすべて適用で
きるものである。
第５図は、本発明をCMI符号化回路に適用す
る場合の上記制御信号C1，C2の作成回路の一例
を示す。すなわち、クロツクＣの周期で直列に入
力する原信号Ａをフリツプフロツプ１に入力さ
せ、フリツプフロツプ１は、第６図ａに示すよう
なクロツクＣによつて読み直した出力信号２３
（第６図ｂ参照）と逆相クロツクとをアンド回
路５′によつて結合し、このアンド回路５′の出力
信号は２分周回路６によつて２分周される。２分
周回路６の出力信号２０は第６図ｃに示すように
信号２３の“１”ごとに状態を反転する。フリツ
プフロツプ２は、クロツクＣによつて２分周回路
６の出力信号２０を読み直した信号２４（第６図
ｄ参照）をセレクタ７および９に入力させる。セ
レクタ７のもう一方の入力には電源Vccすわなち
“１”が入力されていて、セレクタ７はフリツプ
フロツプ１の出力信号２３が“１”のときは信号
２４を選択出力し、信号２３が“０”のときは電
源Vcc（“１”）を選択出力する。すなわち、原信号
“１”に対応して信号２４（“１”ごとに反転して
いる）を出力し、原信号の“０”に対応して
“１”を出力する。従つてセレクタ７の出力信号
は第６図ｅに示すようになる。すなわち原信号の
“１”に対応して交互に“１”または“０”とな
り、原信号の“０”に対応しては“１”となる
（ただし若干遅れている）。一方、セレクタ９は、
もう一方の入力が接地されていて、セレクタ９
は、信号２３が“１”のときは信号２４を選択出
力し、信号２３が“０”のときは大地電位すなわ
ち“０”を選択出力する。従つてセレクタ９の出
力信号２６は、第６図ｆに示すように原信号の
“１”に対応して交互に“１”または“０”とな
り、原信号の“０”に対応しては“０”となる。
る場合の上記制御信号C1，C2の作成回路の一例
を示す。すなわち、クロツクＣの周期で直列に入
力する原信号Ａをフリツプフロツプ１に入力さ
せ、フリツプフロツプ１は、第６図ａに示すよう
なクロツクＣによつて読み直した出力信号２３
（第６図ｂ参照）と逆相クロツクとをアンド回
路５′によつて結合し、このアンド回路５′の出力
信号は２分周回路６によつて２分周される。２分
周回路６の出力信号２０は第６図ｃに示すように
信号２３の“１”ごとに状態を反転する。フリツ
プフロツプ２は、クロツクＣによつて２分周回路
６の出力信号２０を読み直した信号２４（第６図
ｄ参照）をセレクタ７および９に入力させる。セ
レクタ７のもう一方の入力には電源Vccすわなち
“１”が入力されていて、セレクタ７はフリツプ
フロツプ１の出力信号２３が“１”のときは信号
２４を選択出力し、信号２３が“０”のときは電
源Vcc（“１”）を選択出力する。すなわち、原信号
“１”に対応して信号２４（“１”ごとに反転して
いる）を出力し、原信号の“０”に対応して
“１”を出力する。従つてセレクタ７の出力信号
は第６図ｅに示すようになる。すなわち原信号の
“１”に対応して交互に“１”または“０”とな
り、原信号の“０”に対応しては“１”となる
（ただし若干遅れている）。一方、セレクタ９は、
もう一方の入力が接地されていて、セレクタ９
は、信号２３が“１”のときは信号２４を選択出
力し、信号２３が“０”のときは大地電位すなわ
ち“０”を選択出力する。従つてセレクタ９の出
力信号２６は、第６図ｆに示すように原信号の
“１”に対応して交互に“１”または“０”とな
り、原信号の“０”に対応しては“０”となる。
上記信号１７をフリツプフロツプ１０でクロツ
クＣによつて読み直して第６図ｇに示すような第
１の制御信号C1を作成する。また信号２６をフ
リツプフロツプ１１で逆相クロツクによつて読
み直して同図ｈに示すような第２の制御信号C2
を得る。第１の制御信号C1の立上りおよび立下
りは、逆相クロツクの“０”の期間に当るか
ら、前述の第４図におけるNAND回路１４の出
力信号４１は、第１の制御信号C1の多少の位相
ずれによつて左右されない。また、同様に第２の
制御信号C2の立上りおよび立下りは、必ず正相
クロツクＣの“０”の期間に当るから、第４図の
NAND回路１３の出力信号３８は、制御信号C2
の多少の位相ずれによつて左右されることはない
（第６図ｌ参照）。従つて、第４図のNAND回路
１５の出力信号４４は、第６図ｍに示すように、
正相信号Ｃと逆相信号とが、ギヤツプや重なり
を生じないで組合せられた信号となる。そして、
該信号４４は、前述したように、制御信号C1，
C2の組合せに対応して、“01”、“11”または
“00”となる。第６図ｇでは“00”、“01”、“11”、
“01”、“00”、“01”、“11”となつている。すなわ
ち、原信号の“０”に対応しては“01”が、原信
号の“１”に対応しては“00”又は“11”が交互
に出力された符号であり、正しいCMI符号を構
成していることが理解される。
クＣによつて読み直して第６図ｇに示すような第
１の制御信号C1を作成する。また信号２６をフ
リツプフロツプ１１で逆相クロツクによつて読
み直して同図ｈに示すような第２の制御信号C2
を得る。第１の制御信号C1の立上りおよび立下
りは、逆相クロツクの“０”の期間に当るか
ら、前述の第４図におけるNAND回路１４の出
力信号４１は、第１の制御信号C1の多少の位相
ずれによつて左右されない。また、同様に第２の
制御信号C2の立上りおよび立下りは、必ず正相
クロツクＣの“０”の期間に当るから、第４図の
NAND回路１３の出力信号３８は、制御信号C2
の多少の位相ずれによつて左右されることはない
（第６図ｌ参照）。従つて、第４図のNAND回路
１５の出力信号４４は、第６図ｍに示すように、
正相信号Ｃと逆相信号とが、ギヤツプや重なり
を生じないで組合せられた信号となる。そして、
該信号４４は、前述したように、制御信号C1，
C2の組合せに対応して、“01”、“11”または
“00”となる。第６図ｇでは“00”、“01”、“11”、
“01”、“00”、“01”、“11”となつている。すなわ
ち、原信号の“０”に対応しては“01”が、原信
号の“１”に対応しては“00”又は“11”が交互
に出力された符号であり、正しいCMI符号を構
成していることが理解される。
本実施例では、第５図に示された回路全体で原
信号の“１”又は“０”に対応してクロツク周期
を単位とする第１および第２の制御信号を発生す
る制御信号発生回路を構成している。第１の制御
信号C1は、原信号の“０”に対応して“１”で
あり、原信号の“１”に対応しては１クロツク周
期の“１”または“０”が原信号の“１”ごとに
交互に出力された信号である。また、第２の制御
信号C2は、原信号の“０”に対応して“０”で
あり、原信号の“１”に対応しては（１クロツク
期間の）“１”または“０”が交互に出力された
信号である。
信号の“１”又は“０”に対応してクロツク周期
を単位とする第１および第２の制御信号を発生す
る制御信号発生回路を構成している。第１の制御
信号C1は、原信号の“０”に対応して“１”で
あり、原信号の“１”に対応しては１クロツク周
期の“１”または“０”が原信号の“１”ごとに
交互に出力された信号である。また、第２の制御
信号C2は、原信号の“０”に対応して“０”で
あり、原信号の“１”に対応しては（１クロツク
期間の）“１”または“０”が交互に出力された
信号である。
さらに、原信号Ａが“１”と“０”とが交互に
入力される信号ではなく、“110”あるいは“001”
のように“１”および“０”が連続する信号につ
いて、制御信号発生回路および論理回路の各部の
信号のタイムチヤートを第７図に示す。この第７
図においてもギヤツプを生ずることなくCMI符
号に変換されることが理解できる。
入力される信号ではなく、“110”あるいは“001”
のように“１”および“０”が連続する信号につ
いて、制御信号発生回路および論理回路の各部の
信号のタイムチヤートを第７図に示す。この第７
図においてもギヤツプを生ずることなくCMI符
号に変換されることが理解できる。
上述は、CMI符号化の例について説明したが、
本発明は、CMI符号でなく、他の約束による符
号変換にも適用される。ただし、その場合は、制
御信号発生回路の構成を対応して変形しなければ
ならない。いずれの場合であつても第１および第
２の制御信号は、クロツク周期を単位として、原
信号の“１”、“０”に対応した信号とする。
本発明は、CMI符号でなく、他の約束による符
号変換にも適用される。ただし、その場合は、制
御信号発生回路の構成を対応して変形しなければ
ならない。いずれの場合であつても第１および第
２の制御信号は、クロツク周期を単位として、原
信号の“１”、“０”に対応した信号とする。
以上のように、本発明においては、クロツク信
号の１周期ごとに“10”を繰り返す正相クロツク
と、該正相クロツクの反転した逆相クロツクとを
オア回路によつて結合し、該オア回路への前記正
相クロツクおよび逆相クロツクの入力を、原信号
の“１”、“０”に対応した１クロツク単位の第１
および第２の制御信号によつてそれぞれ制御する
ように構成してから、前記オア回路の出力信号
は、正相クロツク信号“10”と逆相クロツク信号
“01”とがそれぞれ単独にまたは組合わされた信
号となり、符号間のギヤツプや重なりを生じない
という効果がある。
号の１周期ごとに“10”を繰り返す正相クロツク
と、該正相クロツクの反転した逆相クロツクとを
オア回路によつて結合し、該オア回路への前記正
相クロツクおよび逆相クロツクの入力を、原信号
の“１”、“０”に対応した１クロツク単位の第１
および第２の制御信号によつてそれぞれ制御する
ように構成してから、前記オア回路の出力信号
は、正相クロツク信号“10”と逆相クロツク信号
“01”とがそれぞれ単独にまたは組合わされた信
号となり、符号間のギヤツプや重なりを生じない
という効果がある。
そして、第１および第２の制御信号の論理組合
せに応じて原信号を“11”、“00”、“01”または
“10”に変換して出力することが可能である。本
発明によれば、符号変換された信号をクロツク周
波数の２倍のクロツクでリタイミングして読み直
す必要がないから、従来回路の逓倍回路を不要と
し、回路規模が小さく、IC化が可能であり、小
型かつ安価な符号化回路が提供される効果があ
る。またクロツク周波数が限定されないという効
果がある。
せに応じて原信号を“11”、“00”、“01”または
“10”に変換して出力することが可能である。本
発明によれば、符号変換された信号をクロツク周
波数の２倍のクロツクでリタイミングして読み直
す必要がないから、従来回路の逓倍回路を不要と
し、回路規模が小さく、IC化が可能であり、小
型かつ安価な符号化回路が提供される効果があ
る。またクロツク周波数が限定されないという効
果がある。
第１図はCMI符号を説明するためのタイムチ
ヤート。第２図は従来のCMI符号化回路の一例
を示すブロツク図、第３図は上記従来例の符号変
換過程を説明するためのタイムチヤート。第４図
は本発明の一実施例を示す論理回路図。第５図は
上記論理回路に入力させる第１および第２の制御
信号を作成する制御信号発生回路の一例を示すブ
ロツク図。第６図および第７図は実施例の上記制
御信号発生回路および論理回路の各部信号を示す
タイムチヤート。 １，２，３，１０，１１……フリツプフロツ
プ、４……インバータ、５，１３，１４，１５…
…NAND回路、５′……アンド回路、６……２分
周回路、７，９……セレクタ、８……逓倍回路、
１２……ゲート回路、Ａ……原信号、Ｃ……正相
クロツク、……逆相クロツク、C1……第１の
制御信号、C2……第２の制御信号。
ヤート。第２図は従来のCMI符号化回路の一例
を示すブロツク図、第３図は上記従来例の符号変
換過程を説明するためのタイムチヤート。第４図
は本発明の一実施例を示す論理回路図。第５図は
上記論理回路に入力させる第１および第２の制御
信号を作成する制御信号発生回路の一例を示すブ
ロツク図。第６図および第７図は実施例の上記制
御信号発生回路および論理回路の各部信号を示す
タイムチヤート。 １，２，３，１０，１１……フリツプフロツ
プ、４……インバータ、５，１３，１４，１５…
…NAND回路、５′……アンド回路、６……２分
周回路、７，９……セレクタ、８……逓倍回路、
１２……ゲート回路、Ａ……原信号、Ｃ……正相
クロツク、……逆相クロツク、C1……第１の
制御信号、C2……第２の制御信号。
Claims (1)
- 【特許請求の範囲】 １ 一定のクロツク周期で直列に入力する２値の
原信号の論理値“１”および“０”に対応して前
記クロツク周期の1/2のタイミングで論理符号
“10”、“01”、“00”または論理符号“11”のいず
れかに符号変換して直列に出力する符号化回路に
おいて、 それぞれ原信号の論理値“１”または“０”に
対応してクロツク周期ごとに論理符号“10”をく
り返す正相クロツクの立上りでリタイミングされ
た第１の制御信号および前記正相クロツクが反転
した逆相クロツクの立上りでリタイミングされた
第２の制御信号を発生する制御信号発生回路と、 前記第１の制御信号をC1、前記第２の制御信
号をC2、前記正相クロツクをＣ、前記逆相クロ
ツクをとするとき、論理式 C2・Ｃ＋C1・ ただし、・は論理積、＋は論理和を表すで表示さ
れる論理演算を行う論理回路と を備えたことを特徴とする符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10399082A JPS58221546A (ja) | 1982-06-18 | 1982-06-18 | 符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10399082A JPS58221546A (ja) | 1982-06-18 | 1982-06-18 | 符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58221546A JPS58221546A (ja) | 1983-12-23 |
| JPH0129340B2 true JPH0129340B2 (ja) | 1989-06-09 |
Family
ID=14368735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10399082A Granted JPS58221546A (ja) | 1982-06-18 | 1982-06-18 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58221546A (ja) |
-
1982
- 1982-06-18 JP JP10399082A patent/JPS58221546A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58221546A (ja) | 1983-12-23 |
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