JPH06334526A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JPH06334526A JPH06334526A JP11610893A JP11610893A JPH06334526A JP H06334526 A JPH06334526 A JP H06334526A JP 11610893 A JP11610893 A JP 11610893A JP 11610893 A JP11610893 A JP 11610893A JP H06334526 A JPH06334526 A JP H06334526A
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- JP
- Japan
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- pulse
- digital data
- output
- period
- outputs
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Abstract
(57)【要約】
【目的】 ＰＷＭ方式のＤ／Ａ変換器の出力の歪みを減
少する。 【構成】 カウンタ２０の出力Ａ１〜Ａ３は、データ変
換期間Ｔ１の前半期間で反転回路２３により反転処理さ
れ、後半期間で加算回路２２により１が加算される。各
処理により得られる出力ａ１〜ａ３は、デジタルデータ
Ｄ１〜Ｄ３と共にＸＯＲゲート２４〜２６に入力され、
これらＸＯＲゲート２４〜２６の出力がＮＯＲゲート２
７に入力される。ＮＯＲゲート２７の出力は、切り換え
回路３０によって、データ変換期間Ｔ１の前半期間でフ
リップフロップ３３のセット側に与えられ、後半期間で
リセット側に与えられる。これにより、フリップフロッ
プ３３の出力Ｃ１は、データ変換期間Ｔ１毎にデジタル
データＤ１〜Ｄ３の内容に応じた幅のパルスが設定され
る。そして、この出力Ｃ１に従って異なる電位Ｖ1、Ｖ2
が合成される。
少する。 【構成】 カウンタ２０の出力Ａ１〜Ａ３は、データ変
換期間Ｔ１の前半期間で反転回路２３により反転処理さ
れ、後半期間で加算回路２２により１が加算される。各
処理により得られる出力ａ１〜ａ３は、デジタルデータ
Ｄ１〜Ｄ３と共にＸＯＲゲート２４〜２６に入力され、
これらＸＯＲゲート２４〜２６の出力がＮＯＲゲート２
７に入力される。ＮＯＲゲート２７の出力は、切り換え
回路３０によって、データ変換期間Ｔ１の前半期間でフ
リップフロップ３３のセット側に与えられ、後半期間で
リセット側に与えられる。これにより、フリップフロッ
プ３３の出力Ｃ１は、データ変換期間Ｔ１毎にデジタル
データＤ１〜Ｄ３の内容に応じた幅のパルスが設定され
る。そして、この出力Ｃ１に従って異なる電位Ｖ1、Ｖ2
が合成される。
Description
【０００１】
【産業上の利用分野】本発明は、パルス幅変調(Pulse W
idth Modulation)によりデジタルデータからアナログ信
号を得るＤ／Ａ変換器に関する。
idth Modulation)によりデジタルデータからアナログ信
号を得るＤ／Ａ変換器に関する。
【０００２】
【従来の技術】ＰＷＭ方式のＤ／Ａ変換器は、振幅変調
を用いたＡＭ方式のＤ／Ａ変換器と比較して、変換速度
が遅く、高調波歪みが大きいといった欠点はあるもの
の、簡単な回路構成により高い変換精度を得られるとい
う利点を有している。このため、低価格化及び小型軽量
化が望まれるデジタルオーディオ機器等に広く利用され
ている。
を用いたＡＭ方式のＤ／Ａ変換器と比較して、変換速度
が遅く、高調波歪みが大きいといった欠点はあるもの
の、簡単な回路構成により高い変換精度を得られるとい
う利点を有している。このため、低価格化及び小型軽量
化が望まれるデジタルオーディオ機器等に広く利用され
ている。
【０００３】図４は、ＰＷＭ方式のＤ／Ａ変換器の構成
を示すブロック図である。データ入力部１は、アナログ
信号に変換すべきｎビット（ｎは整数）のデジタルデー
タＤｎを取り込み、そのデジタルデータＤｎをデータ変
換期間毎にパルス形成回路２に入力する。パルス形成回
路２は、デジタルデータＤｎと共に、一定周期のクロッ
クＣＫをカウントするカウンタ３からｎビットのカウン
ト出力Ａｎを取り込み、各データ変換期間のパルス幅の
総計がデジタルデータＤｎの内容に応じて変化するパル
ス信号Ｃ１を出力する。即ち、パルス形成回路２は、１
データ変換期間に、デジタルデータＤｎの変化ステップ
数（ｎビットでは２nステップ）に対応した数のクロッ
ク期間を設定し、このうち、デジタルデータＤｎが示す
数のクロック期間にパルスを立ち上げてパルス信号Ｃ１
を作成する。このパルス信号Ｃ１を受ける選択合成回路
４は、それぞれに異なる電圧Ｖ1、Ｖ2（Ｖ1＞Ｖ2）が与
えられるトランジスタ５、６からなり、パルス信号Ｃ１
に応答して２つの電圧Ｖ1、Ｖ2の何れか一方を取り出し
て合成するように構成される。これにより、各データ変
換期間で、パルスが立ち上げられた期間に一方の電圧Ｖ
1が取り出され、残りの期間には他方の電圧Ｖ2が取り出
されることになる。そこで、この選択合成回路４の出力
をローパスフィルタ７を通すことによって、電圧Ｖ1か
ら電圧Ｖ2までの間でデジタルデータＤｎに応じた電圧
ＶOUTを得られるようにしている。
を示すブロック図である。データ入力部１は、アナログ
信号に変換すべきｎビット（ｎは整数）のデジタルデー
タＤｎを取り込み、そのデジタルデータＤｎをデータ変
換期間毎にパルス形成回路２に入力する。パルス形成回
路２は、デジタルデータＤｎと共に、一定周期のクロッ
クＣＫをカウントするカウンタ３からｎビットのカウン
ト出力Ａｎを取り込み、各データ変換期間のパルス幅の
総計がデジタルデータＤｎの内容に応じて変化するパル
ス信号Ｃ１を出力する。即ち、パルス形成回路２は、１
データ変換期間に、デジタルデータＤｎの変化ステップ
数（ｎビットでは２nステップ）に対応した数のクロッ
ク期間を設定し、このうち、デジタルデータＤｎが示す
数のクロック期間にパルスを立ち上げてパルス信号Ｃ１
を作成する。このパルス信号Ｃ１を受ける選択合成回路
４は、それぞれに異なる電圧Ｖ1、Ｖ2（Ｖ1＞Ｖ2）が与
えられるトランジスタ５、６からなり、パルス信号Ｃ１
に応答して２つの電圧Ｖ1、Ｖ2の何れか一方を取り出し
て合成するように構成される。これにより、各データ変
換期間で、パルスが立ち上げられた期間に一方の電圧Ｖ
1が取り出され、残りの期間には他方の電圧Ｖ2が取り出
されることになる。そこで、この選択合成回路４の出力
をローパスフィルタ７を通すことによって、電圧Ｖ1か
ら電圧Ｖ2までの間でデジタルデータＤｎに応じた電圧
ＶOUTを得られるようにしている。
【０００４】図５は、パルス形成回路２の構成を示す回
路図で、図６は、その動作を説明するタイミング図であ
る。これらの図においては、簡略化のために３ビット構
成の場合を示している。３ビット構成では、カウンタ３
は８クロック周期で動作し、この８クロック期間をデー
タ変換期間Ｔ１として設定する。カウンタ３から出力さ
れる３ビットのカウント出力Ａ１〜Ａ３は、デコーダ１
０に入力され、各データ変換期間Ｔ１単位で図６に示す
ようなデコード出力ａ１〜ａ３に変換される。これらの
デコード出力ａ１〜ａ３は、例えば、以下の論理合成に
よって得ることができる。 ａ１＝＊Ａ３ ａ２＝＊Ａ２・Ａ３ ａ３＝＊Ａ１・Ａ２・Ａ３ （＊Ａ１、＊Ａ２、＊Ａ３は、Ａ１、Ａ２、Ａ３の否定
を表す）各デコード出力ａ１〜ａ３は、それぞれＡＮＤ
ゲート１１〜１３の一方の入力に与えられ、さらに、デ
ジタルデータＤ１〜Ｄ３が他方の入力に与えられる。そ
して、各ＡＮＤゲート１１〜１３の出力は、ＯＲゲート
１４の入力に与えられ、このＯＲゲート１４出力がパル
ス信号Ｃ１となる。これにより、デコード出力ａ１〜ａ
３が、デジタルデータＤ１〜Ｄ３の内容に応じて合成さ
れ、結果的にデータ変換期間Ｔ１内のパルス幅の総和が
デジタルデータＤ１〜Ｄ３の内容に従うパルス信号Ｃ１
が作成される。例えば、デジタルデータＤ１〜Ｄ３が
「１，０，１」の場合には、デコード出力ａ１〜ａ３の
うちａ１とａ３とが合成され、データ変換期間Ｔ１（８
クロック期間）にパルス幅の総和が５クロック期間とな
るパルス信号Ｃ１（１，０，１）が出力される。
路図で、図６は、その動作を説明するタイミング図であ
る。これらの図においては、簡略化のために３ビット構
成の場合を示している。３ビット構成では、カウンタ３
は８クロック周期で動作し、この８クロック期間をデー
タ変換期間Ｔ１として設定する。カウンタ３から出力さ
れる３ビットのカウント出力Ａ１〜Ａ３は、デコーダ１
０に入力され、各データ変換期間Ｔ１単位で図６に示す
ようなデコード出力ａ１〜ａ３に変換される。これらの
デコード出力ａ１〜ａ３は、例えば、以下の論理合成に
よって得ることができる。 ａ１＝＊Ａ３ ａ２＝＊Ａ２・Ａ３ ａ３＝＊Ａ１・Ａ２・Ａ３ （＊Ａ１、＊Ａ２、＊Ａ３は、Ａ１、Ａ２、Ａ３の否定
を表す）各デコード出力ａ１〜ａ３は、それぞれＡＮＤ
ゲート１１〜１３の一方の入力に与えられ、さらに、デ
ジタルデータＤ１〜Ｄ３が他方の入力に与えられる。そ
して、各ＡＮＤゲート１１〜１３の出力は、ＯＲゲート
１４の入力に与えられ、このＯＲゲート１４出力がパル
ス信号Ｃ１となる。これにより、デコード出力ａ１〜ａ
３が、デジタルデータＤ１〜Ｄ３の内容に応じて合成さ
れ、結果的にデータ変換期間Ｔ１内のパルス幅の総和が
デジタルデータＤ１〜Ｄ３の内容に従うパルス信号Ｃ１
が作成される。例えば、デジタルデータＤ１〜Ｄ３が
「１，０，１」の場合には、デコード出力ａ１〜ａ３の
うちａ１とａ３とが合成され、データ変換期間Ｔ１（８
クロック期間）にパルス幅の総和が５クロック期間とな
るパルス信号Ｃ１（１，０，１）が出力される。
【０００５】
【発明が解決しようとする課題】デジタルデータＤ１〜
Ｄ３を変換して得られる電圧ＶOUTの出力周期は、デジ
タルデータＤ１〜Ｄ３がデータ入力部２１に取り込まれ
る周期に従うものであり、カウンタ３に入力されるクロ
ックＣＫの周期、即ち、パルス信号Ｃ１の周期によって
設定される。このパルス信号Ｃ１については、立ち上が
り及び立ち下がりの合計がデータ変換期間Ｔ１の間で２
回から最大で８回となるため、オーバサンプリング動作
等に対応して出力の周期が短くなると、パルス信号Ｃ１
の周波数は極めて高くなる。従って、パルス信号Ｃ１に
応答する選択合成回路４が高速でスイッチング動作する
ことになり、このスイッチングノイズが出力の歪みを招
く要因の一つとなっている。特に、オーバサンプリング
によって音質の向上を図ろうとしているオーディオ用の
Ｄ／Ａ変換器において、十分な音質の向上が望めないと
いう問題が生じる。
Ｄ３を変換して得られる電圧ＶOUTの出力周期は、デジ
タルデータＤ１〜Ｄ３がデータ入力部２１に取り込まれ
る周期に従うものであり、カウンタ３に入力されるクロ
ックＣＫの周期、即ち、パルス信号Ｃ１の周期によって
設定される。このパルス信号Ｃ１については、立ち上が
り及び立ち下がりの合計がデータ変換期間Ｔ１の間で２
回から最大で８回となるため、オーバサンプリング動作
等に対応して出力の周期が短くなると、パルス信号Ｃ１
の周波数は極めて高くなる。従って、パルス信号Ｃ１に
応答する選択合成回路４が高速でスイッチング動作する
ことになり、このスイッチングノイズが出力の歪みを招
く要因の一つとなっている。特に、オーバサンプリング
によって音質の向上を図ろうとしているオーディオ用の
Ｄ／Ａ変換器において、十分な音質の向上が望めないと
いう問題が生じる。
【０００６】そこで本発明は、高速でのスイッチング動
作をなくし、スイッチングノイズによる出力波形の歪み
を防止することを目的とする。
作をなくし、スイッチングノイズによる出力波形の歪み
を防止することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、アナログ信号に変換すべき適数ビットのデジタルデ
ータを取り込む入力部と、一定周期のクロックパルスに
より計数動作し、上記デジタルデータより少なくとも１
ビット多い計数出力を発生するカウンタと、上記データ
入力部からのデジタルデータ及び上記カウンタからの計
数出力を取り込み、１つのアナログ値を得る１データ変
換期間の略中間位置に上記デジタルデータの内容と対応
する幅の単一のパルスが設定されるパルス信号を出力す
るパルス形成回路と、このパルス形成回路の出力するパ
ルス信号に応答して互いに異なる２つの電位の一方を選
択的に取り出して合成する合成回路と、を備えることに
ある。
解決するために成されたもので、その特徴とするところ
は、アナログ信号に変換すべき適数ビットのデジタルデ
ータを取り込む入力部と、一定周期のクロックパルスに
より計数動作し、上記デジタルデータより少なくとも１
ビット多い計数出力を発生するカウンタと、上記データ
入力部からのデジタルデータ及び上記カウンタからの計
数出力を取り込み、１つのアナログ値を得る１データ変
換期間の略中間位置に上記デジタルデータの内容と対応
する幅の単一のパルスが設定されるパルス信号を出力す
るパルス形成回路と、このパルス形成回路の出力するパ
ルス信号に応答して互いに異なる２つの電位の一方を選
択的に取り出して合成する合成回路と、を備えることに
ある。
【０００８】
【作用】本発明によれば、パルス形成回路が発生するパ
ルス信号が、データ変換期間の中間位置にデジタルデー
タの内容に応じた幅のパルスを有することから、２つの
電位を選択して取り出す合成回路は、デジタルデータの
内容とは関係なく、データ変換期間内で２度のスイッチ
ング動作をすることとなる。従って、合成回路の出力周
期が短くなった場合でも、パルス信号の高周波数化を抑
圧することができる。
ルス信号が、データ変換期間の中間位置にデジタルデー
タの内容に応じた幅のパルスを有することから、２つの
電位を選択して取り出す合成回路は、デジタルデータの
内容とは関係なく、データ変換期間内で２度のスイッチ
ング動作をすることとなる。従って、合成回路の出力周
期が短くなった場合でも、パルス信号の高周波数化を抑
圧することができる。
【０００９】
【実施例】図１は、本発明のＤ／Ａ変換器のブロック図
であり、３ビット構成の場合を示す。また、図２及び図
３は、図１の動作を説明するタイミング図である。な
お、パルス信号Ｃ１を受ける選択合成回路及びその選択
合成回路の出力を通すローパスフィルタは、図４と同一
であり、図面を省略してある。
であり、３ビット構成の場合を示す。また、図２及び図
３は、図１の動作を説明するタイミング図である。な
お、パルス信号Ｃ１を受ける選択合成回路及びその選択
合成回路の出力を通すローパスフィルタは、図４と同一
であり、図面を省略してある。
【００１０】カウンタ２０は、データ入力部２１に取り
込まれるデジタルデータＤ１〜Ｄ３のビット数より１ビ
ット多く構成され、一定周期のクロックＣＫを受けてカ
ウント動作し、データ変換期間Ｔ１周期で変化する４ビ
ットのカウント出力Ａ０〜Ａ３を出力する。このカウン
ト出力Ａ０〜Ａ３のうち、下位の３ビットＡ１〜Ａ３は
加算回路２２及び反転回路２３に入力され、上位の１ビ
ットＡ０は加算回路２２及び反転回路２３の動作制御信
号として各回路２２、２３に供給される。加算回路２２
は、カウント出力Ａ０が「１」を示すときに動作してカ
ウント出力Ａ１〜Ａ３に「０，０，１」を加算し、反転
回路２３は、カウント出力Ａ０が「０」の時に動作して
カウント出力Ａ１〜Ａ３を反転させる。これにより、デ
ータ変換期間Ｔ１の前半期間ではカウント出力Ａ１〜Ａ
３反転され、後半期間では１クロック期間タイミングが
早められた出力ａ１〜ａ３を得ることができる。なお、
これらの加算回路２２及び反転回路２３については、図
面上で直列に接続したように示してあるが、互いに並列
に接続してそれぞれの出力を合成するようにしても差し
支えない。
込まれるデジタルデータＤ１〜Ｄ３のビット数より１ビ
ット多く構成され、一定周期のクロックＣＫを受けてカ
ウント動作し、データ変換期間Ｔ１周期で変化する４ビ
ットのカウント出力Ａ０〜Ａ３を出力する。このカウン
ト出力Ａ０〜Ａ３のうち、下位の３ビットＡ１〜Ａ３は
加算回路２２及び反転回路２３に入力され、上位の１ビ
ットＡ０は加算回路２２及び反転回路２３の動作制御信
号として各回路２２、２３に供給される。加算回路２２
は、カウント出力Ａ０が「１」を示すときに動作してカ
ウント出力Ａ１〜Ａ３に「０，０，１」を加算し、反転
回路２３は、カウント出力Ａ０が「０」の時に動作して
カウント出力Ａ１〜Ａ３を反転させる。これにより、デ
ータ変換期間Ｔ１の前半期間ではカウント出力Ａ１〜Ａ
３反転され、後半期間では１クロック期間タイミングが
早められた出力ａ１〜ａ３を得ることができる。なお、
これらの加算回路２２及び反転回路２３については、図
面上で直列に接続したように示してあるが、互いに並列
に接続してそれぞれの出力を合成するようにしても差し
支えない。
【００１１】加算回路２２及び反転回路２３を通して得
られる出力ａ１〜ａ３は、それぞれデータ入力部２１か
らのデジタルデータＤ１〜Ｄ３の各ビットと共にＸＯＲ
ゲート２４〜２６の一方の入力に与えられる。これらの
ＸＯＲゲート２４〜２６は、デジタルデータＤ１〜Ｄ３
と出力ａ１〜ａ３とが一致する場合にのみ出力を「０」
とし、その出力がそれぞれＮＯＲゲート２７の入力に与
えられる。ＮＯＲゲート２７は、入力の全ビットが
「０」となるとき、即ち、デジタルデータＤ１〜Ｄ３と
出力ａ１〜ａ３との全ビットが一致したときに出力Ｂ１
を「１」とする。デジタルデータＤ１〜Ｄ３と出力ａ１
〜ａ３とを比較すると、全ビットが一致する期間は、デ
ジタルデータＤ１〜Ｄ３の内容に応じたタイミングで、
データ変換期間Ｔ１の前半期間と後半期間とでそれぞれ
１クロック期間のみである。このため、ＮＯＲゲートの
出力Ｂ１は、データ変換期間Ｔ１の前半期間と後半期間
とで、互いの間隔がデジタルデータＤ１〜Ｄ３の内容に
従うように、それぞれ１クロック期間の幅のパルスが設
定される。なお、データ変換期間Ｔ１の前半期間と後半
期間とでは、パルスの設定位置がデータ変換期間Ｔ１の
中間点で対称になっている。
られる出力ａ１〜ａ３は、それぞれデータ入力部２１か
らのデジタルデータＤ１〜Ｄ３の各ビットと共にＸＯＲ
ゲート２４〜２６の一方の入力に与えられる。これらの
ＸＯＲゲート２４〜２６は、デジタルデータＤ１〜Ｄ３
と出力ａ１〜ａ３とが一致する場合にのみ出力を「０」
とし、その出力がそれぞれＮＯＲゲート２７の入力に与
えられる。ＮＯＲゲート２７は、入力の全ビットが
「０」となるとき、即ち、デジタルデータＤ１〜Ｄ３と
出力ａ１〜ａ３との全ビットが一致したときに出力Ｂ１
を「１」とする。デジタルデータＤ１〜Ｄ３と出力ａ１
〜ａ３とを比較すると、全ビットが一致する期間は、デ
ジタルデータＤ１〜Ｄ３の内容に応じたタイミングで、
データ変換期間Ｔ１の前半期間と後半期間とでそれぞれ
１クロック期間のみである。このため、ＮＯＲゲートの
出力Ｂ１は、データ変換期間Ｔ１の前半期間と後半期間
とで、互いの間隔がデジタルデータＤ１〜Ｄ３の内容に
従うように、それぞれ１クロック期間の幅のパルスが設
定される。なお、データ変換期間Ｔ１の前半期間と後半
期間とでは、パルスの設定位置がデータ変換期間Ｔ１の
中間点で対称になっている。
【００１２】ＮＯＲゲート２７の出力Ｂ１は、一対のＡ
ＮＤゲート２８、２９よりなる切り換え回路３０に入力
され、この切り換え回路３０から、カウント出力Ａ０に
応答して一対のＮＯＲゲート３１、３２よりなるフリッ
プフロップ３３のセット側またはリセット側の何れかに
振り分けられる。即ち、カウント出力Ａ０が「０」とな
るデータ変換期間Ｔ１の前半期間では出力Ｂ１をフリッ
プフロップ３３のセット側に与え、カウント出力が
「１」となる後半期間ではリセット側に与えるように構
成される。従って、フリップフロップ３３は、データ変
換期間Ｔ１の前半期間に出力Ｂ１のパルスの立ち上がり
でセットされると共に、後半期間に出力Ｂ１の立ち上が
りでリセットされ、データ変換期間Ｔ１内でデジタルデ
ータＤ１〜Ｄ３の内容に従う期間に出力を「１」とす
る。
ＮＤゲート２８、２９よりなる切り換え回路３０に入力
され、この切り換え回路３０から、カウント出力Ａ０に
応答して一対のＮＯＲゲート３１、３２よりなるフリッ
プフロップ３３のセット側またはリセット側の何れかに
振り分けられる。即ち、カウント出力Ａ０が「０」とな
るデータ変換期間Ｔ１の前半期間では出力Ｂ１をフリッ
プフロップ３３のセット側に与え、カウント出力が
「１」となる後半期間ではリセット側に与えるように構
成される。従って、フリップフロップ３３は、データ変
換期間Ｔ１の前半期間に出力Ｂ１のパルスの立ち上がり
でセットされると共に、後半期間に出力Ｂ１の立ち上が
りでリセットされ、データ変換期間Ｔ１内でデジタルデ
ータＤ１〜Ｄ３の内容に従う期間に出力を「１」とす
る。
【００１３】以上の加算回路２２、反転回路２３、ＸＯ
Ｒゲート２４〜２６、ＮＯＲゲート２７、切り換え回路
３０及びフリップフロップ３３によりパルス形成回路が
構成され、フリップフロップ３３の出力がパルス信号Ｃ
１として取り出される。パルス信号Ｃ１については、図
４と同様にして、異なる２つの電位Ｖ1、Ｖ2を選択する
選択合成回路の制御信号として用いられ、パルス信号Ｃ
１が「１」を示す期間には高い電位Ｖ1を取り出し、
「０」を示す期間には低い電位Ｖ2を取り出すように構
成される。
Ｒゲート２４〜２６、ＮＯＲゲート２７、切り換え回路
３０及びフリップフロップ３３によりパルス形成回路が
構成され、フリップフロップ３３の出力がパルス信号Ｃ
１として取り出される。パルス信号Ｃ１については、図
４と同様にして、異なる２つの電位Ｖ1、Ｖ2を選択する
選択合成回路の制御信号として用いられ、パルス信号Ｃ
１が「１」を示す期間には高い電位Ｖ1を取り出し、
「０」を示す期間には低い電位Ｖ2を取り出すように構
成される。
【００１４】以上のように、フリップフロップ３３から
取り出されるパルス信号Ｃ１は、デジタルデータＤ１〜
Ｄ３の内容に拘わらず、各データ変換期間Ｔ１で立ち上
がり及び立ち下がりが各々１回となる。このため、デジ
タルデータＤ１〜Ｄ３の内容によってパルス信号Ｃ１の
周波数が変化することはなく、パルス信号Ｃ１に応答す
る選択合成回路の動作を安定させることができる。
取り出されるパルス信号Ｃ１は、デジタルデータＤ１〜
Ｄ３の内容に拘わらず、各データ変換期間Ｔ１で立ち上
がり及び立ち下がりが各々１回となる。このため、デジ
タルデータＤ１〜Ｄ３の内容によってパルス信号Ｃ１の
周波数が変化することはなく、パルス信号Ｃ１に応答す
る選択合成回路の動作を安定させることができる。
【００１５】
【発明の効果】本発明によれば、デジタルデータからパ
ルス幅変調されたパルス信号が、各データ変換期間に単
一のパルスを有することになり、このパルス信号に応答
する選択合成回路のスイッチング動作が常に一定の周期
となる。従って、選択合成回路のスイッチング動作に起
因する高周波ノイズが抑圧される。さらに、パルス信号
が各データ変換期間の略中間位置にパルスを有すること
から、出力の歪みが減少し、高周波ノイズの抑圧と併せ
て、デジタルオーディオにおいては音質の向上に有効で
ある。
ルス幅変調されたパルス信号が、各データ変換期間に単
一のパルスを有することになり、このパルス信号に応答
する選択合成回路のスイッチング動作が常に一定の周期
となる。従って、選択合成回路のスイッチング動作に起
因する高周波ノイズが抑圧される。さらに、パルス信号
が各データ変換期間の略中間位置にパルスを有すること
から、出力の歪みが減少し、高周波ノイズの抑圧と併せ
て、デジタルオーディオにおいては音質の向上に有効で
ある。
【図１】本発明のＤ／Ａ変換器のブロック図である。
【図２】本発明のＤ／Ａ変換器の動作を説明するタイミ
ング図である。
ング図である。
【図３】本発明のＤ／Ａ変換器の動作を説明するタイミ
ング図である。
ング図である。
【図４】従来のＤ／Ａ変換器のブロック図である。
【図５】従来のＤ／Ａ変換器のパルス形成回路の回路図
である。
である。
【図６】パルス形成回路の動作を説明するタイミング図
である。
である。
１、２１ データ入力部 ２ パルス形成回路 ３、２０ カウンタ ４ 選択合成回路 ７ ローパスフィルタ １０ デコーダ １１〜１３ ＡＮＤゲート １４ ＯＲゲート ２２ 加算回路 ２３ 反転回路 ２４〜２６ ＸＯＲゲート ２７ ＮＯＲゲート ３０ 切り換え回路 ３３ フリップフロップ
Claims (2)
- 【請求項１】 アナログ信号に変換すべき適数ビットの
デジタルデータを取り込む入力部と、一定周期のクロッ
クパルスにより計数動作し、上記デジタルデータより少
なくとも１ビット多い計数出力を発生するカウンタと、
上記データ入力部からのデジタルデータ及び上記カウン
タからの計数出力を取り込み、１つのアナログ値を得る
１データ変換期間の略中間位置に上記デジタルデータの
内容と対応する幅の単一のパルスが設定されるパルス信
号を出力するパルス形成回路と、このパルス形成回路の
出力するパルス信号に応答して互いに異なる２つの電位
の一方を選択的に取り出して合成する合成回路と、を備
えることを特徴とするＤ／Ａ変換器。 - 【請求項２】 上記パルス形成回路は、上記カウンタの
計数出力に対し、上記データ変換期間の前半の期間で反
転処理すると共に、後半の期間で加算処理する第１の手
段及び、反転処理あるいは加算処理された上記カウンタ
の計数出力と上記デジタルデータとの一致を検知してパ
ルス設定のタイミングを決定する第２の手段を含むこと
を特徴とする請求項１記載のＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11610893A JP2940759B2 (ja) | 1993-05-18 | 1993-05-18 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11610893A JP2940759B2 (ja) | 1993-05-18 | 1993-05-18 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334526A true JPH06334526A (ja) | 1994-12-02 |
| JP2940759B2 JP2940759B2 (ja) | 1999-08-25 |
Family
ID=14678897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11610893A Expired - Fee Related JP2940759B2 (ja) | 1993-05-18 | 1993-05-18 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940759B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012044545A (ja) * | 2010-08-20 | 2012-03-01 | Fujitsu Ltd | Ｐｌｌシンセサイザ |
-
1993
- 1993-05-18 JP JP11610893A patent/JP2940759B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012044545A (ja) * | 2010-08-20 | 2012-03-01 | Fujitsu Ltd | Ｐｌｌシンセサイザ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2940759B2 (ja) | 1999-08-25 |
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