JP3389292B2 - 分周回路 - Google Patents
分周回路Info
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Description
種類のバッファ信号及び7種類の分周信号を適宜切換出
力するものである。図4において、(1)はカウンタで
あり、7個のT型フリップフロップをカスケード接続
し、クロックCLK(バッファ信号φ0)を逐次分周す
るものである。即ち、カウンタ(1)は、1/2〜1/
128の分周信号φ1〜φ7を発生する。(2)はデコ
ーダであり、3ビットの制御信号CNT0〜CNT2を
解読し、バッファ信号φ0及び分周信号φ1〜φ7の何
れか1つを選択する選択信号S0〜S7を発生するもの
である。(3)はマルチプレクサであり、選択信号S0
〜S7に応じて、バッファ信号φ0及び分周信号φ1〜
φ7の何れか1つを切換出力するものである。
応じて1種類のバッファ信号及び7種類の分周信号を切
換出力するには、デコーダ(2)及びマルチプレクサ
(3)を必要とするが、デコーダ(2)及びマルチプレ
クサ(3)共に素子数が多い欠点を有している。従っ
て、従来の分周回路を集積化すると、チップ面積が増大
してしまう問題があった。
る分周回路を提供することを目的とする。
解決する為に成されたものであり、その特徴とするとこ
ろは、制御信号及び入力信号が印加され、前記制御信号
に応じて前記入力信号の1/2分周信号又はバッファ信
号を発生する(2n+1−1)個の信号発生回路をカスケ
ード接続すると共に、(n+1)ビットの制御信号の最
下位ビットから最上位ビットまでを各々20〜2n本づつ
前記(2n+1−1)個の信号発生回路の初段から終段ま
でに順次印加し、前記(n+1)ビットの制御信号に応
じて、前記終段の信号発生回路から、1/2〜1/2x
(x=2n+1−1)分周信号又はバッファ信号を発生す
る点である。
1/2分周信号又はバッファ信号を発生する(2n+1−
1)個の信号発生回路をカスケード接続すると共に、
(n+1)ビットの制御信号の最下位ビットから最上位
ビットまでを各々20〜2n本づつ前記(2n+1−1)個
の信号発生回路の初段から終段までに順次印加する。す
ると、(n+1)ビットの制御信号の値に応じて、終段
の信号発生回路から、1/2〜1/2x(x=2n+1−
1)分周信号又はバッファ信号が発生する。
る。図1は本発明の信号発生回路を示す図である。図1
において、(4)はNANDゲートであり、一方の入力
端子がリセット信号*RSTと接続されている。(5)
はインバータであり、入力端子がNANDゲート(4)
の出力端子と接続されている。(6)はトランスミッシ
ョンゲートであり、インバータ(5)の出力端子及びN
ANDゲート(4)の他方の入力端子の間に接続され、
入力信号*Cが「1」の時に開き、入力信号*Cが
「0」の時に閉じる。(7)はORゲートであり、一方
の入力端子が入力信号*Cと接続されると共に他方の入
力端子が制御信号CNTと接続されている。(8)はN
ANDゲートであり、一方の入力端子がORゲート
(7)の出力端子と接続されると共に出力端子が出力信
号Qと接続されている。(9)はインバータであり、入
力端子がNANDゲート(8)の出力端子と接続されて
いる。(10)はトランスミッションゲートであり、イ
ンバータ(9)の出力端子及びNANDゲート(8)の
他方の入力端子の間に接続され、入力信号Cが「1」の
時に開き、入力信号Cが「0」の時に閉じる。(11)
はインバータであり、入力端子がNANDゲート(8)
の出力端子と接続され、出力端子が出力信号*Qと接続
されている。(12)はトランスミッションゲートであ
り、インバータ(11)の出力端子及びNANDゲート
(4)の他方の入力端子の間に接続され、入力信号Cが
「1」の時に開き、入力信号Cが「0」の時に閉じる。
(13)はトランスミッションゲートであり、NAND
ゲート(4)の出力端子及びNANDゲート(8)の他
方の入力端子の間に接続され、入力信号*Cが「1」の
時に開き、入力信号*Cが「0」の時に閉じる。
STを「1」、制御信号CNTを「1」に設定すると、
入力信号Cを1/2分周した出力信号Qを得ることがで
きる。又、リセット信号*RSTを「1」、制御信号C
NTを「0」に設定すると、入力信号Cと等しい出力信
号Qを得ることができる。図2は本発明の一般的な分周
回路を示し、(n+1)ビットの制御信号CNT0〜C
NTnの値に応じて、バッファ信号及び1/2〜1/2
x(x=2n+1−1)分周信号を切換出力するものであ
る。
あり、(2n+1−1)個の信号発生回路(14)をカス
ケード接続したものである。(15)はNANDゲート
であり、一方の入力端子にはクロックCLKが印加さ
れ、他方の入力端子にはリセット信号*RSTが印加さ
れるものである。(16)はインバータであり、NAN
Dゲート(15)の論理積出力が印加されるものであ
る。(2n+1−1)個の信号発生回路(14)にはリセ
ット信号*RSTが共通印加される。最初の1個の信号
発生回路(14)には1(=20)本の制御信号CNT
0が印加され、次の2個の信号発生回路(14)には2
(=21)本の制御信号CNT1が印加され、この様に
して、最後のn個の信号発生回路(14)には2n本の
制御信号CNTnが印加される様になっている。初め
に、リセット信号*RSTが「1」に変化すると、(2
n+1−1)個の信号発生回路(14)はリセット解除さ
れる。一方、クロックCLKが発生すると、クロックC
LKが入力信号Cとして又クロック*CLKが入力信号
*Cとして初段の信号発生回路(14)に印加され、
(n+1)ビットの制御信号CNT0〜CNTnの値に
応じて、入力信号C又は該入力信号の1/2〜1/2x
分周信号が終段の信号発生回路(14)から選択出力さ
れる様になっている。
3ビットの制御信号CNT0〜CNT2の値に応じて、
バッファ信号及び1/2〜1/128分周信号を切換出
力するものである。表1に3ビットの制御信号、分周回
路の機能、及び分周比の関係を表す。
て増減する時、信号発生回路(14)のカスケード数及
び制御信号のビット数を可変するだけで良く、従来のデ
コーダ(2)及びマルチプレクサ(3)は不要となる。
従って、分周回路を集積化しても、チップ面積を縮小で
きることになる。
途に応じて増減する時、信号発生回路のカスケード数及
び制御信号のビット数を可変するだけで済む。従って、
分周回路を集積化しても、チップ面積を縮小できる利点
が得られる。
Claims (2)
- 【請求項1】 制御信号及び入力信号が印加され、前記
制御信号に応じて、フリップフロップの動作をして前記
入力信号の1/2分周信号を発生し、又はバッファの動
作をして入力信号と等しいバッファ信号を発生する(2
n+1−1)個の信号発生回路をカスケード接続すると共
に、(n+1)ビットの制御信号の最下位ビットから最
上位ビットまでを各々20〜2n本づつ前記(2n+1−
1)個の信号発生回路の初段から終段までに順次印加
し、前記(n+1)ビットの制御信号に応じて、前記終
段の信号発生回路から、1/2〜1/2x(x=2n+1−
1)分周信号又は入力信号と等しいバッファ信号を発生
することを特徴とする分周回路。 - 【請求項2】 前記(2n+1−1)個の信号発生回路
は、前記入力信号が或る値の時にリセット信号を印加す
ることにより、リセットされることを特徴とする請求項
1記載の分周回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23349093A JP3389292B2 (ja) | 1993-09-20 | 1993-09-20 | 分周回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23349093A JP3389292B2 (ja) | 1993-09-20 | 1993-09-20 | 分周回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0795047A JPH0795047A (ja) | 1995-04-07 |
JP3389292B2 true JP3389292B2 (ja) | 2003-03-24 |
Family
ID=16955833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23349093A Expired - Fee Related JP3389292B2 (ja) | 1993-09-20 | 1993-09-20 | 分周回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3389292B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010130283A (ja) * | 2008-11-27 | 2010-06-10 | Mitsumi Electric Co Ltd | カウンタ回路 |
CN117674824B (zh) * | 2024-02-01 | 2024-04-09 | 成都铭科思微电子技术有限责任公司 | 一种低抖动时钟分频实现电路 |
-
1993
- 1993-09-20 JP JP23349093A patent/JP3389292B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0795047A (ja) | 1995-04-07 |
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