JP3389292B2 - 分周回路 - Google Patents
分周回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、分周回路に関する。
【０００２】
【従来の技術】図４は従来の分周回路を示し、例えば１
種類のバッファ信号及び７種類の分周信号を適宜切換出
力するものである。図４において、（１）はカウンタで
あり、７個のＴ型フリップフロップをカスケード接続
し、クロックＣＬＫ（バッファ信号φ０）を逐次分周す
るものである。即ち、カウンタ（１）は、１／２〜１／
１２８の分周信号φ１〜φ７を発生する。（２）はデコ
ーダであり、３ビットの制御信号ＣＮＴ０〜ＣＮＴ２を
解読し、バッファ信号φ０及び分周信号φ１〜φ７の何
れか１つを選択する選択信号Ｓ０〜Ｓ７を発生するもの
である。（３）はマルチプレクサであり、選択信号Ｓ０
〜Ｓ７に応じて、バッファ信号φ０及び分周信号φ１〜
φ７の何れか１つを切換出力するものである。
種類のバッファ信号及び７種類の分周信号を適宜切換出
力するものである。図４において、（１）はカウンタで
あり、７個のＴ型フリップフロップをカスケード接続
し、クロックＣＬＫ（バッファ信号φ０）を逐次分周す
るものである。即ち、カウンタ（１）は、１／２〜１／
１２８の分周信号φ１〜φ７を発生する。（２）はデコ
ーダであり、３ビットの制御信号ＣＮＴ０〜ＣＮＴ２を
解読し、バッファ信号φ０及び分周信号φ１〜φ７の何
れか１つを選択する選択信号Ｓ０〜Ｓ７を発生するもの
である。（３）はマルチプレクサであり、選択信号Ｓ０
〜Ｓ７に応じて、バッファ信号φ０及び分周信号φ１〜
φ７の何れか１つを切換出力するものである。
【０００３】
【発明が解決しようとする課題】しかしながら、用途に
応じて１種類のバッファ信号及び７種類の分周信号を切
換出力するには、デコーダ（２）及びマルチプレクサ
（３）を必要とするが、デコーダ（２）及びマルチプレ
クサ（３）共に素子数が多い欠点を有している。従っ
て、従来の分周回路を集積化すると、チップ面積が増大
してしまう問題があった。
応じて１種類のバッファ信号及び７種類の分周信号を切
換出力するには、デコーダ（２）及びマルチプレクサ
（３）を必要とするが、デコーダ（２）及びマルチプレ
クサ（３）共に素子数が多い欠点を有している。従っ
て、従来の分周回路を集積化すると、チップ面積が増大
してしまう問題があった。
【０００４】そこで、本発明は、チップ面積を縮小でき
る分周回路を提供することを目的とする。
る分周回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、制御信号及び入力信号が印加され、前記制御信号
に応じて前記入力信号の１／２分周信号又はバッファ信
号を発生する（２n+1−１）個の信号発生回路をカスケ
ード接続すると共に、（ｎ＋１）ビットの制御信号の最
下位ビットから最上位ビットまでを各々２0〜２n本づつ
前記（２n+1−１）個の信号発生回路の初段から終段ま
でに順次印加し、前記（ｎ＋１）ビットの制御信号に応
じて、前記終段の信号発生回路から、１／２〜１／２x
（ｘ＝２n+1−１）分周信号又はバッファ信号を発生す
る点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、制御信号及び入力信号が印加され、前記制御信号
に応じて前記入力信号の１／２分周信号又はバッファ信
号を発生する（２n+1−１）個の信号発生回路をカスケ
ード接続すると共に、（ｎ＋１）ビットの制御信号の最
下位ビットから最上位ビットまでを各々２0〜２n本づつ
前記（２n+1−１）個の信号発生回路の初段から終段ま
でに順次印加し、前記（ｎ＋１）ビットの制御信号に応
じて、前記終段の信号発生回路から、１／２〜１／２x
（ｘ＝２n+1−１）分周信号又はバッファ信号を発生す
る点である。
【０００６】
【作用】本発明によれば、制御信号に応じて入力信号の
１／２分周信号又はバッファ信号を発生する（２n+1−
１）個の信号発生回路をカスケード接続すると共に、
（ｎ＋１）ビットの制御信号の最下位ビットから最上位
ビットまでを各々２0〜２n本づつ前記（２n+1−１）個
の信号発生回路の初段から終段までに順次印加する。す
ると、（ｎ＋１）ビットの制御信号の値に応じて、終段
の信号発生回路から、１／２〜１／２x（ｘ＝２n+1−
１）分周信号又はバッファ信号が発生する。
１／２分周信号又はバッファ信号を発生する（２n+1−
１）個の信号発生回路をカスケード接続すると共に、
（ｎ＋１）ビットの制御信号の最下位ビットから最上位
ビットまでを各々２0〜２n本づつ前記（２n+1−１）個
の信号発生回路の初段から終段までに順次印加する。す
ると、（ｎ＋１）ビットの制御信号の値に応じて、終段
の信号発生回路から、１／２〜１／２x（ｘ＝２n+1−
１）分周信号又はバッファ信号が発生する。
【０００７】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の信号発生回路を示す図である。図１
において、（４）はＮＡＮＤゲートであり、一方の入力
端子がリセット信号＊ＲＳＴと接続されている。（５）
はインバータであり、入力端子がＮＡＮＤゲート（４）
の出力端子と接続されている。（６）はトランスミッシ
ョンゲートであり、インバータ（５）の出力端子及びＮ
ＡＮＤゲート（４）の他方の入力端子の間に接続され、
入力信号＊Ｃが「１」の時に開き、入力信号＊Ｃが
「０」の時に閉じる。（７）はＯＲゲートであり、一方
の入力端子が入力信号＊Ｃと接続されると共に他方の入
力端子が制御信号ＣＮＴと接続されている。（８）はＮ
ＡＮＤゲートであり、一方の入力端子がＯＲゲート
（７）の出力端子と接続されると共に出力端子が出力信
号Ｑと接続されている。（９）はインバータであり、入
力端子がＮＡＮＤゲート（８）の出力端子と接続されて
いる。（１０）はトランスミッションゲートであり、イ
ンバータ（９）の出力端子及びＮＡＮＤゲート（８）の
他方の入力端子の間に接続され、入力信号Ｃが「１」の
時に開き、入力信号Ｃが「０」の時に閉じる。（１１）
はインバータであり、入力端子がＮＡＮＤゲート（８）
の出力端子と接続され、出力端子が出力信号＊Ｑと接続
されている。（１２）はトランスミッションゲートであ
り、インバータ（１１）の出力端子及びＮＡＮＤゲート
（４）の他方の入力端子の間に接続され、入力信号Ｃが
「１」の時に開き、入力信号Ｃが「０」の時に閉じる。
（１３）はトランスミッションゲートであり、ＮＡＮＤ
ゲート（４）の出力端子及びＮＡＮＤゲート（８）の他
方の入力端子の間に接続され、入力信号＊Ｃが「１」の
時に開き、入力信号＊Ｃが「０」の時に閉じる。
る。図１は本発明の信号発生回路を示す図である。図１
において、（４）はＮＡＮＤゲートであり、一方の入力
端子がリセット信号＊ＲＳＴと接続されている。（５）
はインバータであり、入力端子がＮＡＮＤゲート（４）
の出力端子と接続されている。（６）はトランスミッシ
ョンゲートであり、インバータ（５）の出力端子及びＮ
ＡＮＤゲート（４）の他方の入力端子の間に接続され、
入力信号＊Ｃが「１」の時に開き、入力信号＊Ｃが
「０」の時に閉じる。（７）はＯＲゲートであり、一方
の入力端子が入力信号＊Ｃと接続されると共に他方の入
力端子が制御信号ＣＮＴと接続されている。（８）はＮ
ＡＮＤゲートであり、一方の入力端子がＯＲゲート
（７）の出力端子と接続されると共に出力端子が出力信
号Ｑと接続されている。（９）はインバータであり、入
力端子がＮＡＮＤゲート（８）の出力端子と接続されて
いる。（１０）はトランスミッションゲートであり、イ
ンバータ（９）の出力端子及びＮＡＮＤゲート（８）の
他方の入力端子の間に接続され、入力信号Ｃが「１」の
時に開き、入力信号Ｃが「０」の時に閉じる。（１１）
はインバータであり、入力端子がＮＡＮＤゲート（８）
の出力端子と接続され、出力端子が出力信号＊Ｑと接続
されている。（１２）はトランスミッションゲートであ
り、インバータ（１１）の出力端子及びＮＡＮＤゲート
（４）の他方の入力端子の間に接続され、入力信号Ｃが
「１」の時に開き、入力信号Ｃが「０」の時に閉じる。
（１３）はトランスミッションゲートであり、ＮＡＮＤ
ゲート（４）の出力端子及びＮＡＮＤゲート（８）の他
方の入力端子の間に接続され、入力信号＊Ｃが「１」の
時に開き、入力信号＊Ｃが「０」の時に閉じる。
【０００８】従って、図１によれば、リセット信号＊Ｒ
ＳＴを「１」、制御信号ＣＮＴを「１」に設定すると、
入力信号Ｃを１／２分周した出力信号Ｑを得ることがで
きる。又、リセット信号＊ＲＳＴを「１」、制御信号Ｃ
ＮＴを「０」に設定すると、入力信号Ｃと等しい出力信
号Ｑを得ることができる。図２は本発明の一般的な分周
回路を示し、（ｎ＋１）ビットの制御信号ＣＮＴ０〜Ｃ
ＮＴｎの値に応じて、バッファ信号及び１／２〜１／２
x（ｘ＝２n+1−１）分周信号を切換出力するものであ
る。
ＳＴを「１」、制御信号ＣＮＴを「１」に設定すると、
入力信号Ｃを１／２分周した出力信号Ｑを得ることがで
きる。又、リセット信号＊ＲＳＴを「１」、制御信号Ｃ
ＮＴを「０」に設定すると、入力信号Ｃと等しい出力信
号Ｑを得ることができる。図２は本発明の一般的な分周
回路を示し、（ｎ＋１）ビットの制御信号ＣＮＴ０〜Ｃ
ＮＴｎの値に応じて、バッファ信号及び１／２〜１／２
x（ｘ＝２n+1−１）分周信号を切換出力するものであ
る。
【０００９】図２において、（１４）は信号発生回路で
あり、（２n+1−１）個の信号発生回路（１４）をカス
ケード接続したものである。（１５）はＮＡＮＤゲート
であり、一方の入力端子にはクロックＣＬＫが印加さ
れ、他方の入力端子にはリセット信号＊ＲＳＴが印加さ
れるものである。（１６）はインバータであり、ＮＡＮ
Ｄゲート（１５）の論理積出力が印加されるものであ
る。（２n+1−１）個の信号発生回路（１４）にはリセ
ット信号＊ＲＳＴが共通印加される。最初の１個の信号
発生回路（１４）には１（＝２0）本の制御信号ＣＮＴ
０が印加され、次の２個の信号発生回路（１４）には２
（＝２1）本の制御信号ＣＮＴ１が印加され、この様に
して、最後のｎ個の信号発生回路（１４）には２n本の
制御信号ＣＮＴｎが印加される様になっている。初め
に、リセット信号＊ＲＳＴが「１」に変化すると、（２
n+1−１）個の信号発生回路（１４）はリセット解除さ
れる。一方、クロックＣＬＫが発生すると、クロックＣ
ＬＫが入力信号Ｃとして又クロック＊ＣＬＫが入力信号
＊Ｃとして初段の信号発生回路（１４）に印加され、
（ｎ＋１）ビットの制御信号ＣＮＴ０〜ＣＮＴｎの値に
応じて、入力信号Ｃ又は該入力信号の１／２〜１／２x
分周信号が終段の信号発生回路（１４）から選択出力さ
れる様になっている。
あり、（２n+1−１）個の信号発生回路（１４）をカス
ケード接続したものである。（１５）はＮＡＮＤゲート
であり、一方の入力端子にはクロックＣＬＫが印加さ
れ、他方の入力端子にはリセット信号＊ＲＳＴが印加さ
れるものである。（１６）はインバータであり、ＮＡＮ
Ｄゲート（１５）の論理積出力が印加されるものであ
る。（２n+1−１）個の信号発生回路（１４）にはリセ
ット信号＊ＲＳＴが共通印加される。最初の１個の信号
発生回路（１４）には１（＝２0）本の制御信号ＣＮＴ
０が印加され、次の２個の信号発生回路（１４）には２
（＝２1）本の制御信号ＣＮＴ１が印加され、この様に
して、最後のｎ個の信号発生回路（１４）には２n本の
制御信号ＣＮＴｎが印加される様になっている。初め
に、リセット信号＊ＲＳＴが「１」に変化すると、（２
n+1−１）個の信号発生回路（１４）はリセット解除さ
れる。一方、クロックＣＬＫが発生すると、クロックＣ
ＬＫが入力信号Ｃとして又クロック＊ＣＬＫが入力信号
＊Ｃとして初段の信号発生回路（１４）に印加され、
（ｎ＋１）ビットの制御信号ＣＮＴ０〜ＣＮＴｎの値に
応じて、入力信号Ｃ又は該入力信号の１／２〜１／２x
分周信号が終段の信号発生回路（１４）から選択出力さ
れる様になっている。
【００１０】図３は本発明の具体的な分周回路を示し、
３ビットの制御信号ＣＮＴ０〜ＣＮＴ２の値に応じて、
バッファ信号及び１／２〜１／１２８分周信号を切換出
力するものである。表１に３ビットの制御信号、分周回
路の機能、及び分周比の関係を表す。
３ビットの制御信号ＣＮＴ０〜ＣＮＴ２の値に応じて、
バッファ信号及び１／２〜１／１２８分周信号を切換出
力するものである。表１に３ビットの制御信号、分周回
路の機能、及び分周比の関係を表す。
【００１１】
【表１】
【００１２】以上より、分周信号の分周数を用途に応じ
て増減する時、信号発生回路（１４）のカスケード数及
び制御信号のビット数を可変するだけで良く、従来のデ
コーダ（２）及びマルチプレクサ（３）は不要となる。
従って、分周回路を集積化しても、チップ面積を縮小で
きることになる。
て増減する時、信号発生回路（１４）のカスケード数及
び制御信号のビット数を可変するだけで良く、従来のデ
コーダ（２）及びマルチプレクサ（３）は不要となる。
従って、分周回路を集積化しても、チップ面積を縮小で
きることになる。
【００１３】
【発明の効果】本発明によれば、分周信号の分周数を用
途に応じて増減する時、信号発生回路のカスケード数及
び制御信号のビット数を可変するだけで済む。従って、
分周回路を集積化しても、チップ面積を縮小できる利点
が得られる。
途に応じて増減する時、信号発生回路のカスケード数及
び制御信号のビット数を可変するだけで済む。従って、
分周回路を集積化しても、チップ面積を縮小できる利点
が得られる。
【図１】本発明の信号発生回路を示す図である。
【図２】本発明の一般的な分周回路を示す図である。
【図３】本発明の具体的な分周回路を示す図である。
【図４】従来の分周回路を示す図である。
（１４） 信号発生回路
（１５） ＮＡＮＤゲート
（１６） インバータ
Claims (2)
- 【請求項１】 制御信号及び入力信号が印加され、前記
制御信号に応じて、フリップフロップの動作をして前記
入力信号の１／２分周信号を発生し、又はバッファの動
作をして入力信号と等しいバッファ信号を発生する（２
n+1−１）個の信号発生回路をカスケード接続すると共
に、（ｎ＋１）ビットの制御信号の最下位ビットから最
上位ビットまでを各々２0〜２n本づつ前記（２n+1−
１）個の信号発生回路の初段から終段までに順次印加
し、前記（ｎ＋１）ビットの制御信号に応じて、前記終
段の信号発生回路から、１／２〜１／２x（ｘ＝２n+1−
１）分周信号又は入力信号と等しいバッファ信号を発生
することを特徴とする分周回路。 - 【請求項２】 前記（２n+1−１）個の信号発生回路
は、前記入力信号が或る値の時にリセット信号を印加す
ることにより、リセットされることを特徴とする請求項
１記載の分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23349093A JP3389292B2 (ja) | 1993-09-20 | 1993-09-20 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23349093A JP3389292B2 (ja) | 1993-09-20 | 1993-09-20 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0795047A JPH0795047A (ja) | 1995-04-07 |
| JP3389292B2 true JP3389292B2 (ja) | 2003-03-24 |
Family
ID=16955833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23349093A Expired - Fee Related JP3389292B2 (ja) | 1993-09-20 | 1993-09-20 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3389292B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010130283A (ja) | 2008-11-27 | 2010-06-10 | Mitsumi Electric Co Ltd | カウンタ回路 |
| CN117674824B (zh) * | 2024-02-01 | 2024-04-09 | 成都铭科思微电子技术有限责任公司 | 一种低抖动时钟分频实现电路 |
-
1993
- 1993-09-20 JP JP23349093A patent/JP3389292B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0795047A (ja) | 1995-04-07 |
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| Date | Code | Title | Description |
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