JP2594571B2 - 遅延回路 - Google Patents
遅延回路Info
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- JP2594571B2 JP2594571B2 JP62218203A JP21820387A JP2594571B2 JP 2594571 B2 JP2594571 B2 JP 2594571B2 JP 62218203 A JP62218203 A JP 62218203A JP 21820387 A JP21820387 A JP 21820387A JP 2594571 B2 JP2594571 B2 JP 2594571B2
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- Japan
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- type flip
- flop
- stage
- output
- flops
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は遅延回路、特にディジタル信号を遅延させる
遅延回路に関する。
遅延回路に関する。
従来のこの種の遅延回路は、第７図に例示するよう
に、クロック信号３に同期して動作する複数のＤ形フリ
ップフロップD1〜Dnにより構成されており、ディジタル
なデータ信号１を遅延させた出力２を生成する。
に、クロック信号３に同期して動作する複数のＤ形フリ
ップフロップD1〜Dnにより構成されており、ディジタル
なデータ信号１を遅延させた出力２を生成する。
また、遅延時間を可変にしたものとしては、第８図に
示すように、７つのＤ形フリップフロップD1〜D7と３つ
のスイッチ6,7および８の組み合わせによる遅延回路が
知られている。
示すように、７つのＤ形フリップフロップD1〜D7と３つ
のスイッチ6,7および８の組み合わせによる遅延回路が
知られている。
上述した従来の遅延回路は、１つのフリップフロップ
で１ビットだけ遅延させる構成となっているため、周期
の長いデータ信号の位相を遅延させる場合には多くのフ
リップフロップは同じ信号を記憶することとなるので、
遅延させるビット数が大きくなると、必要となるフリッ
プフロップの数も増加するという欠点を有する。
で１ビットだけ遅延させる構成となっているため、周期
の長いデータ信号の位相を遅延させる場合には多くのフ
リップフロップは同じ信号を記憶することとなるので、
遅延させるビット数が大きくなると、必要となるフリッ
プフロップの数も増加するという欠点を有する。
上述した従来の遅延回路に対し、本発明は、分周器の
出力によってＤ形フリップフロップを駆動するという相
違点を有する。
出力によってＤ形フリップフロップを駆動するという相
違点を有する。
本発明の遅延回路は、初段が、外部から供給されるク
ロック信号によって駆動される縦続接続されたＮ段のＴ
形フリップフロップの群と、 初段が、外部から供給されるデータ信号を入力とし、
終段が前記クロック信号によって駆動され、かつＭ（１
≦Ｍ≦Ｎ）段目が（Ｎ−Ｍ＋１）段目の前記Ｔ形フリッ
プフロップの出力によって駆動される（Ｎ＋１）段のＤ
形フリップフロップの群と、 前記データ信号の立上り及び立下りに応答して前記全
Ｔ形フリップフロップを初期状態にするリセット回路 とを有し、（Ｎ＋１）段目の前記Ｄ形フリップフロップ
から前記データ信号に対する遅延出力を取出すようにし
たことを特徴とする。
ロック信号によって駆動される縦続接続されたＮ段のＴ
形フリップフロップの群と、 初段が、外部から供給されるデータ信号を入力とし、
終段が前記クロック信号によって駆動され、かつＭ（１
≦Ｍ≦Ｎ）段目が（Ｎ−Ｍ＋１）段目の前記Ｔ形フリッ
プフロップの出力によって駆動される（Ｎ＋１）段のＤ
形フリップフロップの群と、 前記データ信号の立上り及び立下りに応答して前記全
Ｔ形フリップフロップを初期状態にするリセット回路 とを有し、（Ｎ＋１）段目の前記Ｄ形フリップフロップ
から前記データ信号に対する遅延出力を取出すようにし
たことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
第１図において、T1,T2はＴ形フリップフロップ,D1,D
2,D3はＤ形フリップフロップ、１はデータ信号、２は出
力、３はクロック信号、４はリセット信号、５はリセッ
ト回路である。
2,D3はＤ形フリップフロップ、１はデータ信号、２は出
力、３はクロック信号、４はリセット信号、５はリセッ
ト回路である。
クロック信号３はＴ形フリップフロップT1により分周
し、その出力をＴ形フリップフロップT2により分周す
る。したがって、Ｔ形フリップフロップT1は1/2分周波
形、Ｔ形フリップフロップT2は1/4分周波形を出力す
る。
し、その出力をＴ形フリップフロップT2により分周す
る。したがって、Ｔ形フリップフロップT1は1/2分周波
形、Ｔ形フリップフロップT2は1/4分周波形を出力す
る。
Ｄ形フリップフロップD1は1/4分周波形により駆動さ
れてデータ信号１をラッチし出力する。Ｄ形フリップフ
ロップD2は、1/2分周波形により駆動されてこの出力を
ラッチし出力する。さらにＤ形フリップフロップD3は、
クロック信号３により駆動されてＤ形フリップフロップ
D2の出力をラッチし出力する。
れてデータ信号１をラッチし出力する。Ｄ形フリップフ
ロップD2は、1/2分周波形により駆動されてこの出力を
ラッチし出力する。さらにＤ形フリップフロップD3は、
クロック信号３により駆動されてＤ形フリップフロップ
D2の出力をラッチし出力する。
リセット回路５は、データ信号１の立上がりと立下が
りを検出するとＴ形フリップフロップT1およびT2をリセ
ットするので常にデータ信号１に一定の遅延を施した信
号が出力２として得られることになる。
りを検出するとＴ形フリップフロップT1およびT2をリセ
ットするので常にデータ信号１に一定の遅延を施した信
号が出力２として得られることになる。
第２図は本発明の第２の実施例を示す回路図である。
本実施例においては、Ｔ形フリップフロップT2の出力
をとしているがこれは、Ｑ出力とするとリセット信号
４によりリセットされたあと、Ｔ形フリップフロップT2
がすぐに立上がってＤ形フリップD1をすぐ駆動してしま
い、Ｄ形フリップフロップD1にて遅延が得られなくなっ
てしまうのを防ぐためである。第２図においては、リセ
ット回路５の詳細が示されており、NAND9および10と、N
OR11と、インバータ12および13から成ることがわかる。
をとしているがこれは、Ｑ出力とするとリセット信号
４によりリセットされたあと、Ｔ形フリップフロップT2
がすぐに立上がってＤ形フリップD1をすぐ駆動してしま
い、Ｄ形フリップフロップD1にて遅延が得られなくなっ
てしまうのを防ぐためである。第２図においては、リセ
ット回路５の詳細が示されており、NAND9および10と、N
OR11と、インバータ12および13から成ることがわかる。
本実施例のタイムチャートを第５図に示す。
第５図を参照すると、Ｄ形フリップフロップD1はＴ形
フリップフロップT2により駆動され、Ｄ形フリップフロ
ップD2はＴ形フリップフロップT1により駆動されている
ことがわかる。ここで特記すべきことは、Ｄ形フリップ
フロップD1およびD2の出力が同時に変化していないの
は、Ｔ形フリップフロップT2の出力がT1の出力より遅れ
ているからである。このようにして、第２図の回路によ
れば７ビットの遅延が得られる。
フリップフロップT2により駆動され、Ｄ形フリップフロ
ップD2はＴ形フリップフロップT1により駆動されている
ことがわかる。ここで特記すべきことは、Ｄ形フリップ
フロップD1およびD2の出力が同時に変化していないの
は、Ｔ形フリップフロップT2の出力がT1の出力より遅れ
ているからである。このようにして、第２図の回路によ
れば７ビットの遅延が得られる。
第３図は本発明の第３の実施例の回路図を示し、第２
図に示した第２の実施例に対しＤ形フリップフロップD4
とＴ形フリップフロップT3を有している。
図に示した第２の実施例に対しＤ形フリップフロップD4
とＴ形フリップフロップT3を有している。
この場合には、第６図に示すタイムチャートから明ら
かなように、13ビットの遅延が得られる。
かなように、13ビットの遅延が得られる。
第４図は本発明の第４の実施例を示す回路図であり、
第１図に示した第１の実施例に対し、スイッチ6,7およ
び８を追加している。
第１図に示した第１の実施例に対し、スイッチ6,7およ
び８を追加している。
本実施例においては、Ｄ形フリップフロップD1,D2,D3
の出力をスイッチ6,7,8により選択することにより、遅
延ビット数を可変とすることができる。
の出力をスイッチ6,7,8により選択することにより、遅
延ビット数を可変とすることができる。
以上説明したように本発明は、Ｄ形フリップフロップ
を分周出力によって駆動することによって、従来回路に
比べ少ないフリップフロップによって遅延ビット数を大
きくすることができるという効果がある。すなわち、2n
＋２個のフリップフロップを用いた場合に、従来回路で
は2n＋２ビットだけ遅延するのに対し、本発明によれば
３×2n-1＋１ビットの遅延が得られる。
を分周出力によって駆動することによって、従来回路に
比べ少ないフリップフロップによって遅延ビット数を大
きくすることができるという効果がある。すなわち、2n
＋２個のフリップフロップを用いた場合に、従来回路で
は2n＋２ビットだけ遅延するのに対し、本発明によれば
３×2n-1＋１ビットの遅延が得られる。
第１図〜第４図は本発明の第1,第2,第3,第４の実施例、
第５図，第６図は第2,第３の実施例のタイムチャート、
第７図，第８図は従来例をそれぞれ示す。 １……データ信号、２……出力、３……クロック信号、
４……リセット信号、５……リセット回路、6,7,8……
スイッチ、D0〜Dn……Ｄ形フリップフロップ、T1,T2,T3
……Ｔ形フリップフロップ。
第５図，第６図は第2,第３の実施例のタイムチャート、
第７図，第８図は従来例をそれぞれ示す。 １……データ信号、２……出力、３……クロック信号、
４……リセット信号、５……リセット回路、6,7,8……
スイッチ、D0〜Dn……Ｄ形フリップフロップ、T1,T2,T3
……Ｔ形フリップフロップ。
Claims (1)
- 【請求項１】初段が、外部から供給されるクロック信号
によって駆動される縦続接続されたＮ段のＴ形フリップ
フロップの群と、 初段が、外部から供給されるデータ信号を入力とし、終
段が前記クロック信号によって駆動され、かつＭ（１≦
Ｍ≦Ｎ）段目が（Ｎ−Ｍ＋１）段目の前記Ｔ形フリップ
フロップの出力によって駆動される（Ｎ＋１）段のＤ形
フリップフロップの群と、 前記データ信号の立上り及び立下りに応答して前記全Ｔ
形フリップフロップを初期状態にするリセット回路 とを有し、（Ｎ＋１）段目の前記Ｄ形フリップフロップ
から前記データ信号に対する遅延出力を取出すようにし
たことを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62218203A JP2594571B2 (ja) | 1987-08-31 | 1987-08-31 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62218203A JP2594571B2 (ja) | 1987-08-31 | 1987-08-31 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6461116A JPS6461116A (en) | 1989-03-08 |
| JP2594571B2 true JP2594571B2 (ja) | 1997-03-26 |
Family
ID=16716237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62218203A Expired - Lifetime JP2594571B2 (ja) | 1987-08-31 | 1987-08-31 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594571B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325346A (en) * | 1976-08-20 | 1978-03-09 | Matsushita Electric Ind Co Ltd | Digital delay circuit |
| JPS55676A (en) * | 1979-01-26 | 1980-01-07 | Hitachi Ltd | Pulse delay circuit |
| JPS58165419A (ja) * | 1982-03-26 | 1983-09-30 | Toshiba Corp | 移相器 |
-
1987
- 1987-08-31 JP JP62218203A patent/JP2594571B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6461116A (en) | 1989-03-08 |
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