JPS58165419A - 移相器 - Google Patents

移相器

Info

Publication number
JPS58165419A
JPS58165419A JP57047109A JP4710982A JPS58165419A JP S58165419 A JPS58165419 A JP S58165419A JP 57047109 A JP57047109 A JP 57047109A JP 4710982 A JP4710982 A JP 4710982A JP S58165419 A JPS58165419 A JP S58165419A
Authority
JP
Japan
Prior art keywords
phase
circuit
bit
flip
phase shift
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57047109A
Other languages
English (en)
Inventor
Hidehiro Takahashi
英博 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
Priority to JP57047109A priority Critical patent/JPS58165419A/ja
Publication of JPS58165419A publication Critical patent/JPS58165419A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はディジタル移相器に@する。
(発明の技術的背景とその間1ea) fイジタル移相赫には従来、2横頌のものがある。1つ
は7リツグフロツプに代表されるディジタル素子によっ
て構成する方法−であり、他の1つはlIt・抵抗回路
(以下CR−回路と略称)に代表されるアナログ素子に
よって構成する方法である。
フリッププロップによって構成する従来の移相器の例を
StS及び1I2111に示す。
11−はアリツブ70ツブ(1a ト(1h )でシフ
トレジスタを+lII成し、キャリア(3)に対して遅
延を加えろ事によって各段から移相出力を得るものであ
る。a択スイッチ(2)Kよって所望の移相信号を出力
端・5)より得ることができる。同図では8段のシフト
レジスタを用いである。キャリア間波数をf、oとし%
PiJ図の方式で0〜g、g、 fJステップの移相器
を構成するためには、遅延信号(4)として8foの喝
波教信号を必要とする。第211i1はフリップフロッ
プによって構成する従来の方法の他の例である。
原損嗜を分鴫!nsKよ抄分喝してキャリアq4を作る
。キャリアは位相反転!daKj−pて18o・の移相
を受け、フリップ7wyプ(10a)Qlod) K 
1 ッて各々9G?45・、 22.5・、11゜25
”の移相を受ける。
フリップフロップによるラッチを確実にする九め4延素
子(17ト17d) Kよって1段毎に信号の遅延を行
なう、遷延量は?リップフロッグの立上抄時間以上、且
つ段数をNとし最小移相量に対応する時間Tとしてr 
/ N以下であればよい、スイッチ(11ト11 e 
)の切替(よりて所望の移相を受は九出力が出力端a・
に得られる。スイッチ(lla)が2°、スイッチ(l
ie)が24のピットに対応する。Nのピット種変を持
つ移相器を得るくはキャリア周tILaをfoとしてf
o−がの周波数を、持つ原振を必要とする。
以上@1図、第2図の例においては、いずれも移相精f
K見合っただけの高い周波数の原@、及びその原振周波
数にて動作するフリップフロップ等の回路素子が必要で
ある。この点が、これらの方式における欠点である。
次KCEiH路によって構成される移相回路の例を第3
図に示す、[振鴎は位相反転a(31で180’の移相
を受け%RIC1〜a4C4の08回路で180°以下
の移相を受ける。Ca回路で移相を受けた信号はパ□。
ッファ(22m−’22c )によ〉11形、増幅され
て次段の−。
移相を受は番、各段O移相−・は各C0RKよりて決定
され、通常は9G’、45°、22.5’・・・(18
0シP:Nは整*)K選ばれる。各々の移相量をスイッ
チ(21a〜211)Kよって選択・組合せることによ
り所望の箒装置を得もことができる。
この方式の欠点は最上位ピッ)K相当する部分の01%
定数に対し%最上位ビットの移相量に相当するCai!
数以下の楕蜜が要求される事である。
一般に抵抗、5at一種変よ〈製作する事は困−である
から、この方式によれば多ピットの移相器を製作する事
は1暖である。
この蝿が08回11による従来の方式の欠点である。
以上、従来の方法によれば、どの方法によっても多ピッ
トの移相−を形成する事に困−がある。
(4嘴の目的〕 このlie4呟、上述した従来の移相器の問題点く−み
てなされ丸もので、11作容易な充分種変の高い多ピッ
トのs4@aを提供することを目的とする。
(A明の概−、、〕 この発明は5上1位ビットの移相を7リツプフロツプに
よって行ない下位ピットの移相をCf1−回路によって
行なう。
〔発明の効果〕
この発明によれば、従来必要とされ九高lll波用フリ
ップフロップも高程ば容量・抵抗も使用しない移相器が
得られる。ツリツブフロップの動作同波数が低いという
事から、安価となるのみならず消費電力の低下も得ら−
れる。を九、使用する容量・抵抗の種変が低い亀のでよ
いとめう事はそれだけ製作が容易となり、価格の低下が
得られ、また温変変化率に対する性能の劣化を防−ぐこ
とができる。
〔発明の実麿例〕
第411に本@明−実施例の回路脅威を示す。2πを5
ピツトの種変で移相す1事ができるものである。最上位
ピットは簡単のため位相反転!30によって得られる1
80・の移相の有無を選択する。
これは31mのスイッチによつで選択される。
さらに第2.第3ビツトの上位ピットは各々クリップフ
ロップ$2a 、 32b Kよって得られる90°。
45・の移相の有無を選択する。これ杜11b 、 3
1cのスイッチによって選択され番、このときツリツブ
フロップのラッチを確実にする丸め、遅延素子318 
e 3γbが用いられる。これに必−とする遅延量は、
フリップフロップによる移相器の最小値(この例では4
5”)K対応する時間の段数(この例では2)倍以下で
、且つフ゛す;プフロツブの立上り時間以上f6る。ツ
リツブフロップのクロックは原S@を分ms(至)で分
局して得る。
礪4.礪5ピットの下位ピットに相当する移相器は各々
Ca回路(FLo”Cto e Rtt・C■)及びパ
、7ア(33m 、 33b) Kよって得られる。こ
のときRIIO・C1o及び”11・C11はキーリア
131に対して、必要な欅4@It(この例では22.
5・、 1125°)が得先られる1直とする。
この4合、ツリツブフロップの動作遠吠は、第1図及び
填2図に示し九従来の移相6と比べれば3ピツ)Ifの
移相6に要求されるものと等しい。
また、 (JL回路に要求される精度は、第3図に承し
九従来の移相−と比べれば2ピツト精蜜の格楢尋に要求
されるもの゛と等し、い。
第411に承し友実゛總例においては特に5ピツトの移
相器についてのみ述べたが、当然他のピットの移相器に
しいても、上位ピットについてフリップフロップを用い
、下位ピットについて08回路を用いる事によって本発
明を実施することができる。また、酸上位ビットくつ−
て特に位相反転器(至)を用いたが、この部分を@2ピ
ットと同様にフリップ7Oツブを用いて構成しても開用
の効果が得られる。
まえ、実施例においては第2.嬉3ビットをフリップフ
ロップにより、第4.嬉5ピットを08回路により構成
したが、例えば嬉1.@2ピットをフリップフロップ、
第3.4.5ビツトをCa回路、あるいは$1.2.3
.4ビツトをプリップ70ツブ、第5ビツトをCR41
l路というように、Ca回路による最上位ピットがフi
ツブフロップ回路による蛾下位ピットよ抄も1門ビット
とならない1□ 構成であれば、どのような組合せ(よっても本発・・、
:1 明の効果を得ることができ;b g、、、[移相器を示
す図、檎3v!Jは08回路による従来の欅41!虐を
示す図、IIIJ図は本発明の一実施例の移maを承す
1である。
1a〜th・・・フリップ7Oツブ 2・・・スイッチ 3・・・キャリア信号 10J1〜10d・・・フリップフロップ11a〜li
d・・・スイッチ 14・・・キャリア信号 211〜21e・・・スイッチ 23・・・キャリア信号 32a、 33b−yリップ7ayプ 33町33b・・・バッファ sta、31e・・・スイッチ ロ・・・午ヤリア信4 36・・・+周器 ぺ 7゜ 代−人 斧瑠士 則 近 麿 佑 (壇か1名)

Claims (1)

    【特許請求の範囲】
  1. ディジタル情報によって移相量を指定する杉弐〇移相器
    において、フリップフロラ、プと、容酸・抵抗直列回路
    とを備え、上位ピットに対応する移相量はフリップフロ
    ップによって得% F位ビットに対応する移相量は容曖
    、・抵抗直列回路によって得る事を特徴とする移相器。
JP57047109A 1982-03-26 1982-03-26 移相器 Pending JPS58165419A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57047109A JPS58165419A (ja) 1982-03-26 1982-03-26 移相器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57047109A JPS58165419A (ja) 1982-03-26 1982-03-26 移相器

Publications (1)

Publication Number Publication Date
JPS58165419A true JPS58165419A (ja) 1983-09-30

Family

ID=12766007

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57047109A Pending JPS58165419A (ja) 1982-03-26 1982-03-26 移相器

Country Status (1)

Country Link
JP (1) JPS58165419A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6461116A (en) * 1987-08-31 1989-03-08 Nec Corp Delay circuit
EP1215863A3 (en) * 2000-12-18 2005-12-07 Matsushita Electric Industrial Co., Ltd. Phase shifter

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6461116A (en) * 1987-08-31 1989-03-08 Nec Corp Delay circuit
EP1215863A3 (en) * 2000-12-18 2005-12-07 Matsushita Electric Industrial Co., Ltd. Phase shifter

Similar Documents

Publication Publication Date Title
TW200826503A (en) All digital pulse-width control apparatus
JPH0787375B2 (ja) Pwm型d/a変換器
US7956785B2 (en) Return to zero digital to analog converter and converting method thereof
US7342430B1 (en) Write strategy with multi-stage delay cell for providing stable delays on EFM clock
JP3918777B2 (ja) パルス幅変調回路
JPS58165419A (ja) 移相器
JPH07239240A (ja) 物理量検出装置
JP3272533B2 (ja) マルチプレクサ回路およびデマルチプレクサ回路
JPH05191238A (ja) Pwm回路
US20040263266A1 (en) Arrangement and method for digital delay line
JPH09168035A (ja) 伝送データ整形装置
JPS63260218A (ja) 制御発振器
JPH08330946A (ja) 時間計数回路及びカウンタ回路
JPS62192097A (ja) シフトレジスタ回路
JP2024022445A (ja) エントロピーソース回路
JP2008294492A (ja) 多相クロック生成回路
JPH0514153A (ja) 二相クロツク信号発生回路
JP2003198373A (ja) Pwm変換回路、d/a変換器およびpwm変換方法
JP3195556B2 (ja) 時間計数回路及びパルス信号生成方法
SU805305A1 (ru) Параллельный комбинационный сумма-TOP HA пРибОРАХ C пЕТлЕй гиСТЕРЕзиСА
JP2712725B2 (ja) 並列ディジタル信号のラッチ装置
JPH05259895A (ja) 奇数分周器
JPH05308263A (ja) ディジタル位相比較器
JPS62260418A (ja) フリツプフロツプ回路
JPS6390236A (ja) 誤り率劣化警報回路