JPH08330946A

JPH08330946A - 時間計数回路及びカウンタ回路

Info

Publication number: JPH08330946A
Application number: JP8061229A
Authority: JP
Inventors: Keiichi Kusumoto; 馨一楠本; Shiro Michimasa; 志郎道正; Yutaka Terada; 裕寺田; Akira Matsuzawa; 昭松澤
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-03-28
Filing date: 1996-03-18
Publication date: 1996-12-13

Abstract

(57)【要約】【課題】高精度で且つ消費電力の少ない、パルス信号
のパルス間隔を測定する時間計数回路を提供する。【解決手段】リング状に接続された奇数個のインバー
タからなり、信号の遷移が循環するインバータリング１
１と、測定対象のパルス信号の立ち上がり時に前記イン
バータリング１１を構成する全てのインバータの出力端
子の信号を出力する保持回路列１２と、反転回路列１３
ａ及びエンコーダ１３ｂからなり前記信号を数値データ
に変換し出力する信号変換手段と、インバータリング１
１における信号遷移の周回数を計数するカウンタ１５ａ
及びカウンタ出力保持回路１５ｂと、信号変換手段から
出力される数値データをカウンタ出力保持回路１５ｂか
ら出力される信号遷移の周回数を用いて補正する機能を
有する時間差演算回路１４からなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス信号のパル
ス間隔等の時間を測定する時間計数回路に関する。

【０００２】

【従来の技術】パルス信号のパルス間隔等の時間を測定
する時間計数回路は、ディジタル通信等によく利用され
ている。近年、時間計数回路は、ＣＭＯＳトランジスタ
によって構成することにより他のディジタル回路と同じ
チップ上に配することが可能となっている。これによ
り、半導体デバイスのコストが大幅に削減されている。

【０００３】また、時間計数回路は、更なる精度の向上
及び動作の安定化により、ＦＭ波の復調、ＬＳＩのバス
信号の復調等様々な分野への応用が考えられる。特に、
微小時間を正確且つ安定して測定できる時間計数回路を
ＬＳＩのバス信号の復調に利用できた場合、ＬＳＩのバ
ス数を大幅に削減することができる。

【０００４】図１０は、従来の時間計数回路の一例を示
す構成図である。図１０において、５１はインバータリ
ング（ＩＲ）、５２は保持回路列、５３は信号変換手
段、５４は時間差演算回路、５５ａはカウンタ、５５ｂ
はカウンタ出力保持回路である。また、パルス信号入力
端子からは測定対象のパルス信号が入力され、演算結果
出力端子からは入力されたパルス信号のパルス間隔の時
間が出力される。

【０００５】図１０に示した時間計数回路は、２つのイ
ンバータからなる複数の遅延回路と３つのインバータか
らなる１つの遅延回路（図１０における最終段）とをリ
ング状に接続することにより構成されたインバータリン
グ５１を用いている。インバータリング５１は、奇数個
のインバータにより構成されているので、いわゆる発振
が起こり、信号の遷移が時間の経過と共に順次動いてい
きインバータリング５１を循環する。したがって、各遅
延回路の出力電圧の変化を見ることにより、時間測定す
ることができる。

【０００６】インバータリング５１を構成する各遅延回
路の出力電圧は、保持回路列５２を構成するフリップフ
ロップ（ＦＦ）によってそれぞれ保持されており、測定
対象のパルス信号が立ち上がると、信号変換手段５３に
出力される。信号変換手段５３は、各遅延回路の出力電
圧をデータに変換し、時間差演算回路５４に出力する。
また、カウンタ５５ａは、インバータリング５１におけ
る信号の遷移の周回数を計測し、計測データをカウンタ
出力保持回路５５ｂを介して時間差演算回路５４に出力
する（電子情報通信学会、信学技報、ＩＣＤ９３−７７
（１９９３−０８）、“時間／数値変換ＬＳＩ”参
照）。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
時間計数回路には、以下のような問題がある。

【０００８】インバータリングが発振するためには、イ
ンバータの個数は奇数であることが必須条件である。ま
た、後続の演算回路の構成を簡易にするためには、遅延
回路の段数は２のべき乗であることが好ましい。このた
め、従来の時間計数回路では、図１０に示したように、
インバータリングは回路構成の異なる遅延回路を備える
ことになる。

【０００９】ところが、回路構成が異なるために、イン
バータリングの各段の遅延回路における信号遅延時間を
全て等しくすることは困難である。また、各遅延回路に
おける信号遅延時間が全て等しくなるように設計したと
しても、電源電圧が変動した場合、回路構成の異なる遅
延回路では信号遅延時間の変動自体にばらつきが生じ
る。したがって、従来の時間計数回路では、まず、測定
された時間データと実時間との関係において線形性が保
証できないという問題がある。

【００１０】また、信号の遷移の周回数を計数するカウ
ンタは、入力信号が変化するたびに出力データに１を加
算するという動作を行う。この加算動作にはある時間を
要するため、この時間内に測定対象のパルス信号が立ち
上がり接続されているカウンタ出力保持回路列が保持動
作に入ると、正しいデータを出力することができず誤差
が発生するという問題がある。カウンタの出力データは
時間データの上位ビットに当るため、誤差が発生したと
きの影響は極めて大きく、無視できない。

【００１１】しかも、我々が時間計数回路の応用を考え
ている分野では、１つの遅延回路当たりの遅延時間が１
ｎｓ以下の時間計数回路が望まれるのに対し、カウンタ
の加算動作には最小でも５ｎｓ程度の時間を要するの
で、この問題による影響は従来よりも格段に大きくな
る。

【００１２】さらに、従来の時間計数回路には、次のよ
うな問題もある。

【００１３】インバータリングは発振回路であるので多
くの電力を消費する。消費電力を低減するためには遅延
回路の段数はできるだけ少ない方が好ましい。また、従
来の時間計数回路における時間分解能は、インバータリ
ングを構成する各遅延回路の信号遅延時間によって決ま
る。このため、時間分解能をさらに向上させるためには
各遅延回路の信号遅延時間を小さくする必要がある。

【００１４】消費電力を低減するために遅延回路の段数
を減らすと、信号遷移の周回時間も短くなる。また、時
間分解能を向上させるために信号遅延時間を小さくして
も、信号遷移の周回時間が短くなる。しかし、信号遷移
の周回時間を過度に短くした場合、周回数を計数するカ
ウンタの動作が間に合わなくなる。

【００１５】そのため、従来の時間計数回路では、ま
ず、周回数を計数するカウンタの動作に支障のない範囲
でしか遅延回路の段数を減らすことができず、消費電力
を削減するのに限界があるという問題がある。また、信
号遅延時間を小さくする場合、信号遷移の周回時間が過
度に短くならないように遅延回路の段数を増やす必要が
生じるので、時間分解能を向上させると消費電力が増大
するという問題がある。

【００１６】本発明は、前記のような問題に鑑み、高精
度であり且つ消費電力の少ない時間計数回路を提供する
ことを課題とする。

【００１７】

【課題を解決するための手段】前記の課題を解決するた
め、請求項１の発明が講じた解決手段は、時間計数回路
として、同一構成の奇数個の遅延回路からなり発振によ
って信号の遷移が循環する遅延回路リングを備え、前記
遅延回路リングの出力信号から得られた数値データを演
算が容易になるよう補正する機能を有するものであり、
これにより、各遅延回路における信号遅延時間はそれぞ
れ等しいので時間データと実時間との関係において線形
性が保証されると共に、時間データの演算は従来と同様
に容易である。

【００１８】また、請求項２の発明が講じた解決手段
は、時間計数回路として、複数の遅延回路からなり発振
によって信号の遷移が循環する遅延回路リングと、前記
遅延回路リングを構成する遅延回路の中の互いに異なる
遅延回路の出力端子における信号遷移の回数をそれぞれ
計数する複数のカウンタ回路とを備え、前記遅延回路リ
ングにおける信号の遷移の位置に従って前記複数のカウ
ンタ回路の中の１つを選択し、選択したカウンタ回路の
計数データから前記遅延回路リングにおける信号遷移の
周回数を求めるように構成されたものであり、これによ
り、周回数データにおける誤差の発生を回避することが
でき時間測定の精度が向上する。

【００１９】また、請求項３の発明が講じた解決手段
は、時間計数回路として、複数の遅延回路からなり発振
によって信号の遷移が循環する遅延回路リングと、前記
遅延回路リングを構成する遅延回路の出力端子にそれぞ
れ接続された複数の保持回路からなり、入力されたパル
ス信号の立ち上がり時に、各保持回路からそれぞれ接続
された遅延回路の出力端子における信号を出力する複数
の保持回路列とを備え、各保時回路列には、測定対象の
パルス信号及び該測定対象のパルス信号とそれぞれ異な
る時間差を持つパルス信号をそれぞれ入力し、各保持回
路列から出力された信号を基にして時間データを演算す
るように構成されているものであり、これにより、遅延
回路の信号遅延時間を短縮することなく時間分解能を向
上させることができる。

【００２０】また、請求項４の発明が講じた解決手段
は、時間計数回路として、複数の遅延回路からなり発振
によって信号の遷移が循環する遅延回路リングと、前記
遅延回路リングを構成する一の遅延回路の出力端子にお
ける信号遷移の回数を、前記遅延回路リングにおける信
号遷移の周回数として計数するカウンタ回路とを備え、
前記カウンタ回路は複数のカウンタを備えており、前記
一の遅延回路の出力端子における信号を基にして当該信
号よりも周期が長くそれぞれ異なる時間差を持つ複数の
信号を生成し、生成した信号の遷移を各カウンタによっ
てそれぞれ計数し、各カウンタの計数データから前記遅
延回路リングにおける信号遷移の周回数を求めるもので
あり、これにより、カウンタの動作時間に起因する遅延
回路リングにおける信号遷移の周回時間の条件を緩和す
ることができる。

【００２１】請求項５の発明が講じた解決手段は、請求
項１の発明を具体化するものであり、パルス信号のパル
ス間隔を測定する時間計数回路として、同じ構成からな
る奇数個の遅延回路がリング状に接続されることにより
構成され信号の遷移が循環する遅延回路リングと、前記
遅延回路リングを構成する全ての遅延回路の出力端子に
それぞれ接続されている複数の保持回路からなり測定対
象のパルス信号を入力とし該測定対象のパルス信号の立
ち上がり時に各保持回路から該保持回路が接続されてい
る遅延回路の出力端子における信号を出力する保持回路
列と、前記保持回路列から出力される信号を数値データ
に変換する信号変換手段と、前記信号変換手段から出力
される数値データを補正して時間データを求め該時間デ
ータを基にして前記測定対象のパルス信号のパルス間隔
を演算する時間差演算回路とを備えた構成とするもので
ある。

【００２２】請求項５の発明により、リング状に接続さ
れた奇数個の遅延回路からなる遅延回路リングを、信号
の遷移が循環する。測定対象のパルス信号が立ち上がる
と、全ての遅延回路の出力端子における信号が、保持回
路列から出力される。この信号は、信号変換手段により
数値データに変換される。遅延回路リングを構成する各
遅延回路の構成は全て同じであるので、各遅延回路にお
ける信号遅延時間はそれぞれ等しい。このため、信号の
遷移は遅延回路リングを一定速度で循環するので、数値
データは時間の経過に比例して変化する。また、時間差
演算回路が数値データを補正する機能を有しているの
で、遅延回路の段数が２のべき乗でなくても、パルス間
隔の演算にかかる負担は従来と変わらない。

【００２３】ここで、請求項６の発明は、前記請求項５
の時間計数回路に、前記遅延回路リングを構成する一の
遅延回路の出力端子に接続されており前記一の遅延回路
の出力端子における信号の遷移の回数を前記遅延回路リ
ングにおける信号の遷移の周回数として計数すると共に
前記測定対象のパルス信号を入力とし該測定対象のパル
ス信号の立ち上がり時に前記周回数を出力するカウンタ
回路を付加し、前記時間差演算回路は、前記信号変換手
段から出力される数値データを前記カウンタ回路から出
力される周回数を用いて補正して時間データを求めるも
のとする。

【００２４】請求項６の発明により、カウンタ回路から
遅延回路リングにおける信号の遷移の周回数が出力され
る。時間データは、信号変換手段から出力される数値デ
ータをカウンタ回路から出力される周回数を用いて補正
することにより求められる。このため、時間データは時
間の経過に比例して変化する。また、数値データが補正
されることにより、パルス間隔の演算にかかる負担は従
来と変わらない。

【００２５】また、請求項７の発明は、請求項６の発明
に係る時間計数回路において、前記遅延回路リングは
（２ⁿ＋１）個（ｎは正の整数）の遅延回路からなり、
前記信号変換手段は前記保持回路列から出力される信号
を（ｎ＋１）ビットの２進数データに変換するものであ
り、前記カウンタ回路は前記周回数を２進数データとし
て出力するものであり、前記時間差演算回路は、前記信
号変換手段から出力されるｎ＋１ビットの２進数データ
に前記カウンタ回路から出力される２進数データを加算
することにより第１のデータを求めると共に前記カウン
タ回路から出力される２進数データを２ⁿ倍することに
より第２のデータを求め、前記第１のデータと前記第２
のデータとを加算することにより前記時間データを求め
るものである。

【００２６】請求項７の発明により、遅延回路リングは
同じ構成を持つ２ⁿ＋１個の遅延回路を備えている。時
間差演算回路において、信号変換手段から出力されるｎ
＋１ビットの数値データとカウンタ回路から出力される
周回数とを用いて、簡単な演算処理により時間データが
求められる。このため、簡易な回路を付加するだけで、
数値データの補正処理を実現することができる。

【００２７】さらに、請求項８の発明は、前記請求項５
〜７のいずれか１項の時間計数回路における各遅延回路
は、それぞれ同じ構成を持つ１つのインバータからなる
ものとする。

【００２８】請求項８の発明の構成により、同じ段数の
遅延回路リングを構成するのに要するインバータ数を、
従来よりも大幅に削減することができる。

【００２９】ここで、請求項９の発明は、請求項１の発
明に加えて請求項４の発明を具体化するものであり、前
記請求項６の時間計数回路におけるカウンタ回路は、前
記一の遅延回路の出力端子における信号を入力とし該信
号の２倍の周期を持つ分周クロック信号を発生し出力す
る分周回路と、前記一の遅延回路の出力端子における信
号と分周クロック信号とを入力とし前記分周クロック信
号と同じ周期を持ち且つそれぞれタイミングの異なる複
数の副クロック信号を発生し出力するクロック発生回路
と、前記複数の副クロック信号の立ち上がりまたは立ち
下がりをそれぞれ計数し複数の副データとして出力する
複数のカウンタと、前記複数の副データが入力されると
共に前記一の遅延回路の出力端子における信号と分周ク
ロック信号とが入力され前記一の遅延回路の出力端子に
おける信号と分周クロック信号とを基にして前記複数の
副データの中から１つを選択し仮の計数データとして出
力する選択回路と、前記測定対象のパルス信号を入力と
すると共に前記一の遅延回路の出力端子における信号と
分周クロック信号と仮の計数データとを入力とし前記一
の遅延回路の出力端子における信号を変換して得られる
データを最下位ビットとし前記分周クロック信号を変換
して得られるデータを下位から２番目のビットとすると
共に前記仮の計数データを上位ビットとする計数データ
を前記測定対象のパルス信号の立ち上がり時に前記周回
数として出力する計数データ保持回路とからなるものと
する。

【００３０】請求項９の発明により、遅延回路リングを
構成する一の遅延回路の出力端子における信号が従来よ
りも高速に遷移しても、カウンタ回路により周回数を確
実に計数することができる。このため、信号遷移の周回
時間を大幅に短縮することができる。

【００３１】また、請求項１０の発明は、請求項１の発
明に加えて請求項２の発明を具体化するものであり、前
記請求項５の時間計数回路において、前記信号変換手段
は前記保持回路列から出力される信号を基にして選択信
号を作成して出力する機能を有しており、前記遅延回路
リングを構成する一の遅延回路の出力端子に接続されて
おり前記一の遅延回路の出力端子における信号の遷移の
回数を前記遅延回路リングにおける信号遷移の第１の周
回数として計数すると共に前記測定対象のパルス信号を
入力とし該測定対象のパルス信号の立ち上がり時に前記
第１の周回数を出力する第１のカウンタ回路と、前記遅
延回路リングを構成する他の遅延回路の出力端子に接続
されており前記他の遅延回路の出力端子における信号の
遷移の回数を前記遅延回路リングにおける信号遷移の第
２の周回数として計数すると共に前記測定対象のパルス
信号を入力とし該測定対象のパルス信号が立ち上がり時
に前記第２の周回数を出力する第２のカウンタ回路と、
前記第１の周回数及び第２の周回数が入力されると共に
前記選択信号が入力され前記選択信号を基にして前記第
１の周回数及び第２の周回数のうちいずれか１つを周回
数データとして選択し前記時間差演算回路に出力する選
択回路とをさらに備え、前記時間差演算回路は、前記信
号変換手段から出力される数値データを前記選択回路か
ら出力される周回数データを用いて補正して時間データ
を求める構成を付加するものである。

【００３２】請求項１０の発明により、信号変換手段か
らは、カウンタ回路の選択を指示する選択信号も出力さ
れる。また、測定対象のパルス信号が立ち上がると、一
の遅延回路の出力端子に接続されている第１のカウンタ
回路から第１の周回数が出力されると共に他の遅延回路
の出力端子に接続されている第２のカウンタ回路から第
２の周回数が出力され、選択回路により、前記選択信号
を基に第１の周回数及び第２の周回数のうちいずれか１
つが周回数データとして選択される。選択信号は、信号
の遷移の位置に従って出力が安定している方のカウンタ
回路を選択するよう指示するので、周回数データにおけ
る誤差の発生を回避することができる。

【００３３】ここで、請求項１１の発明は、前記請求項
１０の時間計数回路における信号変換手段は、前記遅延
回路リングにおいて信号の遷移が前記一の遅延回路より
も第１の所定数前の遅延回路を通過したとき前記第２の
周回数を選択するよう指示し、信号の遷移が前記他の遅
延回路よりも第２の所定数前の遅延回路を通過したとき
前記第１の周回数を選択するよう指示する選択信号を、
前記選択回路に出力するものとする。

【００３４】また、請求項１２の発明は、請求項１の発
明に加えて請求項３の発明を具体化するものであり、前
記請求項５の時間計数回路において、測定対象のパルス
信号を入力とし前記測定対象のパルス信号とそれぞれ異
なる時間差を持って前記測定対象のパルス信号と同じ変
化をする複数の副パルス信号を発生させ出力するパルス
発生回路と、前記遅延回路リングを構成する全ての遅延
回路の出力端子にそれぞれ接続されている複数の保持回
路からなり前記複数の副パルス信号をそれぞれ入力とし
該副パルス信号の立ち上がり時に各保持回路から該保持
回路が接続されている遅延回路の出力端子における信号
を出力する複数の副保持回路列とをさらに備え、前記信
号変換手段は、前記複数の副保持回路列から出力される
信号を参照することにより前記保持回路列から出力され
る信号を前記遅延回路における信号遅延時間よりも小さ
い単位で時間を表現する数値データに変換する機能を有
するものとする。

【００３５】請求項１２の発明により、測定対象のパル
ス信号とそれぞれ異なる時間差を持って同じ変化をする
複数の副パルス信号が、パルス発生回路から出力され
る。各副パルス信号が立ち上がると、各副保持回路列か
ら遅延回路の出力端子における信号が出力される。信号
変換手段により、各副保持回路列から出力される信号が
参照され、保持回路列から出力される信号が各遅延回路
における信号遅延時間よりも小さい単位で時間を表現す
る数値データに変換される。すなわち、時間分解能を向
上することができる。

【００３６】そして、請求項１３の発明は、前記請求項
５の時間計数回路における信号変換手段は、前記保持回
路列を構成する複数の保持回路のうち、奇数段の保持回
路又は偶数段の保持回路のいずれか一方の出力端子にそ
れぞれ接続された反転回路からなる反転回路列を備え、
前記反転回路列から出力された信号及び前記反転回路列
を構成する反転回路が接続されていない保持回路から出
力された信号を数値データに変換するものとする。

【００３７】また、請求項１４の発明が講じた解決手段
は、請求項２の発明を具体化するものであり、パルス信
号のパルス間隔を測定する時間計数回路として、リング
状に接続された複数の遅延回路からなり信号の遷移が循
環する遅延回路リングと、前記遅延回路リングを構成す
る遅延回路の出力端子にそれぞれ接続されている複数の
保持回路からなり測定対象のパルス信号を入力とし該測
定対象のパルス信号の立ち上がり時に各保持回路から該
保持回路が接続されている遅延回路の出力端子における
信号を出力する保持回路列と、前記保持回路列から出力
される信号を数値データに変換し出力すると共に前記保
持回路列から出力される信号を基にして選択信号を作成
して出力する信号変換手段と、前記遅延回路リングを構
成する一の遅延回路の出力端子に接続されており前記一
の遅延回路の出力端子における信号の遷移の回数を前記
遅延回路リングにおける信号遷移の第１の周回数として
計数すると共に前記測定対象のパルス信号を入力とし該
測定対象のパルス信号の立ち上がり時に前記第１の周回
数を出力する第１のカウンタ回路と、前記遅延回路リン
グを構成する他の遅延回路の出力端子に接続されており
前記他の遅延回路の出力端子における信号の遷移の回数
を前記遅延回路リングにおける信号遷移の第２の周回数
として計数すると共に前記測定対象のパルス信号を入力
とし該測定対象のパルス信号の立ち上がり時に前記第２
の周回数を出力する第２のカウンタ回路と、前記第１の
周回数及び第２の周回数が入力されると共に前記選択信
号が入力され前記選択信号を基にして前記第１の周回数
及び第２の周回数のうちいずれか１つを周回数データと
して選択し出力する選択回路と、前記信号変換手段から
出力される数値データと前記選択回路から出力される周
回数データとを用いて時間データを求め該時間データを
基に前記測定対象のパルス信号のパルス間隔を演算する
時間差演算回路とを備えたものである。

【００３８】請求項１４の発明により、リング状に接続
された複数の遅延回路からなる遅延回路リングを、信号
の遷移が循環する。測定対象のパルス信号が立ち上がる
と、遅延回路の出力端子における信号が保持回路列から
出力される。この信号は、信号変換手段により数値デー
タに変換される。信号変換手段からは、カウンタ回路の
選択を指示する選択信号も出力される。また、測定対象
のパルス信号が立ち上がると、一の遅延回路の出力端子
に接続されている第１のカウンタ回路から第１の周回数
が出力されると共に他の遅延回路の出力端子に接続され
ている第２のカウンタ回路から第２の周回数が出力さ
れ、選択回路により、前記選択信号を基に第１の周回数
及び第２の周回数のうちいずれか１つが周回数データと
して選択される。選択信号は、信号の遷移の位置に従っ
て出力が安定している方のカウンタ回路を選択するよう
指示するので、周回数データにおける誤差の発生を回避
することができる。

【００３９】請求項１５の発明は、請求項２の発明に加
えて請求項４の発明を具体化するものであり、前記請求
項１０又は１４の時間計数回路において、前記第１のカ
ウンタ回路は、前記一の遅延回路の出力端子における信
号を入力とし該信号の２倍の周期を持つ第１の分周クロ
ック信号を発生し出力する第１の分周回路と、前記一の
遅延回路の出力端子における信号と第１の分周クロック
信号とを入力とし前記第１の分周クロック信号と同じ周
期をもち且つそれぞれタイミングの異なる第１の複数の
副クロック信号を発生し出力する第１のクロック発生回
路と、前記第１の複数の副クロック信号の立ち上がりま
たは立ち下がりをそれぞれ計数し第１の複数の副データ
として出力する第１の複数のカウンタと、前記第１の複
数の副データが入力されると共に前記一の遅延回路の出
力端子における信号と第１の分周クロック信号とが入力
され前記一の遅延回路の出力端子における信号と第１の
分周クロック信号とを基にして前記第１の複数の副デー
タの中から１つを選択し第１の仮の計数データとして出
力する第１の選択回路と、前記測定対象のパルス信号を
入力とすると共に前記一の遅延回路の出力端子における
信号と第１の分周クロック信号と第１の仮の計数データ
とを入力とし前記一の遅延回路の出力端子における信号
を変換して得られるデータを最下位ビットとし前記第１
の分周クロック信号を変換して得られるデータを下位か
ら２番目のビットとすると共に前記第１の仮の計数デー
タを上位ビットとする計数データを前記測定対象のパル
ス信号の立ち上がり時に前記第１の周回数として出力す
る第１の計数データ保持回路とを備えたものとする。

【００４０】また、前記第２のカウンタ回路は、前記他
の遅延回路の出力端子における信号を入力とし該信号の
２倍の周期を持つ第２の分周クロック信号を発生し出力
する第２の分周回路と、前記他の遅延回路の出力端子に
おける信号と第２の分周クロック信号とを入力とし前記
第２の分周クロック信号と同じ周期を持ち且つそれぞれ
タイミングの異なる第２の複数の副クロック信号を発生
し出力する第２のクロック発生回路と、前記第２の複数
の副クロック信号の立ち上がりまたは立ち下がりをそれ
ぞれ計数し第２の複数の副データとして出力する第２の
複数のカウンタと、前記第２の複数の副データが入力さ
れると共に前記他の遅延回路の出力端子における信号と
第２の分周クロック信号とが入力され前記他の遅延回路
の出力端子における信号と第２の分周クロック信号とを
基にして前記第２の複数の副データの中から１つを選択
し第２の仮の計数データとして出力する第２の選択回路
と、前記測定対象のパルス信号を入力とすると共に前記
他の遅延回路の出力端子における信号と第２の分周クロ
ック信号と第２の仮の計数データとを入力とし前記他の
遅延回路の出力端子における信号を変換して得られるデ
ータを最下位ビットとし前記第２の分周クロック信号を
変換して得られるデータを下位から２番目のビットとす
ると共に前記第２の仮の計数データを上位ビットとする
計数データを前記測定対象のパルス信号の立ち上がり時
に前記第２の周回数として出力する第２の計数データ保
持回路とを備えたものとする。

【００４１】請求項１５の発明により、遅延回路リング
を構成する一の遅延回路の出力端子における信号が従来
よりも高速に遷移しても、第１のカウンタ回路により第
１の周回数を確実に計数することができる。また、遅延
回路リングを構成する他の遅延回路の出力端子における
信号が従来よりも高速に遷移しても、第２のカウンタ回
路により第２の周回数を確実に計数することができる。
このため、信号遷移の周回時間を大幅に短縮することが
できる。

【００４２】また、請求項１６の発明が講じた解決手段
は、請求項３の発明を具体化したものであり、パルス信
号のパルス間隔を測定する時間計数回路として、リング
状に接続された複数の遅延回路からなり信号の遷移が循
環する遅延回路リングと、測定対象のパルス信号を入力
とし前記測定対象のパルス信号とそれぞれ異なる時間差
を持って前記測定対象のパルス信号と同じ変化をする複
数の副パルス信号を発生し出力するパルス発生回路と、
前記遅延回路リングを構成する遅延回路の出力端子にそ
れぞれ接続されている複数の保持回路からなり前記測定
対象のパルス信号を入力とし該測定対象のパルス信号の
立ち上がり時に各保持回路から該保持回路が接続されて
いる遅延回路の出力端子における信号を出力する基準保
持回路列と、前記遅延回路リングを構成する遅延回路の
出力端子にそれぞれ接続されている複数の保持回路から
なり前記複数の副パルス信号をそれぞれ入力とし該副パ
ルス信号の立ち上がり時に各保持回路から該保持回路が
接続されている遅延回路の出力端子における信号を出力
する複数の副保持回路列と、前記複数の副保持回路列か
ら出力される信号を参照することにより前記基準保持回
路列から出力される信号を前記遅延回路における信号遅
延時間よりも小さい単位で時間を表現する数値データに
変換する機能を有する信号変換手段とを備えたものとす
る。

【００４３】請求項１６の発明により、リング状に接続
された複数の遅延回路からなる遅延回路リングを、信号
の遷移が循環する。また、測定対象のパルス信号とそれ
ぞれ異なる時間差を持って同じ変化をする複数の副パル
ス信号が、パルス発生回路から出力される。測定対象の
パルス信号が立ち上がると、基準保持回路列から遅延回
路の出力端子における信号が出力される。また、各副パ
ルス信号が立ち上がると、各副保持回路列から遅延回路
の出力端子における信号が出力される。信号変換手段に
より、各副保持回路列から出力される信号が参照され、
基準保持回路列から出力される信号が各遅延回路におけ
る信号遅延時間よりも小さい単位で時間を表現する数値
データに変換される。すなわち、時間分解能を向上する
ことができる。

【００４４】ここで、請求項１７の発明は、前記請求項
１６の時間計数回路において、前記遅延回路リングは、
信号遅延時間がＴであるＡ個（Ａは２以上の整数）の遅
延回路からなり、前記パルス発生回路は、入力された測
定対象のパルス信号と同じ変化をする第１のパルス信号
と、前記測定対象のパルス信号とＮＴ＋Ｔ／４（Ｎは正
の整数）の時間差を持って同じ変化をする第２のパルス
信号と、前記測定対象のパルス信号とＮＴ＋２Ｔ／４の
時間差を持って同じ変化をする第３のパルス信号と、前
記測定対象のパルス信号とＮＴ＋３Ｔ／４の時間差を持
って同じ変化をする第４のパルス信号とを発生して出力
するものであり、前記基準保持回路列は、前記遅延回路
リングを構成する遅延回路の出力端子にそれぞれ接続さ
れている複数の保持回路からなり、前記第１のパルス信
号を入力とし、該第１のパルス信号の立ち上がり時に各
保持回路から該保持回路が接続されている遅延回路の出
力端子における信号を基準信号として出力するものであ
る。また、前記複数の副保持回路列は、前記遅延回路リ
ングを構成する遅延回路の出力端子にそれぞれ接続され
ている複数の保持回路からなり、前記第２のパルス信号
を入力とし、該第２のパルス信号の立ち上がり時に各保
持回路から該保持回路が接続されている遅延回路の出力
端子における信号を第１の副信号として出力する第１の
副保持回路列と、前記遅延回路リングを構成する遅延回
路の出力端子にそれぞれ接続されている複数の保持回路
からなり、前記第３のパルス信号を入力とし、該第３の
パルス信号の立ち上がり時に各保持回路から該保持回路
が接続されている遅延回路の出力端子における信号を第
２の副信号として出力する第２の副保持回路列と、前記
遅延回路リングを構成する遅延回路の出力端子にそれぞ
れ接続されている複数の保持回路からなり、前記第４の
パルス信号を入力とし、該第４のパルス信号の立ち上が
り時に各保持回路から該保持回路が接続されている遅延
回路の出力端子における信号を第３の副信号として出力
する第３の副保持回路列とからなる。さらに、前記信号
変換手段は、前記基準信号と前記第１〜第３の副信号と
を入力とし、前記基準信号が表す数値データがｎである
とき（ｎは１以上でＡ以下の整数）、(i) 前記第１の副
信号がｎ＋Ｎ−ｋＡ（ｋは０以上の整数）を表し且つ前
記第２の副信号がｎ＋Ｎ−ｋＡを表し且つ前記第３の副
信号がｎ＋Ｎ−ｋＡを表すときは前記基準信号が表す数
値データをｎ＋０／４に変換し、(ii)前記第１の副信号
がｎ＋Ｎ−ｋＡを表し且つ前記第２の副信号がｎ＋Ｎ−
ｋＡを表し且つ前記第３の副信号がｎ＋Ｎ−ｋＡ＋１を
表すときは前記基準信号が表す数値データをｎ＋１／４
に変換し、(iii) 前記第１の副信号がｎ＋Ｎ−ｋＡを表
し且つ前記第２の副信号がｎ＋Ｎ−ｋＡ＋１を表し且つ
前記第３の副信号がｎ＋Ｎ−ｋＡ＋１を表すときは前記
基準信号が表す数値データをｎ＋２／４に変換し、(iv)
前記第１の副信号がｎ＋Ｎ−ｋＡ＋１を表し且つ前記第
２の副信号がｎ＋Ｎ−ｋＡ＋１を表し且つ前記第３の副
信号がｎ＋Ｎ−ｋＡ＋１を表すときは前記基準信号が表
す数値データをｎ＋３／４に変換して出力する機能を有
するものとする。

【００４５】請求項１７の発明により、リング状に接続
された信号遅延時間がＴであるＡ個の遅延回路からなる
遅延回路リングを、信号の遷移が循環する。また、測定
対象のパルス信号と同じ変化をする第１のパルス信号
と、測定対象のパルス信号とＮＴ＋Ｔ／４の時間差を持
って同じ変化をする第２のパルス信号と、測定対象のパ
ルス信号とＮＴ＋２Ｔ／４の時間差を持って同じ変化を
する第３のパルス信号と、測定対象のパルス信号とＮＴ
＋３Ｔ／４の時間差を持って同じ変化をする第４のパル
ス信号とがパルス発生回路から出力される。第１のパル
ス信号が立ち上がると、基準保持回路列から遅延回路の
出力端子における信号が基準信号として出力される。ま
た、第２のパルス信号が立ち上がると、第１の副保持回
路列から遅延回路の出力端子における信号が第１の副信
号として出力される。第３のパルス信号が立ち上がる
と、第２の副保持回路列から遅延回路の出力端子におけ
る信号が第２の副信号として出力される。第４のパルス
信号が立ち上がると、第３の副保持回路列から遅延回路
の出力端子における信号が第３の副信号として出力され
る。信号変換手段により、第１〜第３の副信号が参照さ
れ、基準信号がＴ／４刻みで時間を表現する数値データ
に変換される。すなわち、時間分解能を向上することが
できる。

【００４６】請求項１８の発明は、請求項３の発明に加
えて請求項４の発明を具体化するものであり、前記請求
項１６の時間計数回路において、遅延回路リングを構成
する一の遅延回路の出力端子に接続されており、前記一
の遅延回路の出力端子における信号の遷移の回数を前記
遅延回路リングにおける信号の遷移の周回数として計数
すると共に、前記測定対象のパルス信号を入力とし、該
測定対象のパルス信号の立ち上がり時に前記周回数を出
力するカウンタ回路をさらに備え、前記カウンタ回路
は、前記一の遅延回路の出力端子における信号を入力と
し、該信号の２倍の周期を持つ分周クロック信号を発生
し出力する分周回路と、前記一の遅延回路の出力端子に
おける信号及び分周クロック信号を入力とし、前記分周
クロック信号と同じ周期を持ち且つそれぞれタイミング
の異なる複数の副クロック信号を発生し出力するクロッ
ク発生回路と、前記複数の副クロック信号の立ち上がり
または立ち下がりをそれぞれ計数し複数の副データとし
て出力する複数のカウンタと、前記複数の副データが入
力されると共に前記一の遅延回路の出力端子における信
号及び分周クロック信号が入力され、前記一の遅延回路
の出力端子における信号及び分周クロック信号を基にし
て前記複数の副データの中から１つを選択し仮の計数デ
ータとして出力する選択回路と、前記測定対象のパルス
信号を入力とすると共に前記一の遅延回路の出力端子に
おける信号及び分周クロック信号及び仮の計数データを
入力とし、前記一の遅延回路の出力端子における信号を
変換して得られるデータを最下位ビットとし前記分周ク
ロック信号を変換して得られるデータを下位から２番目
のビットとすると共に前記仮の計数データを上位ビット
とする計数データを、前記測定対象のパルス信号の立ち
上がり時に前記周回数として出力する計数データ保持回
路とからなる。

【００４７】また、請求項１９の発明が講じた解決手段
は、請求項４の発明を具体化するために用いるものであ
り、クロック信号の遷移の回数を計数し計数データを出
力するカウンタ回路として、計数対象のクロック信号を
入力とし該クロック信号の２倍の周期を持つ分周クロッ
ク信号を発生し出力する分周回路と、前記計数対象のク
ロック信号と分周クロック信号とを入力とし前記分周ク
ロック信号と同じ周期を持ち且つそれぞれタイミングの
異なる複数の副クロック信号を発生し出力するクロック
発生回路と、前記複数の副クロック信号の立ち上がりま
たは立ち下がりをそれぞれ計数し複数の副データとして
出力する複数のカウンタと、前記複数の副データが入力
されると共に前記計数対象のクロック信号と分周クロッ
ク信号とが入力され前記計数対象のクロック信号と分周
クロック信号とを基にして前記複数の副データの中から
１つを選択し仮の計数データとして出力する選択回路
と、計数データの出力を指示するパルス信号を入力とす
ると共に前記計数対象のクロック信号と分周クロック信
号と仮の計数データとを入力とし前記計数対象のクロッ
ク信号を変換して得られるデータを最下位ビットとし前
記分周クロック信号を変換して得られるデータを下位か
ら２番目のビットとすると共に前記仮の計数データを上
位ビットとする計数データを前記パルス信号の立上がり
時に出力する計数データ保持回路とを備えたものであ
る。

【００４８】請求項１９の発明により、カウンタ回路に
入力されたクロック信号に対して、２倍の周期を持つ分
周クロック信号が分周回路から出力される。また、分周
クロック信号と同じ周期を持ち且つそれぞれタイミング
の異なる複数の副クロック信号がクロック発生回路から
出力される。各副クロック信号は、複数のカウンタによ
りそれぞれ立ち上がりまたは立ち下がりの回数を計数さ
れ、各カウンタからそれぞれ副計数データが出力され
る。選択回路により、複数の副計数データの中から１つ
が選択され仮の計数データとして出力される。計数デー
タの出力を指示するパルス信号が立ち上がると、計数デ
ータ保持回路から計数データが出力される。この計数デ
ータは、入力されたクロック信号を変換して得られるデ
ータが最下位ビットであり、分周クロック信号を変換し
て得られるデータが下位から２番目のビットであり、選
択回路から出力される仮の計数データがその上位ビット
となっている。このため、このカウンタ回路は、備えて
いるカウンタで計数可能である周波数の４倍の周波数を
もつクロック信号を計数することができる。

【００４９】

【発明の実施の形態】以下、本発明の実施形態に係る時
間計数回路について、図面を参照しながら説明する。

【００５０】（第１の実施形態）図１は、本発明の第１
の実施形態に係る時間計数回路の構成図である。図１に
おいて、１１は遅延回路リングとしてのインバータリン
グ（ＩＲ）、１２は保持回路列、１３ａは反転回路列、
１３ｂはエンコーダ、１４は時間差演算回路、１５ａは
カウンタ、１５ｂはカウンタ出力保持回路である。反転
回路列１３ａ及びエンコーダ１３ｂにより信号変換手段
が構成されており、カウンタ１５ａ及びカウンタ出力保
持回路１５ｂによりカウンタ回路が構成されている。ま
た、パルス信号入力端子からは測定対象のパルス信号が
入力され、演算結果出力端子からは入力されたパルス信
号のパルス間隔の時間が出力される。

【００５１】インバータリング１１は、信号遅延時間の
等しい３３（２⁵＋１）個のインバータをリング状に接
続することにより構成されている。すなわち、第１段か
ら第３３段までのインバータが直列に接続されており、
さらに第３３段インバータの出力端子が第１段の入力端
子に接続されている。保持回路列１２は、インバータリ
ング１１を構成する全てのインバータの出力端子にそれ
ぞれ接続されている３３個のフリップフロップ（ＦＦ）
により構成されている。したがって、各遅延回路が１つ
のインバータにより実現されていることになる。また、
各フリップフロップには、それぞれ、測定対象のパルス
信号が入力される。

【００５２】反転回路列１３ａは、１６個の反転回路に
より構成されており、各反転回路は、インバータリング
１１の偶数段のインバータに接続されているフリップフ
ロップの出力信号線にそれぞれ接続されている。エンコ
ーダ１３ｂは、保持回路列１２を構成するフリップフロ
ップの出力信号を、インバータリング１１の奇数段イン
バータに接続されているフリップフロップについては直
接に、偶数段インバータに接続されているフリップフロ
ップについては反転回路列１３ａを構成する各反転回路
を介してそれぞれ入力し、６ビットの数値データを出力
する。

【００５３】カウンタ１５ａは、インバータリング１１
の第３３段のインバータの出力端子（第１段のインバー
タの入力端子）に接続されている。カウンタ出力保持回
路１５ｂは、カウンタ１５ａから出力される６ビットの
計数データを保持する。

【００５４】時間差演算回路１４は、エンコーダ１３ｂ
から出力される６ビットの数値データとカウンタ出力保
持回路１５ｂから出力される６ビットの計数データとを
入力し、１２ビットの時間データを出力する。

【００５５】図１に示した時間計数回路の動作につい
て、表１及び表２を用いてさらに詳細に説明する。

【００５６】インバータリング１１を構成する各インバ
ータは、入力された信号を一定の遅延時間を経て反転し
出力する。奇数個のインバータがリング状に接続されて
いるために、いわゆる発振が起こり、信号の遷移が時間
の経過と共に順次動いていきインバータリング１１を循
環する。

【００５７】表１は、インバータリング１１の出力信号
の経時変化、及び各時間においてパルス信号が立ち上が
ったときのエンコーダ１３ｂの入力信号及び出力データ
を示す表である。表１において、インバータリング１１
の出力信号及びエンコーダ１３ｂの入力信号について
は、Ｈレベルを“１”、Ｌレベルを“０”で表してい
る。また、時間の刻みは、１つのインバータにおける信
号遅延時間であり、ここでは仮に１ｎｓとする。

【００５８】

【表１】

【００５９】いま（時間０）、奇数段インバータの出力
電圧が全てＬレベルであり、偶数段インバータの出力電
圧が全てＨレベルであるとする。このとき、同じレベル
が連続しているのは第３３段と第１段のみである。１ｎ
ｓ経過したとき（時間１）、第１段インバータの出力電
圧は、入力電圧が（すなわち第３３段インバータの出力
電圧が）ＬレベルなのでＬレベルからＨレベルに変化す
る。残りの奇数段インバータの出力電圧はＬレベルのま
まであり、偶数段インバータの出力電圧はＨレベルのま
まである。このとき、同じレベルが連続しているのは第
１段と第２段のみとなる。

【００６０】さらに１ｎｓ経過すると（時間２）、第２
段インバータの出力電圧は、入力電圧が（すなわち第１
段インバータの出力電圧が）ＨレベルなのでＨレベルか
らＬレベルに変化する。残りの偶数段インバータと第１
段インバータの出力電圧はＨレベルのままであり、第１
段以外の奇数段インバータの出力電圧はＬレベルのまま
である。このとき、同じレベルが連続しているのは第２
段と第３段のみとなる。このように、１ｎｓ経過するた
びに信号の遷移が１段ずつ進んでいく。

【００６１】保持回路１２を構成する各フリップフロッ
プは、インバータリング１１を構成する各インバータの
出力端子における信号を保持している。測定対象のパル
ス信号が立ち上がると、各フリップフロップは保持して
いる信号を一斉に出力する。奇数段のインバータに接続
されているフリップフロップは、エンコーダ１３ｂに直
接信号を出力する。偶数段のインバータに接続されてい
るフリップフロップは、反転回路列１３ａを構成する各
反転回路に信号を出力し、各反転回路は、入力された信
号を反転してエンコーダ１３ｂに出力する。

【００６２】したがって、測定対象のパルス信号が立ち
上がったときのエンコーダ１３ｂの入力信号は表１の中
央の欄に示すようになる。例えば、時間０のときにパル
ス信号が立ち上がったとすると、入力信号は全てＬレベ
ルとなり、時間１のときにパルス信号が立ち上がったと
すると、入力信号は第１段のみがＨレベルとなりそれ以
外はＬレベルとなる。エンコーダ１３ｂは、この入力信
号を基にして表１の右端の欄に示すように“０００００
０”から“１０００００”までの３３階調を表す６ビッ
トデータ（以下、下位ビットデータと呼ぶ）を出力す
る。

【００６３】また、カウンタ１５ａは、第３３段インバ
ータの出力端子における信号の遷移の回数を計数する。
信号の遷移がインバータリング１１を一周すると（時間
３３）第３３段インバータの出力電圧がＬレベルからＨ
レベルに変化するので、カウンタ１５ａは出力データに
１を加算する。カウンタ出力保持回路１５ｂは、カウン
タ１５ａから出力される６ビットデータを保持してお
り、測定対象のパルス信号が立ち上がると、保持してい
る６ビットデータ（以下、上位ビットデータと呼ぶ）を
出力する。

【００６４】エンコーダ１３ｂから出力された下位ビッ
トデータはインバータリング１１における信号遷移の位
置を表し、カウンタ１５ａから出力された上位ビットデ
ータは信号遷移の周回数を表している。したがって、こ
の２つのデータから、測定対象のパルス信号が立ち上が
った時間を表す時間データを求めることができる。

【００６５】しかしながら、単純に下位ビットデータと
上位ビットデータとを合わせて１２ビットの時間データ
とするわけにはいかない。なぜならば、下位ビットデー
タは、“００００００”から“１０００００”までの値
にしかならないため、単に上位ビットデータと合わせた
のでは、時間データが不連続になるからである。時間差
の演算を容易にするためには時間データは連続している
必要があるので、何らかのデータ補正が必要となる。こ
の補正は、時間差演算回路１４によって行われる。

【００６６】表２は、時間差演算回路１４によってデー
タ補正が行われた結果、求められた時間データを示す表
である。データの補正方法について説明する。まず、カ
ウンタ１５ａから出力された上位ビットデータと同じ値
を加算値とする。この加算値を、エンコーダ１３ｂから
出力された下位ビットデータに加算する。さらに、上位
ビットデータを２⁵倍して（下位に“０”を５ビット付
加して）、先の加算結果にさらに加算する。このような
演算の結果求められた１２ビットデータを時間データと
する。

【００６７】表２から、本実施形態に係る時間計数回路
により、２１１２（３３段×２⁶）階調の連続した時間
データが求められることがわかる。この時間データを用
いて、従来と同様に、パルス間隔の測定を行うことがで
きる。

【００６８】なお、時間差演算回路１４において行われ
るデータ補正は、加算処理と２のべき乗の乗算だけで行
うことができるので、規模の極めて小さな回路により実
現可能である。

【００６９】

【表２】

【００７０】（第２の実施形態）図２は、本発明の第２
の実施形態に係る時間計数回路の構成図である。図２に
おいて、１１は遅延回路リングとしてのインバータリン
グ（ＩＲ）、１２は保持回路列、１３ａは反転回路列、
１３ｂはエンコーダ、１４は時間差演算回路、２１ａは
第１のカウンタ、２１ｂは第１のカウンタ出力保持回
路、２２ａは第２のカウンタ、２２ｂは第２のカウンタ
出力保持回路、２３は選択回路、２４はリセット回路で
ある。反転回路列１３ａ及びエンコーダ１３ｂにより信
号変換手段が構成されており、第１のカウンタ２１ａ及
び第１のカウンタ出力保持回路２１ｂにより第１のカウ
ンタ回路が構成されており、第２のカウンタ２２ａ及び
第２のカウンタ出力保持回路２２ｂにより第２のカウン
タ回路が構成されている。また、パルス信号入力端子か
らは測定対象のパルス信号が入力され、演算結果出力端
子からは入力されたパルス信号のパルス間隔の時間が出
力され、リセット信号入力端子からは第１のカウンタ２
１ａ及び第２のカウンタ２２ａをリセットするリセット
信号が入力される。

【００７１】インバータリング（ＩＲ）１１、保持回路
列１２、反転回路列１３ａ及び時間差演算回路１４につ
いては、第１の実施形態に係る時間計数回路と同様に動
作するので、本実施形態では説明を省略する。

【００７２】エンコーダ１３ｂは、入力される信号を基
に６ビットの下位ビットデータを出力する点は第１の実
施形態と同様であるが、それと共に２ビットの選択信号
を出力する。この選択信号については後述する。

【００７３】第１のカウンタ２１ａは、インバータリン
グ１１の第３３段インバータの出力端子（第１段インバ
ータの入力端子）に接続されている。第１のカウンタ出
力保持回路２１ｂは、第１のカウンタ２１ａから出力さ
れる６ビットの計数データを保持する。

【００７４】第２のカウンタ２２ａは、インバータリン
グ１１の第１７段インバータの出力端子（第１８段イン
バータの入力端子）に接続されている。第２のカウンタ
出力保持回路２２ｂは、第２のカウンタ２２ａから出力
される６ビットの計数データを保持する。

【００７５】選択回路２３は、第１のカウンタ出力保持
回路２１ｂから出力される６ビットの計数データと第２
のカウンタ出力保持回路２２ｂから出力される６ビット
の計数データとのうちいずれか１つを、エンコーダ１３
ｂから出力される２ビットの選択信号を基に選択して上
位ビットデータとして時間差演算回路１４に出力する。

【００７６】リセット回路２４は、インバータリング１
１の第２２段インバータの出力端子（第２３段インバー
タの入力端子）に接続されており、外部から入力される
リセット信号に基づいて、第１のカウンタ２１ａ及び第
２のカウンタ２２ａに計数をリセットする信号を出力す
る。

【００７７】図２に示した時間計数回路の動作につい
て、図３及び図４を用いてさらに詳細に説明する。

【００７８】図３は、第１のカウンタ２１ａ、第２のカ
ウンタ２２ａ、及び選択回路２３の動作を説明するため
の図である。

【００７９】まず、第１のカウンタ２１ａは、第３３段
インバータの出力信号が変化すると加算動作を始め、あ
る時間経過した後出力データが安定する。第２のカウン
タ２２ａは、第１７段インバータの出力信号が変化する
と加算動作を始め、ある時間経過した後出力データが安
定する。

【００８０】エンコーダ１３ｂから出力される選択信号
の２ビットのうち、下位のビットはカウンタの選択を指
示する信号であり、上位のビットはカウンタの計数デー
タの補正をするか否かを指示する信号である。選択回路
２３は、選択信号の下位のビットを基にして、出力デー
タの安定している方のカウンタを選択する。ここでは、
保持回路列１２の誤保持による誤動作を回避するため
に、インバータリング１１における信号の遷移が第１０
段から第２７段のインバータの出力端子にあるときには
第１のカウンタ２１ａを選択し、それ以外のときは第２
のカウンタ２２ａを選択する。

【００８１】保持回路列１２の誤保持について説明す
る。

【００８２】フリップフロップは、入力される信号を
“０”または“１”のいわゆる論理電圧の形で保持する
回路である。入力される信号が“０”と“１”との間の
値である場合にも、いずれか１つの論理電圧を保持す
る。入力される信号のレベルによっては、“０”を保持
する確率と“１”を保持する確率とが共に有限値となる
場合がある。このような信号レベルの範囲を、ここでは
不確定領域と呼ぶ。

【００８３】インバータリング１１を構成するインバー
タの出力端子における信号は、“０”から“１”、また
は“１”から“０”に変化する際、ある時間を要する。
測定対象のパルス信号が立ち上がるタイミングは、各イ
ンバータの出力端子における信号の変化とは無関係であ
る。したがって、測定対象のパルス信号が立ち上がり、
保持回路列１２を構成するフリップフロップが保持動作
を行うとき、インバータの出力端子における信号のレベ
ルが不確定領域にある場合があり、このとき信号遷移の
位置の読み取りに誤りが生じる可能性がある。

【００８４】例えば、第１段〜第５段インバータの出力
端子における信号が“０１０１０”（時間０）から“１
１０１０”（時間１）に変化するとき、第１段及び第２
段のインバータの出力端子における信号のレベルが不確
定領域にあるときに測定対象のパルス信号が立ち上がっ
た場合、保持回路列１２は、ある確率で“０００１０”
を出力してしまう。これを、ここでは誤保持と呼ぶ。こ
の場合、エンコーダ１３ｂにより補正されるが、それで
も、数段分の時間、１つのインバータにおける遅延時間
を１ｎｓとすると４〜５ｎｓ程度の誤差が発生する可能
性がある。

【００８５】したがって、このような保持回路列１２の
誤保持が発生しても、出力データの安定したカウンタを
選択できるように、選択回路２３は、各カウンタが加算
動作を始める前に十分余裕のあるタイミングで、カウン
タの選択を切り替えるようにしている。

【００８６】また、選択回路２３は、選択信号の上位の
ビットを基にして、信号の遷移が第３３段から第１０段
のインバータの出力端子にあるときには、第２のカウン
タ２２ａを選択すると共に計数データに１を加算する。
第２のカウンタ２２ａは第１のカウンタ２１ａよりも計
数が遅れるので、計数データを補正する必要があるため
である。

【００８７】選択回路２３及び時間差演算回路１４の具
体的な動作について、図３に示したパルス信号のパルス
間隔を演算する場合を例にとって説明する。立ち上がり
Ａでは、信号の遷移が第２段のインバータの出力端子に
達しておりエンコーダ１３ｂから下位ビットデータとし
て“００００１０”が出力され、立ち上がりＢでは、信
号の遷移が第１９段のインバータの出力端子に達してお
りエンコーダ１３ｂから下位ビットデータとして“０１
００１１”が出力されるものとする。

【００８８】選択回路２３において、立ち上がりＡで
は、第２のカウンタ２２ａが選択されると共に計数デー
タに１が加算される。この結果、上位ビットデータとし
て“０００００１”が時間差演算回路１４に出力され
る。また、立ち上がりＢでは、第１のカウンタ２１ａが
選択され、計数データへの加算は行われない。この結
果、上位ビットデータとして“００００１０”が時間差
演算回路１４に出力される。時間差演算回路１４におい
て、第１の実施形態と同様に時間データが求められる。
立ち上がりＡの時間データは、“０，０００００１，０
００１１”となり、立ち上がりＢの時間データは、
“０，００００１０，１０１０１”となる。時間差は
“０，０００００１，１００１０”＝５０（１０進数）
となり、１つのインバータにおける信号遅延時間が１ｎ
ｓであるとすると、パルス間隔は５０ｎｓと求められ
る。

【００８９】また、リセット回路２４は、リセット信号
がどのタイミングで入力されても、第１のカウンタ２１
ａは第２のカウンタ２２ａよりも常に計数が先行すると
いう前提を崩さないように動作する。

【００９０】図４は、リセット回路２４の動作を説明す
るための図である。

【００９１】第１のカウンタ２１ａは第３３段インバー
タの出力信号の変化を計数し、第２のカウンタ２２ａは
第１７段インバータの出力信号の変化を計数する。リセ
ット回路２４には、第２２段インバータの出力信号が入
力される。

【００９２】リセット回路２４は、第２２段インバータ
の出力信号が立ち上がると、外部からのリセット信号が
ＨレベルかＬレベルかをチェックする。Ｈレベルのとき
はカウンタへの出力信号もＨレベルとし、Ｌレベルのと
きはカウンタへの出力信号もＬレベルにする。

【００９３】リセット回路２４の出力信号が立ち上がる
と、第１のカウンタ２１ａ及び第２のカウンタ２２ａは
リセットされ、出力データは“００００００”となる。
リセット回路２４の出力信号が立ち下がると、リセット
は解除され、第１のカウンタ２１ａ及び第２のカウンタ
２２ａは再び計数を始める。このとき、リセット解除さ
れるタイミングは第２２段インバータの出力信号が立ち
上がるタイミングと同じなので、先に計数を始めるのは
常に第１のカウンタ２１ａである。したがって、外部か
らリセット信号がどのタイミングで入力されても、第１
のカウンタ２１ａは第２のカウンタ２２ａより計数が先
行する。

【００９４】図５は、図２に示す時間計数回路における
選択回路２３及び時間差演算回路１４の内部構成を示す
回路図である。本図中、（ａ）は選択回路２３の内部構
成、（ｂ）は時間差演算回路１４の内部構成を示してい
る。

【００９５】図５（ａ）において、６０ａはエンコーダ
１３ｂから出力される選択信号が入力される入力端子、
６０ｂは第１のカウンタ出力保持回路２１ｂから出力さ
れた６ビットの計数データが入力される入力端子、６０
ｃは第２のカウンタ出力保持回路２２ｂから出力された
６ビットの計数データが入力される入力端子、６０ｄは
測定対象のパルス信号が入力される入力端子、６０ｅは
計数データの出力端子である。

【００９６】６１及び６２は１ビットのフリップフロッ
プ、６３，６４，６７及び６８は６ビットのフリップフ
ロップである。入力端子６０ａから入力された２ビット
の選択信号のうち、カウンタの選択を指示する下位のビ
ットはフリップフロップ６１に入力され、カウンタの計
数データを補正するか否かを指示する上位のビットはフ
リップフロップ６２に入力される。また、６５は、入力
された１ビットデータを最下位ビットとし、残りの上位
５ビットが“０”である６ビットデータを出力するデー
タ変換回路、６６は、フリップフロップ６３及びフリッ
プフロップ６４のいずれかの出力データをフリップフロ
ップ６１の出力信号に従って選択出力するセレクタ回
路、６９は、フリップフロップ６７及びフリップフロッ
プ６８の出力データを加算し、加算結果の下位６ビット
を出力する加算器である。

【００９７】図５（ｂ）において、７０ａは選択回路２
３の出力端子６０ｅから出力された計数データが入力さ
れる入力端子、７０ｂはエンコーダ１３ｂから出力され
た６ビットデータが入力される入力端子、７０ｃは測定
対象のパルス信号が入力される入力端子、７０ｄは演算
結果データの出力端子である。７１及び７２は６ビット
のフリップフロップ、７３は入力される２つの６ビット
データを加算し得られた７ビットデータを上位２ビット
と下位５ビットとに分けて出力する加算器、７４は入力
された２ビットデータを下位ビットとし、残りの上位４
ビットが“０”である６ビットデータを出力するデータ
変換回路、７５は入力される２つの６ビットデータを加
算し、得られた７ビットデータを出力する加算器、７６
は入力される７ビットデータを上位ビット、５ビットデ
ータを下位ビットとする１２ビットデータを出力するフ
リップフロップ、７７は１２ビットのフリップフロッ
プ、７８は入力される２つの１２ビットデータの差の絶
対値を演算する減算器である。

【００９８】図５に示す選択回路２３及び時間差演算回
路１４の動作について説明する。ここで、インバータリ
ング１１における信号遷移の位置が第３２段にあり、信
号遷移の周回数が１であるとする（表２において、時間
６４に当たる）。

【００９９】信号遷移の位置が第３２段にあるとき、エ
ンコーダ１３ｂの出力データは“０１１１１１”であ
り、このデータは入力端子７０ｂから時間差演算回路１
４に入力される。また、エンコーダ１３ｂから出力され
た２ビットの選択信号が、入力端子６０ａから選択回路
２３に入力される。図３に示すように、信号遷移の位置
が第３２段にあるときは、第２のカウンタ２２ａを選択
し、しかも計数データを補正しない。したがって、選択
信号の下位ビットは“１”（第１のカウンタ２１ａを選
択するときは“０”、第２のカウンタ２２ａを選択する
ときは“１”を与える）、上位ビットは“０”（計数デ
ータを補正するときは“１”、補正しないときは“０”
を与える）とする。

【０１００】選択回路２３の入力端子６０ｂには第１の
カウンタ２１ａの計数データ“０００００１”が入力さ
れ、入力端子６０ｃには第２のカウンタ２２ａの計数デ
ータ“０００００１”が入力される。セレクタ回路６６
は、選択信号の下位ビットに従って、第２のカウンタ２
２ａの計数データ“０００００１”を選択出力する。加
算器６９は、データ変換回路６５によって６ビットデー
タに変換された補正データ“００００００”とセレクタ
回路６６から選択出力された計数データ“０００００
１”とを加算し、加算によって得られた６ビットデータ
“０００００１”を出力する。このデータは、出力端子
６０ｅから出力される。

【０１０１】選択回路２３の出力端子６０ｅから出力さ
れたデータは、時間差演算回路１４の入力端子７０ａか
ら入力される。加算器７３は、入力端子７０ａから入力
されたデータ“０００００１”と入力端子７０ｂから入
力されたエンコーダ１３ｂの出力データ“０１１１１
１”を加算する。加算結果は“０１０００００”とな
り、この加算結果の上位２ビット“０１”が出力端子ｑ
₁から出力され、下位５ビット“０００００”が出力端
子ｑ₂から出力される。加算器７５は、データ変換回路
７４によって６ビットデータに変換された加算結果の上
位データ“０００００１”と入力端子７０ａから入力さ
れたデータ“０００００１”とを加算し、加算によって
得られた７ビットデータ“０００００１０”を出力す
る。

【０１０２】フリップフロップ７６は、加算器７５から
出力された７ビットデータを上位ビットとし、加算器７
３の出力端子ｑ₂から出力された５ビットデータを下位
ビットする１２ビットデータ“０００００１０００００
０”を出力する。このデータが表２に示す時間データと
なる。減算器７８によって、時間データの差、すなわち
パルス間隔を表す時間差データが求められ、出力端子７
０ｄから出力される。

【０１０３】このように、本実施形態によると、２つの
カウンタ回路を備えることにより、カウンタ出力保持回
路における保持誤差を回避することができ、時間データ
の上位ビットデータにおける誤差発生を防止することが
できる。

【０１０４】なお、本実施形態では、カウンタ回路は２
つであるとしたが、インバータリングの段数等に応じて
さらに増やしても構わない。また、第１の実施形態に係
る時間計数回路に複数のカウンタ回路を付加する構成と
したが、従来の時間計数回路にも応用することは可能で
ある。

【０１０５】また、我々が応用を考えている、１つの遅
延回路当たりの遅延時間が１ｎｓ以下の時間計数回路に
おいても、本実施形態によって精度の良い時間データを
得ることができる。

【０１０６】（第３の実施形態）図６は、本発明の第３
の実施形態に係る時間計数回路の一部を示す構成図であ
る。図６において、３１は遅延回路リングとしてのイン
バータリング（ＩＲ）、３２ａは基準保持回路列、３２
ｂは第１の副保持回路列、３２ｃは第２の副保持回路
列、３２ｄは第３の副保持回路列、３３は信号変換手段
としての論理回路、３４はパルス発生回路である。ま
た、選択回路２３及び時間差演算回路１４は、図２に示
されたものと同様の構成を有する。パルス信号入力端子
からは測定対象のパルス信号が入力され、演算結果出力
端子から入力されたパルス信号のパルス間隔の時間が出
力される。カウンタ回路及びリセット回路は図示されて
いない。

【０１０７】インバータリング３１は、図１及び図２に
示したインバータリング１１と構成はほぼ同じである
が、インバータの個数が９個である点が異なる。また、
基準保持回路列３２ａ、第１〜第３の副保持回路列３２
ｂ，３２ｃ，及び３２ｄは、インバータリング３１を構
成する全てのインバータの出力端子にそれぞれ接続され
ている９個のフリップフロップ（ＦＦ）により、それぞ
れ構成されている。

【０１０８】論理回路３３は、各保持回路列から出力さ
れる９ビットのデータを基にして論理演算を行い、時間
データの下位ビットデータを時間差演算回路１４に出力
し、選択信号を選択回路２３に出力する。選択回路２３
は、第１の周回数及び第２の周回数のいずれか一方を、
選択信号に従って選択し、時間データの上位ビットデー
タとして時間差演算回路１４に出力する。

【０１０９】パルス発生回路３４は、入力された測定対
象のパルス信号を基にして、基準パルス信号としての第
１パルス信号、及び第２〜第４パルス信号を出力する。
第１パルス信号は、基準保持回路列３２ａを構成するフ
リップフロップにそれぞれ入力される。同様に、第２パ
ルス信号は第１の副保持回路列３２ｂを構成するフリッ
プフロップに、第３パルス信号は第２の副保持回路列３
２ｃを構成するフリップフロップに、第４パルス信号は
第３の副保持回路列３２ｄを構成するフリップフロップ
に、それぞれ入力される。

【０１１０】図６に示した時間計数回路の動作につい
て、説明する。

【０１１１】パルス発生回路３４から出力される４つの
パルス信号のうち、第１パルス信号は、入力される測定
対象のパルス信号と同じタイミングで同じ変化をする。
また、第２パルス信号は第１パルス信号からＮＴ_d＋Ｔ
_d／４遅延し、第３パルス信号は第１パルス信号からＮ
Ｔ_d＋Ｔ_d／２遅延し、第４パルス信号は第１パルス信
号からＮＴ_d＋３Ｔ_d／４遅延する。ここで、Ｎは１以
上の整数であり、Ｔ_dはインバータリング３１を構成す
るインバータ１段あたりの遅延時間である。

【０１１２】図７（ａ）は、第１〜第４パルス信号のタ
イミングの違いを示したものである。図７（ａ）におい
て、Ｎ＝１、Ｔ_d＝１ｎｓとしている。すなわち、第２
パルス信号は１．２５ｎｓ遅延し、第３パルス信号は
１．５ｎｓ遅延し、第４パルス信号は１．７５ｎｓ遅延
する。

【０１１３】第１パルス信号が、１．５ｎｓと１．７５
ｎｓの間に立ち上がったとする。このとき、基準保持回
路列３２ａから出力される信号が表す時間は１ｎｓとな
る。これを、第１パルス信号による時間データは１ｎｓ
であるという。また、第２パルス信号は２．７５ｎｓと
３．０ｎｓとの間に立ち上がり、第３パルス信号は３．
０ｎｓと３．２５ｎｓとの間に立ち上がり、第４パルス
信号は３．２５ｎｓと３．５ｎｓとの間に立ち上がる。
したがって、第１の副保持回路列３２ｂから出力される
信号が表す時間は２ｎｓとなり、第２の副保持回路列３
２ｃ及び第３の副保持回路列３２ｄから出力される信号
が表す時間は３ｎｓとなる。すなわち、第２パルス信号
による時間データは２ｎｓであり、第３パルス信号によ
る時間データ及び第４パルス信号による時間データは３
ｎｓである。

【０１１４】このような第２〜第４パルス信号による時
間データを基にして、第１パルス信号の時間データの精
度を高めることができる。図７（ｂ）は、その方法を説
明するための図である。例えば、第２〜第４パルス信号
による時間データは全て３ｎｓよりも小さい場合、第１
パルス信号は１．０ｎｓと１．２５ｎｓの間に立ち上が
ったと判断できるので、第１パルス信号の時間データを
１．０ｎｓとする。また、第２パルス信号による時間デ
ータは３ｎｓよりも小さく、且つ第３及び第４パルス信
号による時間データは３ｎｓよりも大きい場合（図７
（ａ）の場合）、第１パルス信号は１．５ｎｓと１．７
５ｎｓの間に立ち上がったと判断できるので、第１パル
ス信号の時間データを１．５ｎｓとする。このような判
断は、論理回路３３により行われる。

【０１１５】このような動作により、インバータの遅延
時間が１ｎｓであっても、０．２５ｎｓ刻みで時間を表
現する時間データを求めることができる。すなわち、時
間分解能を４倍に向上することができる。また、インバ
ータリング３１の段数は９段であるが、信号遷移がイン
バータリング３１を一周する間に９×４＝３６種類のデ
ータが得られるので、時間データの下位ビットデータの
ビット数は、図１に示した時間計数回路と同様に６ビッ
トとなる。

【０１１６】以上説明したように、本実施形態による
と、インバータリングを構成しているインバータの遅延
時間よりも小さい単位で時間を表現する時間データを求
めることができる。さらに、同じビット数の時間データ
を求めるのに、従来の時間計数回路よりもインバータの
数を格段に削減できるので、回路全体の消費電力を大幅
に低減することができる。

【０１１７】なお、本発明において、保持回路列の数は
４つに限るものではなく、遅延回路における信号遅延時
間と所望する時間データの精度に応じて、任意の数の保
持回路列を設定すれば良い。

【０１１８】（第４の実施形態）図８は、本発明の第４
の実施形態に係る時間計数回路におけるカウンタ回路の
構成図である。図８において、３１はインバータリング
（ＩＲ）であり図６に示したものと同じである。また、
４１は分周回路、４２はクロック発生回路、４３ａ、４
３ｂ、４３ｃ及び４３ｄはカウンタ、４４は選択回路、
４５及び４６は保持回路列であり、以上によりカウンタ
回路が構成されている。また、保持回路列４５及び４６
により計数データ保持回路が構成されている。

【０１１９】図８に示したカウンタ回路の動作につい
て、図９を用いて説明する。

【０１２０】分周回路４１は、インバータリング３１の
第９段インバータの出力信号（以下、ＩＲ出力信号とす
る）を入力とし、この信号の２倍の周期を持つ１／２分
周クロック信号を生成する。また、ＩＲ出力信号が表す
データを下位ビット、１／２分周クロック信号が表すデ
ータを上位ビットとする２ビットデータを出力する。

【０１２１】クロック発生回路４２は、分周回路４１か
ら出力される２ビットデータを基にして、図９に示すよ
うな４つのクロック信号を発生させる。クロックＡは、
２ビットデータが“０１”のときのみＨレベルとなる信
号である。クロックＢは、２ビットデータが“１０”の
ときのみＨレベルとなる信号である。クロックＣは、２
ビットデータが“１１”のときのみＨレベルとなる信号
である。クロックＤは、２ビットデータが“００”のと
きのみＨレベルとなる信号である。

【０１２２】カウンタ４３ａ、４３ｂ、４３ｃ、及び４
３ｄは、図１に示したカウンタ１５ａと同様に、６ビッ
トの計数データを出力する。カウンタ４３ａは、クロッ
クＡの立ち上がりを計数する。また、カウンタ４３ｂは
クロックＢの立ち上がりを、カウンタ４３ｃはクロック
Ｃの立ち上がりを、カウンタ４３ｄはクロックＤの立ち
上がりを計数する。すなわち、各カウンタは、ＩＲ出力
信号が４回遷移する毎に一回、それぞれ時間差をもって
計数を行う。各カウンタの計数データは選択回路４４に
入力される。

【０１２３】選択回路４４は、分周回路４１から出力さ
れる２ビットデータを基にして、各カウンタの計数デー
タの中から１つを選択する。２ビットデータが“００”
のとき、カウンタ４３ａの計数データを選択し、２ビッ
トデータが“０１”のとき、カウンタ４３ｂの計数デー
タを選択し、２ビットデータが“１０”のとき、カウン
タ４３ｃの計数データを選択し、２ビットデータが“１
１”のとき、カウンタ４３ｄの計数データを選択する。

【０１２４】選択回路４４により選択された計数データ
は、保持回路列４６により保持される。また、分周回路
４１から出力された２ビットデータも保持回路列４５に
より保持される。外部から入力される測定対象のパルス
信号が立ち上がったとき、保持回路列４５が保持する２
ビットデータとを下位ビットとし保持回路列４６が保持
する６ビットデータとを上位ビットとして、合わせて８
ビットのデータがカウンタ回路から出力される。

【０１２５】インバータリング３１を構成するインバー
タの段数は９段なので、４ビットの下位ビットデータが
得られる。したがって、図１に示した時間計数回路と同
様に、１２ビットの時間データが得られ、２３０４（９
段×２⁸）階調の時間計数が可能となる。

【０１２６】このように、本実施形態で示したカウンタ
回路では、備えているカウンタにより計数可能な周波数
の４倍の周波数を持つクロック信号を計数することがで
きる。このため、このカウンタ回路を用いることによ
り、時間計数回路のインバータリングにおける信号遷移
の周回時間を短縮しても、周回数データを正確に求める
ことができる。

【０１２７】したがって、本実施形態によると、インバ
ータの数を削減することにより消費電力を従来よりも大
幅に低減することが可能となる。また、信号遅延時間を
短縮することにより時間分解能を向上させる場合にも、
インバータの段数を増やす必要が無くなり、消費電力の
増大を避けることができる。

【０１２８】

【発明の効果】以上のように、本発明に係る時間計数回
路によると、求められる時間データと実時間との関係に
おける線形性が保証され、周回数データにおける誤差の
発生を回避することができるので、正確な時間データを
求めることができる。また、時間差の演算を従来どおり
簡易な回路により実行することができる。

【０１２９】また、遅延回路における信号遅延時間より
も小さい単位の時間データを求めることができ、消費電
力を増大させずに時間分解能を向上させることができ
る。

【０１３０】さらに、本発明に係るカウンタ回路による
と、備えているカウンタが計数可能な周波数の４倍の周
波数を持つクロック信号を計数することができる。この
カウンタ回路を用いることにより、時間計数回路におけ
る遅延回路の段数を削減することができ、消費電力を大
幅に低減することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る時間計数回路の
構成図である。

【図２】本発明の第２の実施形態に係る時間計数回路の
構成図である。

【図３】本発明の第２の実施形態に係る時間計数回路に
ついて、第１のカウンタ、第２のカウンタ及び選択回路
の動作を説明するための図である。

【図４】本発明の第２の実施形態に係る時間計数回路に
ついて、リセット回路の動作を説明するための図であ
る。

【図５】図２に示す時間計数回路における選択回路２３
及び時間差演算回路１４の内部構成を示す回路図であ
る。

【図６】本発明の第３の実施形態に係る時間計数回路の
構成図である。

【図７】本発明の第３の実施形態に係る時間計数回路に
おける時間データ演算方法を説明するための図であり、
（ａ）は第１〜第４パルスのタイミングの違いを示す
図、（ｂ）は時間データの判断方法を示す図である。

【図８】本発明の第４の実施形態に係る時間計数回路の
カウンタ回路の構成図である。

【図９】前記カウンタ回路の動作を説明するための図で
ある。

【図１０】従来の時間計数回路の構成図である。

【符号の説明】

１１インバータリング（遅延回路リング）１２保持回路列１３ａ反転回路列１３ｂエンコーダ１４時間差演算回路１５ａカウンタ１５ｂカウンタ出力保持回路２１ａ第１のカウンタ２１ｂ第１のカウンタ出力保持回路２２ａ第２のカウンタ２２ｂ第２のカウンタ出力保持回路２３選択回路２４リセット回路３１インバータリング３２ａ基準保持回路列３２ｂ第１の副保持回路列３２ｃ第２の副保持回路列３２ｄ第３の副保持回路列３３論理回路３４パルス発生回路４１分周回路４２クロック発生回路４３ａ、４３ｂ、４３ｃ、４３ｄカウンタ４４選択回路４５、４６カウンタ出力保持回路５１インバータリング５２保持回路列５３信号変換手段５４時間差演算回路５５ａカウンタ５５ｂカウンタ出力保持回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者松澤昭大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】同一構成の奇数個の遅延回路からなり，
発振によって信号の遷移が循環する遅延回路リングを備
え、前記遅延回路リングの出力信号から得られた数値デ
ータを演算が容易になるよう補正する機能を有すること
を特徴とする時間計数回路。
【請求項２】複数の遅延回路からなり，発振によって
信号の遷移が循環する遅延回路リングと、前記遅延回路リングを構成する遅延回路の中の互いに異
なる遅延回路の出力端子における信号遷移の回数をそれ
ぞれ計数する複数のカウンタ回路とを備え、前記遅延回路リングにおける信号の遷移の位置に従って
前記複数のカウンタ回路の中の１つを選択し、選択した
カウンタ回路の計数データから前記遅延回路リングにお
ける信号遷移の周回数を求めるように構成されているこ
とを特徴とする時間計数回路。
【請求項３】複数の遅延回路からなり，発振によって
信号の遷移が循環する遅延回路リングと、前記遅延回路リングを構成する遅延回路の出力端子にそ
れぞれ接続された複数の保持回路からなり、入力された
パルス信号の立ち上がり時に、各保持回路からそれぞれ
接続された遅延回路の出力端子における信号を出力する
複数の保持回路列とを備え、各保時回路列には測定対象のパルス信号及び該測定対象
のパルス信号とそれぞれ異なる時間差を持つパルス信号
をそれぞれ入力し、各保持回路列から出力された信号を
基にして時間データを演算するように構成されているこ
とを特徴とする時間計数回路。
【請求項４】複数の遅延回路からなり，発振によって
信号の遷移が循環する遅延回路リングと、前記遅延回路リングを構成する一の遅延回路の出力端子
における信号遷移の回数を、前記遅延回路リングにおけ
る信号遷移の周回数として計数するカウンタ回路とを備
え、前記カウンタ回路は複数のカウンタを備えており、前記
一の遅延回路の出力端子における信号を基にして当該信
号よりも周期が長くそれぞれ異なる時間差を持つ複数の
信号を生成し、生成した信号の遷移を各カウンタによっ
てそれぞれ計数し、各カウンタの計数データから前記遅
延回路リングにおける信号遷移の周回数を求めるもので
あることを特徴とする時間計数回路。
【請求項５】パルス信号のパルス間隔を測定する時間
計数回路であって、同じ構成からなる奇数個の遅延回路がリング状に接続さ
れることにより構成され、信号の遷移が循環する遅延回
路リングと、前記遅延回路リングを構成する全ての遅延回路の出力端
子にそれぞれ接続されている複数の保持回路からなり、
測定対象のパルス信号を入力とし、該測定対象のパルス
信号の立ち上がり時に各保持回路から該保持回路が接続
されている遅延回路の出力端子における信号を出力する
保持回路列と、前記保持回路列から出力される信号を数値データに変換
する信号変換手段と、前記信号変換手段から出力される数値データを補正して
時間データを求め、該時間データを基にして前記測定対
象のパルス信号のパルス間隔を演算する時間差演算回路
とを備えたことを特徴とする時間計数回路。
【請求項６】遅延回路リングを構成する一の遅延回路
の出力端子に接続されており、前記一の遅延回路の出力
端子における信号の遷移の回数を前記遅延回路リングに
おける信号の遷移の周回数として計数すると共に、前記
測定対象のパルス信号を入力とし、該測定対象のパルス
信号の立ち上がり時に前記周回数を出力するカウンタ回
路をさらに備え、時間差演算回路は、信号変換手段から出力される数値データを前記カウンタ
回路から出力される周回数を用いて補正して時間データ
を求めるものであることを特徴とする請求項５に記載の
時間計数回路。
【請求項７】請求項６に記載の時間計数回路におい
て、前記遅延回路リングは（２ⁿ＋１）個（ｎは正の整数）
の遅延回路からなり、前記信号変換手段は、前記保持回路列から出力される信
号を（ｎ＋１）ビットの２進数データに変換するもので
あり、前記カウンタ回路は、前記周回数を２進数データとして
出力するものであり、前記時間差演算回路は、前記信号変換手段から出力される（ｎ＋１）ビットの２
進数データに前記カウンタ回路から出力される２進数デ
ータを加算することにより第１のデータを求めると共
に、前記カウンタ回路から出力される２進数データを２
ⁿ倍することにより第２のデータを求め、前記第１のデ
ータと前記第２のデータとを加算することにより時間デ
ータを求めるものであることを特徴とする時間計数回
路。
【請求項８】遅延回路は、それぞれ同じ構成を持つ１
つのインバータからなることを特徴とする請求項５〜７
のいずれか１項に記載の時間計数回路。
【請求項９】請求項６に記載の時間計数回路におい
て、前記カウンタ回路は、前記一の遅延回路の出力端子における信号を入力とし、
該信号の２倍の周期を持つ分周クロック信号を発生し出
力する分周回路と、前記一の遅延回路の出力端子における信号及び分周クロ
ック信号を入力とし、前記分周クロック信号と同じ周期
を持ち且つそれぞれタイミングの異なる複数の副クロッ
ク信号を発生し出力するクロック発生回路と、前記複数の副クロック信号の立ち上がりまたは立ち下が
りをそれぞれ計数し複数の副データとして出力する複数
のカウンタと、前記複数の副データが入力されると共に前記一の遅延回
路の出力端子における信号及び分周クロック信号が入力
され、前記一の遅延回路の出力端子における信号及び分
周クロック信号を基にして前記複数の副データの中から
１つを選択し仮の計数データとして出力する選択回路
と、前記測定対象のパルス信号を入力とすると共に前記一の
遅延回路の出力端子における信号及び分周クロック信号
及び仮の計数データを入力とし、前記一の遅延回路の出
力端子における信号を変換して得られるデータを最下位
ビットとし前記分周クロック信号を変換して得られるデ
ータを下位から２番目のビットとすると共に前記仮の計
数データを上位ビットとする計数データを、前記測定対
象のパルス信号の立ち上がり時に前記周回数として出力
する計数データ保持回路とからなることを特徴とする時
間計数回路。
【請求項１０】信号変換手段は、保持回路列から出力
される信号を基にして選択信号を作成して出力する機能
を有しており、遅延回路リングを構成する一の遅延回路の出力端子に接
続されており、前記一の遅延回路の出力端子における信
号の遷移の回数を前記遅延回路リングにおける信号遷移
の第１の周回数として計数すると共に、測定対象のパル
ス信号を入力とし、該測定対象のパルス信号の立ち上が
り時に前記第１の周回数を出力する第１のカウンタ回路
と、前記遅延回路リングを構成する他の遅延回路の出力端子
に接続されており、前記他の遅延回路の出力端子におけ
る信号の遷移の回数を前記遅延回路リングにおける信号
遷移の第２の周回数として計数すると共に、前記測定対
象のパルス信号を入力とし、該測定対象のパルス信号が
立ち上がり時に前記第２の周回数を出力する第２のカウ
ンタ回路と、前記第１の周回数及び第２の周回数が入力されると共に
前記選択信号が入力され、前記選択信号を基にして前記
第１の周回数及び第２の周回数のうちいずれか１つを周
回数データとして選択して時間差演算回路に出力する選
択回路とをさらに備え、前記時間差演算回路は、前記信号変換手段から出力され
る数値データを前記選択回路から出力される周回数デー
タを用いて補正して時間データを求めるものであること
を特徴とする請求項５に記載の時間計数回路。
【請求項１１】請求項１０に記載の時間計数回路にお
いて、前記信号変換手段は、前記遅延回路リングにおいて信号
の遷移が前記一の遅延回路よりも第１の所定数前の遅延
回路を通過したとき前記第２の周回数を選択するよう指
示し、信号の遷移が前記他の遅延回路よりも第２の所定
数前の遅延回路を通過したとき前記第１の周回数を選択
するよう指示する選択信号を、前記選択回路に出力する
ことを特徴とする時間計数回路。
【請求項１２】測定対象のパルス信号を入力とし、前
記測定対象のパルス信号とそれぞれ異なる時間差を持っ
て前記測定対象のパルス信号と同じ変化をする複数の副
パルス信号を発生し出力するパルス発生回路と、遅延回路リングを構成する全ての遅延回路の出力端子に
それぞれ接続されている複数の保持回路からなり、前記
複数の副パルス信号をそれぞれ入力とし、該副パルス信
号の立ち上がり時に各保持回路から該保持回路が接続さ
れている遅延回路の出力端子における信号を出力する複
数の副保持回路列とをさらに備え、信号変換手段は、前記複数の副保持回路列から出力される信号を参照する
ことにより、保持回路列から出力される信号を、前記遅
延回路リングを構成する遅延回路における信号遅延時間
よりも小さい単位で時間を表現する数値データに変換す
る機能を有することを特徴とする請求項５に記載の時間
計数回路。
【請求項１３】請求項５に記載の時間計数回路におい
て、前記信号変換手段は、前記保持回路列を構成する複数の保持回路のうち、奇数
段の保持回路又は偶数段の保持回路のいずれか一方の出
力端子にそれぞれ接続された反転回路からなる反転回路
列を備え、前記反転回路列から出力された信号及び前記
反転回路列を構成する反転回路が接続されていない保持
回路から出力された信号を数値データに変換するもので
あることを特徴とする時間計数回路。
【請求項１４】パルス信号のパルス間隔を測定する時
間計数回路であって、リング状に接続された複数の遅延回路からなり、信号の
遷移が循環する遅延回路リングと、前記遅延回路リングを構成する遅延回路の出力端子にそ
れぞれ接続されている複数の保持回路からなり、測定対
象のパルス信号を入力とし、該測定対象のパルス信号の
立ち上がり時に各保持回路から該保持回路が接続されて
いる遅延回路の出力端子における信号を出力する保持回
路列と、前記保持回路列から出力される信号を数値データに変換
し出力すると共に前記保持回路列から出力される信号を
基にして選択信号を作成して出力する信号変換手段と、前記遅延回路リングを構成する一の遅延回路の出力端子
に接続されており、前記一の遅延回路の出力端子におけ
る信号の遷移の回数を前記遅延回路リングにおける信号
遷移の第１の周回数として計数すると共に、前記測定対
象のパルス信号を入力とし、該測定対象のパルス信号の
立ち上がり時に前記第１の周回数を出力する第１のカウ
ンタ回路と、前記遅延回路リングを構成する他の遅延回路の出力端子
に接続されており、前記他の遅延回路の出力端子におけ
る信号の遷移の回数を前記遅延回路リングにおける信号
遷移の第２の周回数として計数すると共に、前記測定対
象のパルス信号を入力とし、該測定対象のパルス信号の
立ち上がり時に前記第２の周回数を出力する第２のカウ
ンタ回路と、前記第１の周回数及び第２の周回数が入力されると共に
前記選択信号が入力され、前記選択信号を基にして前記
第１の周回数及び第２の周回数のうちいずれか１つを周
回数データとして選択し出力する選択回路と、前記信号変換手段から出力される数値データと前記選択
回路から出力される周回数データとを用いて時間データ
を求め、該時間データを基に前記測定対象のパルス信号
のパルス間隔を演算する時間差演算回路とを備えたこと
を特徴とする時間計数回路。
【請求項１５】請求項１０又は１４に記載の時間計数
回路において、前記第１のカウンタ回路は、前記一の遅延回路の出力端子における信号を入力とし、
該信号の２倍の周期を持つ第１の分周クロック信号を発
生し出力する第１の分周回路と、前記一の遅延回路の出力端子における信号及び第１の分
周クロック信号を入力とし、前記第１の分周クロック信
号と同じ周期を持ち且つそれぞれタイミングの異なる第
１の複数の副クロック信号を発生し出力する第１のクロ
ック発生回路と、前記第１の複数の副クロック信号の立ち上がりまたは立
ち下がりをそれぞれ計数し第１の複数の副データとして
出力する第１の複数のカウンタと、前記第１の複数の副データが入力されると共に前記一の
遅延回路の出力端子における信号及び第１の分周クロッ
ク信号が入力され、前記一の遅延回路の出力端子におけ
る信号及び第１の分周クロック信号を基にして前記第１
の複数の副データの中から１つを選択し第１の仮の計数
データとして出力する第１の選択回路と、前記測定対象のパルス信号を入力とすると共に前記一の
遅延回路の出力端子における信号及び第１の分周クロッ
ク信号及び第１の仮の計数データを入力とし、前記一の
遅延回路の出力端子における信号を変換して得られるデ
ータを最下位ビットとし前記第１の分周クロック信号を
変換して得られるデータを下位から２番目のビットとす
ると共に前記第１の仮の計数データを上位ビットとする
計数データを、前記測定対象のパルス信号の立ち上がり
時に前記第１の周回数として出力する第１の計数データ
保持回路とを備え、前記第２のカウンタ回路は、前記他の遅延回路の出力端子における信号を入力とし、
該信号の２倍の周期を持つ第２の分周クロック信号を発
生し出力する第２の分周回路と、前記他の遅延回路の出力端子における信号及び第２の分
周クロック信号を入力とし、前記第２の分周クロック信
号と同じ周期を持ち且つそれぞれタイミングの異なる第
２の複数の副クロック信号を発生し出力する第２のクロ
ック発生回路と、前記第２の複数の副クロック信号の立ち上がりまたは立
ち下がりをそれぞれ計数し第２の複数の副データとして
出力する第２の複数のカウンタと、前記第２の複数の副データが入力されると共に前記他の
遅延回路の出力端子における信号及び第２の分周クロッ
ク信号が入力され、前記他の遅延回路の出力端子におけ
る信号及び第２の分周クロック信号を基にして前記第２
の複数の副データの中から１つを選択し第２の仮の計数
データとして出力する第２の選択回路と、前記測定対
象のパルス信号を入力とすると共に前記他の遅延回路の
出力端子における信号及び第２の分周クロック信号及び
第２の仮の計数データを入力とし、前記他の遅延回路の
出力端子における信号を変換して得られるデータを最下
位ビットとし前記第２の分周クロック信号を変換して得
られるデータを下位から２番目のビットとすると共に前
記第２の仮の計数データを上位ビットとする計数データ
を、前記測定対象のパルス信号の立ち上がり時に前記第
２の周回数として出力する第２の計数データ保持回路と
を備えたことを特徴とする時間計数回路。
【請求項１６】パルス信号のパルス間隔を測定する時
間計数回路であって、リング状に接続された複数の遅延回路からなり、信号の
遷移が循環する遅延回路リングと、測定対象のパルス信号を入力とし、前記測定対象のパル
ス信号とそれぞれ異なる時間差を持って前記測定対象の
パルス信号と同じ変化をする複数の副パルス信号を発生
し出力するパルス発生回路と、前記遅延回路リングを構成する遅延回路の出力端子にそ
れぞれ接続されている複数の保持回路からなり、前記測
定対象のパルス信号を入力とし、該測定対象のパルス信
号の立ち上がり時に各保持回路からそれぞれ接続されて
いる遅延回路の出力端子における信号を出力する基準保
持回路列と、前記遅延回路リングを構成する遅延回路の出力端子にそ
れぞれ接続されている複数の保持回路からなり、前記複
数の副パルス信号をそれぞれ入力とし、該副パルス信号
の立ち上がり時に各保持回路からそれぞれ接続されてい
る遅延回路の出力端子における信号を出力する複数の副
保持回路列と、前記複数の副保持回路列から出力される信号を参照する
ことにより、前記基準保持回路列から出力される信号を
前記遅延回路における信号遅延時間よりも小さい単位で
時間を表現する数値データに変換する機能を有する信号
変換手段とを備えたことを特徴とする時間計数回路。
【請求項１７】請求項１６に記載の時間計数回路にお
いて、前記遅延回路リングは、信号遅延時間がＴであるＡ個
（Ａは２以上の整数）の遅延回路からなり、前記パルス発生回路は、入力された測定対象のパルス信号と同じ変化をする第１
のパルス信号と、前記測定対象のパルス信号とＮＴ＋Ｔ
／４（Ｎは正の整数）の時間差を持って同じ変化をする
第２のパルス信号と、前記測定対象のパルス信号とＮＴ
＋２Ｔ／４の時間差を持って同じ変化をする第３のパル
ス信号と、前記測定対象のパルス信号とＮＴ＋３Ｔ／４
の時間差を持って同じ変化をする第４のパルス信号とを
発生して出力するものであり、前記基準保持回路列は、前記遅延回路リングを構成する遅延回路の出力端子にそ
れぞれ接続されている複数の保持回路からなり、前記第
１のパルス信号を入力とし、該第１のパルス信号の立ち
上がり時に各保持回路から該保持回路が接続されている
遅延回路の出力端子における信号を基準信号として出力
するものであり、前記複数の副保持回路列は、前記遅延回路リングを構成する遅延回路の出力端子にそ
れぞれ接続されている複数の保持回路からなり、前記第
２のパルス信号を入力とし、該第２のパルス信号の立ち
上がり時に各保持回路から該保持回路が接続されている
遅延回路の出力端子における信号を第１の副信号として
出力する第１の副保持回路列と、前記遅延回路リングを構成する遅延回路の出力端子にそ
れぞれ接続されている複数の保持回路からなり、前記第
３のパルス信号を入力とし、該第３のパルス信号の立ち
上がり時に各保持回路から該保持回路が接続されている
遅延回路の出力端子における信号を第２の副信号として
出力する第２の副保持回路列と、前記遅延回路リングを構成する遅延回路の出力端子にそ
れぞれ接続されている複数の保持回路からなり、前記第
４のパルス信号を入力とし、該第４のパルス信号の立ち
上がり時に各保持回路から該保持回路が接続されている
遅延回路の出力端子における信号を第３の副信号として
出力する第３の副保持回路列とからなり、前記信号変換手段は、前記基準信号と前記第１〜第３の副信号とを入力とし、
前記基準信号が表す数値データがｎであるとき（ｎは１
以上でＡ以下の整数）、(i) 前記第１の副信号がｎ＋Ｎ
−ｋＡ（ｋは０以上の整数）を表し且つ前記第２の副信
号がｎ＋Ｎ−ｋＡを表し且つ前記第３の副信号がｎ＋Ｎ
−ｋＡを表すときは前記基準信号が表す数値データをｎ
＋０／４に変換し、(ii)前記第１の副信号がｎ＋Ｎ−ｋ
Ａを表し且つ前記第２の副信号がｎ＋Ｎ−ｋＡを表し且
つ前記第３の副信号がｎ＋Ｎ−ｋＡ＋１を表すときは前
記基準信号が表す数値データをｎ＋１／４に変換し、(i
ii) 前記第１の副信号がｎ＋Ｎ−ｋＡを表し且つ前記第
２の副信号がｎ＋Ｎ−ｋＡ＋１を表し且つ前記第３の副
信号がｎ＋Ｎ−ｋＡ＋１を表すときは前記基準信号が表
す数値データをｎ＋２／４に変換し、(iv)前記第１の副
信号がｎ＋Ｎ−ｋＡ＋１を表し且つ前記第２の副信号が
ｎ＋Ｎ−ｋＡ＋１を表し且つ前記第３の副信号がｎ＋Ｎ
−ｋＡ＋１を表すときは前記基準信号が表す数値データ
をｎ＋３／４に変換して出力する機能を有することを特
徴とする時間計数回路。
【請求項１８】遅延回路リングを構成する一の遅延回
路の出力端子に接続されており、前記一の遅延回路の出
力端子における信号の遷移の回数を前記遅延回路リング
における信号の遷移の周回数として計数すると共に、前
記測定対象のパルス信号を入力とし、該測定対象のパル
ス信号の立ち上がり時に前記周回数を出力するカウンタ
回路をさらに備え、前記カウンタ回路は、前記一の遅延回路の出力端子における信号を入力とし、
該信号の２倍の周期を持つ分周クロック信号を発生し出
力する分周回路と、前記一の遅延回路の出力端子における信号及び分周クロ
ック信号を入力とし、前記分周クロック信号と同じ周期
を持ち且つそれぞれタイミングの異なる複数の副クロッ
ク信号を発生し出力するクロック発生回路と、前記複数の副クロック信号の立ち上がりまたは立ち下が
りをそれぞれ計数し複数の副データとして出力する複数
のカウンタと、前記複数の副データが入力されると共に前記一の遅延回
路の出力端子における信号及び分周クロック信号が入力
され、前記一の遅延回路の出力端子における信号及び分
周クロック信号を基にして前記複数の副データの中から
１つを選択し仮の計数データとして出力する選択回路
と、前記測定対象のパルス信号を入力とすると共に前記一の
遅延回路の出力端子における信号及び分周クロック信号
及び仮の計数データを入力とし、前記一の遅延回路の出
力端子における信号を変換して得られるデータを最下位
ビットとし前記分周クロック信号を変換して得られるデ
ータを下位から２番目のビットとすると共に前記仮の計
数データを上位ビットとする計数データを、前記測定対
象のパルス信号の立ち上がり時に前記周回数として出力
する計数データ保持回路とからなることを特徴とする請
求項１６に記載の時間計数回路。
【請求項１９】クロック信号の遷移の回数を計数し計
数データを出力するカウンタ回路であって、計数対象のクロック信号を入力とし、該クロック信号の
２倍の周期を持つ分周クロック信号を発生し出力する分
周回路と、前記計数対象のクロック信号及び分周クロック信号を入
力とし、前記分周クロック信号と同じ周期を持ち且つそ
れぞれタイミングの異なる複数の副クロック信号を発生
して出力するクロック発生回路と、前記複数の副クロック信号の立ち上がりまたは立ち下が
りの回数をそれぞれ計数し複数の副データとして出力す
る複数のカウンタと、前記複数の副データが入力されると共に前記計数対象の
クロック信号及び分周クロック信号が入力され、前記計
数対象のクロック信号及び分周クロック信号を基にして
前記複数の副データの中から１つを選択し仮の計数デー
タとして出力する選択回路と、計数データの出力を指示するパルス信号を入力とすると
共に前記計数対象のクロック信号及び分周クロック信号
及び仮の計数データを入力とし、前記計数対象のクロッ
ク信号を変換して得られるデータを最下位ビットとし前
記分周クロック信号を変換して得られるデータを下位か
ら２番目のビットとすると共に前記仮の計数データを上
位ビットとする計数データを、前記パルス信号の立上が
り時に出力する計数データ保持回路とを備えたことを特
徴とするカウンタ回路。