JPS62233932A - Ｂｃｈ符号の復号回路 - Google Patents
Ｂｃｈ符号の復号回路Info
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- JPS62233932A JPS62233932A JP7554986A JP7554986A JPS62233932A JP S62233932 A JPS62233932 A JP S62233932A JP 7554986 A JP7554986 A JP 7554986A JP 7554986 A JP7554986 A JP 7554986A JP S62233932 A JPS62233932 A JP S62233932A
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- 208000011580 syndromic disease Diseases 0.000 claims abstract description 21
- 239000002131 composite material Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
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- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＢＣＨ符号の復号回路に関し、特に索表により
誤り位置を検出して誤プ訂正を行なう復号回路に関する
。
誤り位置を検出して誤プ訂正を行なう復号回路に関する
。
（発明の背景）
ＲＯＭを用いた。ＢＣＨ符号の復号回路は知られており
、ＲＯＭにはシンドロームに対応して、聡での訂正可能
な誤りに対する誤り位置データをエンコードして記憶さ
せてある。
、ＲＯＭにはシンドロームに対応して、聡での訂正可能
な誤りに対する誤り位置データをエンコードして記憶さ
せてある。
そこで従来のＢＣＨ符号の復号回路は、入力データから
シンドローム計算をし、計算シンドロームｌ ＲＯＭに
アドレスデータとして与えて、ＲＯＭニ記憶させておい
友誤り位置データを読み出したうえ、デコードし、ノ母
うレルーシリアル変換して、元の入力データと排他論理
和回路にてＭｏｄ２の加算を行なうように構成されてい
た。
シンドローム計算をし、計算シンドロームｌ ＲＯＭに
アドレスデータとして与えて、ＲＯＭニ記憶させておい
友誤り位置データを読み出したうえ、デコードし、ノ母
うレルーシリアル変換して、元の入力データと排他論理
和回路にてＭｏｄ２の加算を行なうように構成されてい
た。
しかし上記した如き従来例は、誤り位置データはエンコ
ードし九うえＲＯＭに記憶させることにより、ＲＯＭの
容量は小さくてすむ効果はあるものの、ＲＯＭ以降のデ
コード回路およびその周辺の回路の構成が複雑となる問
題点があった。
ードし九うえＲＯＭに記憶させることにより、ＲＯＭの
容量は小さくてすむ効果はあるものの、ＲＯＭ以降のデ
コード回路およびその周辺の回路の構成が複雑となる問
題点があった。
本発明は上記の問題点を解消し、ＲＯＭ容友については
増加せず、ＲＯＭ以降の回路の構成が簡単にできるＢＣ
Ｈ符号の復号回路を提供することを目的とする。
増加せず、ＲＯＭ以降の回路の構成が簡単にできるＢＣ
Ｈ符号の復号回路を提供することを目的とする。
（発明の構成）
本発明は上記の問題点を解決するために次の如く構成し
た。
た。
プリセットカウンタと、誤り位置データとプリセットカ
ウンタの基準値データとの差に関連したデータを記憶さ
せてあるＲＯＭとを備え、入力データからシンドローム
計算をし、計算シンドロームをアドレスデータとして前
記ＲＯＭに与え、前記ＲＯＭから読み出され友データを
プリセット値として前記プリセツトカウンタに与え、前
記プリセットカウンタにより前記基準値データにまで計
数し之ときの出力を誤り訂正出力として、誤り訂正を行
なうようにし念。
ウンタの基準値データとの差に関連したデータを記憶さ
せてあるＲＯＭとを備え、入力データからシンドローム
計算をし、計算シンドロームをアドレスデータとして前
記ＲＯＭに与え、前記ＲＯＭから読み出され友データを
プリセット値として前記プリセツトカウンタに与え、前
記プリセットカウンタにより前記基準値データにまで計
数し之ときの出力を誤り訂正出力として、誤り訂正を行
なうようにし念。
ここで、プリセットカウンタの基準値データとは、プリ
セットカウンタがキャリーまたはボロー出力を発生する
計数値データであって、九とえば２ｎ進カウンタのとき
は基準値データは１０進数で示せば（２”−１）である
。
セットカウンタがキャリーまたはボロー出力を発生する
計数値データであって、九とえば２ｎ進カウンタのとき
は基準値データは１０進数で示せば（２”−１）である
。
（作用）
本発明は上記の如く構成したから、計算シンドロームに
したがって、誤り位置データと基準値データとの差に関
連したデータがＲＯＭから読み出され、プリセットカウ
ンタに初期値としてロードされる。引き続くプリセット
カウンタのクロックツ４ルス計数によりプリセットカウ
ンタの計数値が基準値に達したときプリセットカウンタ
からキャリーまたはボロー出力が出力される。
したがって、誤り位置データと基準値データとの差に関
連したデータがＲＯＭから読み出され、プリセットカウ
ンタに初期値としてロードされる。引き続くプリセット
カウンタのクロックツ４ルス計数によりプリセットカウ
ンタの計数値が基準値に達したときプリセットカウンタ
からキャリーまたはボロー出力が出力される。
しかるにキャリーまたはゴロ−出力が発生さｎるときは
丁度入力データの誤り位置に対応しているため、入力デ
ータの誤り個所が訂正さｎることになる。
丁度入力データの誤り位置に対応しているため、入力デ
ータの誤り個所が訂正さｎることになる。
いま仮に、 ＲＯＭに記憶させてあるデータを誤り位置
データと基準値データとの差のデータとすれば、プリセ
ットカウンタにて基準値データに達するまでの計数クロ
ックパルス数が入力データ中の誤りピット位置に対応し
ている。したがってこの誤りビットが訂正されることに
なる。
データと基準値データとの差のデータとすれば、プリセ
ットカウンタにて基準値データに達するまでの計数クロ
ックパルス数が入力データ中の誤りピット位置に対応し
ている。したがってこの誤りビットが訂正されることに
なる。
（発明の実施例）
以下、本発明を実施例によシ説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。
る。
ＢＣＨ符号からなる入力データはシンドローム計算回路
１に供給してシンドローム計算させる。入力データは同
時にタイミングを合せるためシフトレノスタからなるデ
ータ遅延回路２に供給して遅延させる。
１に供給してシンドローム計算させる。入力データは同
時にタイミングを合せるためシフトレノスタからなるデ
ータ遅延回路２に供給して遅延させる。
シンドローム計算回路１にて計算されたシンドロームは
ラッチ回路３に供給してラッチし、ラッチ出力は誤り位
置データを記憶させてあるＲＯＭ ４にアドレスデータ
として供給する。
ラッチ回路３に供給してラッチし、ラッチ出力は誤り位
置データを記憶させてあるＲＯＭ ４にアドレスデータ
として供給する。
ＲＯＭ ４には誤り位置データが記憶させてあシ、記憶
されている誤り位置データは、入力データのブロック長
をｙ（ここで２”）ｙ）２”とする）とし、誤り位置を
入力データの最初のピット位置から″Ｘ″番目としたと
き、［（２ｎ−１）−ｘ、ｌを２進符号に変換したデー
タである。仮に入力データのブロック長を６３ビツトと
すれば、ＲＯＭ ４に記憶させる誤り位置データは６ビ
ツトでスム。
されている誤り位置データは、入力データのブロック長
をｙ（ここで２”）ｙ）２”とする）とし、誤り位置を
入力データの最初のピット位置から″Ｘ″番目としたと
き、［（２ｎ−１）−ｘ、ｌを２進符号に変換したデー
タである。仮に入力データのブロック長を６３ビツトと
すれば、ＲＯＭ ４に記憶させる誤り位置データは６ビ
ツトでスム。
ラッチ出力によ、リアドレス指定されたＲＯＭ ４がら
読み出され之データはプリセットアップカウンタ５にプ
リセットデータとして供給し、このデータを初期値とし
てアップカウントさせる。
読み出され之データはプリセットアップカウンタ５にプ
リセットデータとして供給し、このデータを初期値とし
てアップカウントさせる。
プリセットアップカウンタ５が基準値であるフルカウン
トに達し友とき、プリセットアップカウンタ５からリッ
プルキャリー出力が出力さｎる。
トに達し友とき、プリセットアップカウンタ５からリッ
プルキャリー出力が出力さｎる。
このリップルキャリー出力を誤り訂正信号としてデータ
遅延回路２の出力とともに排他論理和回路６に供給して
排他論理和回路６から復号データを得る。
遅延回路２の出力とともに排他論理和回路６に供給して
排他論理和回路６から復号データを得る。
なお、タイミング発生回路７はシンドローム計。
算回路１、データ遅延回路２、プリセットアップカウン
タ５にクロックパルス信号を、ラッチ回路３にストロー
ダノ！ルス信号を、プリセットアップカウンタ５にロー
ド信号を供給して装置のタイミングをとらせるためのも
のである。
タ５にクロックパルス信号を、ラッチ回路３にストロー
ダノ！ルス信号を、プリセットアップカウンタ５にロー
ド信号を供給して装置のタイミングをとらせるためのも
のである。
またさらに、データ遅延回路２はシンドローム計算開始
から、７’ｌＪセツトアツプカウンタ５にＲＯＭ ４か
ら読み出したデータをロードするまでの期間、入力デー
タを遅延させる。
から、７’ｌＪセツトアツプカウンタ５にＲＯＭ ４か
ら読み出したデータをロードするまでの期間、入力デー
タを遅延させる。
いま、入力データのブロック長を６３ピツトドした場合
、プリセットカウンタ５は基準値が（２６−１）である
６４進プリセツトアツプカウンタで構成され、以下この
場合を例に作用を説明する。
、プリセットカウンタ５は基準値が（２６−１）である
６４進プリセツトアツプカウンタで構成され、以下この
場合を例に作用を説明する。
いま、入力データをシンドローム計算回路１でシンドロ
ーム計算の結果、ラッチ回路３のラッチ出力によりＲＯ
Ｍ ４からは、最初からの３ビツト目が誤っている場合
にはデータ［： １１１１００＝ ６０（１０進数）〕
が出力され、プリセットアップカウンタ５にロードされ
る。この状態を模式的に第２図（ｂ）に示しである。
ーム計算の結果、ラッチ回路３のラッチ出力によりＲＯ
Ｍ ４からは、最初からの３ビツト目が誤っている場合
にはデータ［： １１１１００＝ ６０（１０進数）〕
が出力され、プリセットアップカウンタ５にロードされ
る。この状態を模式的に第２図（ｂ）に示しである。
一方、タイミング発生回路７からのクロックパルス１６
号は第２図（ａ）に示す如くであり、第２図（ｂ）に示
したプリセットデータがロードされた後、３発目のクロ
ックパルス信号によって第２図（ｃ）に示す如くリツプ
リキャリー出力が排他論理和回路６に出力され、データ
遅延回路２から出力されてきた入力データの第３ビツト
目が訂正されることになる。
号は第２図（ａ）に示す如くであり、第２図（ｂ）に示
したプリセットデータがロードされた後、３発目のクロ
ックパルス信号によって第２図（ｃ）に示す如くリツプ
リキャリー出力が排他論理和回路６に出力され、データ
遅延回路２から出力されてきた入力データの第３ビツト
目が訂正されることになる。
尚、上記において入力データのブロック長が６３ビツト
の場合を例示したが、これに限る必要はないこと勿論で
ある。
の場合を例示したが、これに限る必要はないこと勿論で
ある。
また、プリセットアップカウンタ５に上記した如く、プ
リセットがなされた次のクロックパルス信号から計数を
打力うカウンタを使用した例を説明したが、プリセット
中に入力され壜だクロックパルス信号から計数を行なう
カウンタを使用してもよく、この場合はＲＯＭ ４に記
憶させておく誤り位置データはＣ（２”−１）−：ｃ＋
１ ］となり、この場合のプリセット値は第２図（ｄ）
に示す如く前記例と同一の場合において６１”となる。
リセットがなされた次のクロックパルス信号から計数を
打力うカウンタを使用した例を説明したが、プリセット
中に入力され壜だクロックパルス信号から計数を行なう
カウンタを使用してもよく、この場合はＲＯＭ ４に記
憶させておく誤り位置データはＣ（２”−１）−：ｃ＋
１ ］となり、この場合のプリセット値は第２図（ｄ）
に示す如く前記例と同一の場合において６１”となる。
また、プリセットダウンカウンタを用いることもできる
。
。
（発明の効果）
以上説明した如く本発明によれば、グリセットカウンタ
を用い、かつＲＯＭに誤り位置データとプリセットカウ
ンタの基準値データとの差に関連したデータを記憶させ
ておくことにより、デコード回路は必要なくなり、かつ
その周辺回路も無くなって、中規模集積回路のレベルで
ＢＣＨ符号の復号回路を構成する場合、回路構成は簡単
であり、集積回路の数を極端に減少させることができる
。
を用い、かつＲＯＭに誤り位置データとプリセットカウ
ンタの基準値データとの差に関連したデータを記憶させ
ておくことにより、デコード回路は必要なくなり、かつ
その周辺回路も無くなって、中規模集積回路のレベルで
ＢＣＨ符号の復号回路を構成する場合、回路構成は簡単
であり、集積回路の数を極端に減少させることができる
。
また従来複雑であったタイミング回路も単一クロック信
号で対応できるので、タイミング回路も簡略化でき、回
路の安定化を図ることもできる。
号で対応できるので、タイミング回路も簡略化でき、回
路の安定化を図ることもできる。
第１図は本発明の一実施例の構成を示すブロック図。
第２図は本発明の一実施例の作用の説明に供するタイミ
ング図。 １・・・シンドローム計算回路、２・・・データ遅延回
路、３・・・ラッチ回路、４・・・ＲＯＭ、５・・・プ
リセットアップカウンタ、６・・・排他論理和回路、７
・・・タイミング発生回路。
ング図。 １・・・シンドローム計算回路、２・・・データ遅延回
路、３・・・ラッチ回路、４・・・ＲＯＭ、５・・・プ
リセットアップカウンタ、６・・・排他論理和回路、７
・・・タイミング発生回路。
Claims (1)
- 索表によりＢＣＨ符号の誤り訂正を行なうＢＣＨ符号の
復号回路において、プリセツトカウンタと、誤り位置デ
ータとプリセツトカウンタの基準値データとの差に関連
したデータを記憶させてあるＲＯＭとを備え、入力デー
タからシンドローム計算をし、計算シンドロームをアド
レスデータとして前記ＲＯＭに与え、前記ＲＯＭから読
み出されたデータをプリセツト値として前記プリセツト
カウンタに与え、前記プリセツトカウンタにより前記基
準値データまで計数したときの出力を誤り訂正出力とし
て、誤り訂正を行なうことを特徴とするＢＣＨ符号の復
号回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7554986A JPS62233932A (ja) | 1986-04-03 | 1986-04-03 | Ｂｃｈ符号の復号回路 |
| DE19873750269 DE3750269T2 (de) | 1986-04-03 | 1987-04-01 | BCH-Kodesignal Korrektursystem. |
| EP87104823A EP0240921B1 (en) | 1986-04-03 | 1987-04-01 | BCH code signal correcting system |
| DE1987104823 DE240921T1 (de) | 1986-04-03 | 1987-04-01 | Koder fuer bch-kode. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7554986A JPS62233932A (ja) | 1986-04-03 | 1986-04-03 | Ｂｃｈ符号の復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62233932A true JPS62233932A (ja) | 1987-10-14 |
| JPH0426563B2 JPH0426563B2 (ja) | 1992-05-07 |
Family
ID=13579380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7554986A Granted JPS62233932A (ja) | 1986-04-03 | 1986-04-03 | Ｂｃｈ符号の復号回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0240921B1 (ja) |
| JP (1) | JPS62233932A (ja) |
| DE (2) | DE3750269T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641334A (en) * | 1987-06-24 | 1989-01-05 | Matsushita Electric Ind Co Ltd | Error corrector |
| JPH01212924A (ja) * | 1988-02-19 | 1989-08-25 | Sanyo Electric Co Ltd | 誤り訂正回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890287A (en) * | 1988-03-09 | 1989-12-26 | Magnetic Peripherals Inc. | On-the-fly error correction |
| US5243604A (en) * | 1990-12-18 | 1993-09-07 | Seagate Technology, Inc. | On-the-fly error correction |
| US5434719A (en) * | 1994-03-18 | 1995-07-18 | Seagate Technology, Inc. | Correction of header information in a magnetic disc drive |
| US9734009B2 (en) | 2015-10-08 | 2017-08-15 | Sandisk Technologies Llc | Data encoding techniques for a device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6085626A (ja) * | 1983-10-17 | 1985-05-15 | Mitsubishi Electric Corp | 復号装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3714629A (en) * | 1971-06-01 | 1973-01-30 | Ibm | Double error correcting method and system |
| US4107652A (en) * | 1975-12-27 | 1978-08-15 | Fujitsu Limited | Error correcting and controlling system |
-
1986
- 1986-04-03 JP JP7554986A patent/JPS62233932A/ja active Granted
-
1987
- 1987-04-01 EP EP87104823A patent/EP0240921B1/en not_active Expired - Lifetime
- 1987-04-01 DE DE19873750269 patent/DE3750269T2/de not_active Expired - Fee Related
- 1987-04-01 DE DE1987104823 patent/DE240921T1/de active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS641334A (en) * | 1987-06-24 | 1989-01-05 | Matsushita Electric Ind Co Ltd | Error corrector |
| JPH01212924A (ja) * | 1988-02-19 | 1989-08-25 | Sanyo Electric Co Ltd | 誤り訂正回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0240921A3 (en) | 1989-04-26 |
| EP0240921B1 (en) | 1994-07-27 |
| JPH0426563B2 (ja) | 1992-05-07 |
| DE240921T1 (de) | 1988-02-25 |
| DE3750269T2 (de) | 1995-03-02 |
| EP0240921A2 (en) | 1987-10-14 |
| DE3750269D1 (de) | 1994-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |