JP2651300B2 - タイマ回路 - Google Patents
タイマ回路Info
- Publication number
- JP2651300B2 JP2651300B2 JP3296507A JP29650791A JP2651300B2 JP 2651300 B2 JP2651300 B2 JP 2651300B2 JP 3296507 A JP3296507 A JP 3296507A JP 29650791 A JP29650791 A JP 29650791A JP 2651300 B2 JP2651300 B2 JP 2651300B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- correction
- timer
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、カウント値の補正を
少ないハードウェアで、正確に行うことのできるタイマ
回路に関するものである。
少ないハードウェアで、正確に行うことのできるタイマ
回路に関するものである。
【０００２】
【従来の技術】図５は、従来のタイマ回路の一例を示す
ブロック図である。図５において、１はタイマ、２ａ，
２ｂ，２ｃはタイマ１を構成する直列接続された数値設
定可能なカウンタで、カウンタ２ｂのクロックはカウン
タ２ｃが、カウンタ２ａのクロックはカウンタ２ｂがそ
れぞれ供給する。３はカウンタ２ｃにクロックを供給す
るカウント用クロック発生手段であり、４はカウンタ２
ａ〜２ｃの補正値を記憶するレジスタ、５０はレジスタ
４の値とタイマ１の出力を加算して、タイマ１内のカウ
ンタ２ａ，２ｂ，２ｃに設定する数値を出力する加算器
である。
ブロック図である。図５において、１はタイマ、２ａ，
２ｂ，２ｃはタイマ１を構成する直列接続された数値設
定可能なカウンタで、カウンタ２ｂのクロックはカウン
タ２ｃが、カウンタ２ａのクロックはカウンタ２ｂがそ
れぞれ供給する。３はカウンタ２ｃにクロックを供給す
るカウント用クロック発生手段であり、４はカウンタ２
ａ〜２ｃの補正値を記憶するレジスタ、５０はレジスタ
４の値とタイマ１の出力を加算して、タイマ１内のカウ
ンタ２ａ，２ｂ，２ｃに設定する数値を出力する加算器
である。
【０００３】次に従来のタイマ回路の動作について説明
する。図６は従来のタイマ回路の動作の一例を示すタイ
ムチャートである。カウンタ２ｃは、カウント用クロッ
ク発生手段３からのクロックＣＣＬＫの立ち下がりで、
出力Ｑ0を反転させ、その際発生する桁上げ信号Ｃ0をカ
ウンタ２ｂに供給する。カウンタ２ａ，２ｂは、それぞ
れカウンタ２ｂ，２ｃからの桁上げ信号Ｃ1，Ｃ0の立ち
下がりで出力Ｑ2，Ｑ1を反転させる。これらのカウンタ
２ａ，２ｂ，２ｃの出力Ｑ2，Ｑ1，Ｑ0がタイマ１の出
力（現在のタイマ値）になる。
する。図６は従来のタイマ回路の動作の一例を示すタイ
ムチャートである。カウンタ２ｃは、カウント用クロッ
ク発生手段３からのクロックＣＣＬＫの立ち下がりで、
出力Ｑ0を反転させ、その際発生する桁上げ信号Ｃ0をカ
ウンタ２ｂに供給する。カウンタ２ａ，２ｂは、それぞ
れカウンタ２ｂ，２ｃからの桁上げ信号Ｃ1，Ｃ0の立ち
下がりで出力Ｑ2，Ｑ1を反転させる。これらのカウンタ
２ａ，２ｂ，２ｃの出力Ｑ2，Ｑ1，Ｑ0がタイマ１の出
力（現在のタイマ値）になる。
【０００４】図７はタイマ１の出力Ｑ（Ｑ0〜Ｑ2）をレ
ジスタ４に設定された値Ｒだけ補正するときのタイムチ
ャートの一例である。加算器５０はレジスタ４の値Ｒと
タイマ１の値Ｑを足してその演算結果Ｑ＋Ｒ＝Ｄを設定
値Ｄとしてタイマ１のレジスタ４に書き込む。
ジスタ４に設定された値Ｒだけ補正するときのタイムチ
ャートの一例である。加算器５０はレジスタ４の値Ｒと
タイマ１の値Ｑを足してその演算結果Ｑ＋Ｒ＝Ｄを設定
値Ｄとしてタイマ１のレジスタ４に書き込む。
【０００５】
【発明が解決しようとする課題】従来のタイマ回路は、
以上のように構成されているので、加算器のぶんだけハ
ードウェアが複雑になる問題があった。また、この加算
操作をタイマ外部のＣＰＵで行うことも可能であるが、
この場合にはＣＰＵによるタイマ値の読み出し命令や加
算命令等のソフトウェアが介在するため、加算操作の時
間が長くなる。このため加算操作に必要な時間長の不確
定さが増し、結果としてカウント値の補正が不正確にな
る等の問題があった。
以上のように構成されているので、加算器のぶんだけハ
ードウェアが複雑になる問題があった。また、この加算
操作をタイマ外部のＣＰＵで行うことも可能であるが、
この場合にはＣＰＵによるタイマ値の読み出し命令や加
算命令等のソフトウェアが介在するため、加算操作の時
間が長くなる。このため加算操作に必要な時間長の不確
定さが増し、結果としてカウント値の補正が不正確にな
る等の問題があった。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、少ないハードウェアで正確に
カウント値の補正を行うことのできるタイマ回路を得る
ことを目的とする。
るためになされたもので、少ないハードウェアで正確に
カウント値の補正を行うことのできるタイマ回路を得る
ことを目的とする。
【０００７】
【課題を解決するための手段】第１の発明に係るタイマ
回路は、カウント用クロックを発生させるカウント用ク
ロック発生手段３と、カウント用クロック発生手段が発
生させるカウント用クロックと位相の異なるクロックを
発生する補正用基準クロック発生手段６と、上記位相の
異なるクロックに基づいて補正用クロックを生成する補
正クロック生成手段５と、上記カウント用クロックに同
期して一定の数値を加算または減算し、上記補正用クロ
ックに同期して加算または減算した数値に所定値を補正
する直列接続された複数のカウンタ２ａ〜２ｃを有する
タイマとから構成されている。この第２の発明に係るタ
イマ回路は、上記カウンタは、カウント用クロックと補
正用クロックとの論理和をとって出力するオア回路８
と、このオア回路の出力に同期して動作するＴフリップ
フロップ７と、オア回路の出力とＴフリップフロップの
出力との論理積をとり、桁上げクロックとして出力する
アンド回路９とから成る。この第３の発明に係るタイマ
回路は、上記補正クロック生成手段に、所定の補正値が
設定できるレジスタ４を設けた。
回路は、カウント用クロックを発生させるカウント用ク
ロック発生手段３と、カウント用クロック発生手段が発
生させるカウント用クロックと位相の異なるクロックを
発生する補正用基準クロック発生手段６と、上記位相の
異なるクロックに基づいて補正用クロックを生成する補
正クロック生成手段５と、上記カウント用クロックに同
期して一定の数値を加算または減算し、上記補正用クロ
ックに同期して加算または減算した数値に所定値を補正
する直列接続された複数のカウンタ２ａ〜２ｃを有する
タイマとから構成されている。この第２の発明に係るタ
イマ回路は、上記カウンタは、カウント用クロックと補
正用クロックとの論理和をとって出力するオア回路８
と、このオア回路の出力に同期して動作するＴフリップ
フロップ７と、オア回路の出力とＴフリップフロップの
出力との論理積をとり、桁上げクロックとして出力する
アンド回路９とから成る。この第３の発明に係るタイマ
回路は、上記補正クロック生成手段に、所定の補正値が
設定できるレジスタ４を設けた。
【０００８】
【作用】この第１の発明におけるタイマ回路は、カウン
ト用クロック発生手段のカウント用クロックに同期し
て、上記カウンタで一定の数値を加算または減算する。
補正を行う場合は、補正用基準クロック発生手段の位相
の異なるクロックに基づいた補正クロック生成手段の補
正用クロックにより、カウンタの補正を行い、タイマの
数値を補正する。この第２の発明におけるタイマ回路
は、オア回路で入力したカウント用クロックと補正用ク
ロックとの論理和をとり、その論理和の出力でＴフリッ
プフロップを動作させ、オア回路の出力とＴフリップフ
ロップの出力との論理積をとり、桁上げクロックとして
出力する。Ｔフリップフロップの出力はタイマの出力値
となる。この第３の発明におけるタイマ回路は、補正ク
ロック生成手段内のレジスタにあらかじめ補正値を設定
する。
ト用クロック発生手段のカウント用クロックに同期し
て、上記カウンタで一定の数値を加算または減算する。
補正を行う場合は、補正用基準クロック発生手段の位相
の異なるクロックに基づいた補正クロック生成手段の補
正用クロックにより、カウンタの補正を行い、タイマの
数値を補正する。この第２の発明におけるタイマ回路
は、オア回路で入力したカウント用クロックと補正用ク
ロックとの論理和をとり、その論理和の出力でＴフリッ
プフロップを動作させ、オア回路の出力とＴフリップフ
ロップの出力との論理積をとり、桁上げクロックとして
出力する。Ｔフリップフロップの出力はタイマの出力値
となる。この第３の発明におけるタイマ回路は、補正ク
ロック生成手段内のレジスタにあらかじめ補正値を設定
する。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、１はタイマ、２ａ，２ｂ，２ｃは
タイマ１を構成するカウント用クロック補正用クロック
の２つのクロック入力端子を持ったカウンタであり、カ
ウンタ２ｂのカウント用クロックはカウンタ２ｃが、カ
ウンタ２ａのカウント用クロックはカウンタ２ｂがそれ
ぞれ供給する。３は、カウンタ２ｃにカウント用クロッ
クを供給するカウント用クロック発生手段である。４は
カウンタの補正値を記憶するレジスタ、５はレジスタ４
の値に応じて補正用クロックを生成する補正クロック生
成手段、６は補正用クロックの基準となるカウント用ク
ロックと位相の異なるクロックを発生する補正用基準ク
ロック発生手段である。
する。図１において、１はタイマ、２ａ，２ｂ，２ｃは
タイマ１を構成するカウント用クロック補正用クロック
の２つのクロック入力端子を持ったカウンタであり、カ
ウンタ２ｂのカウント用クロックはカウンタ２ｃが、カ
ウンタ２ａのカウント用クロックはカウンタ２ｂがそれ
ぞれ供給する。３は、カウンタ２ｃにカウント用クロッ
クを供給するカウント用クロック発生手段である。４は
カウンタの補正値を記憶するレジスタ、５はレジスタ４
の値に応じて補正用クロックを生成する補正クロック生
成手段、６は補正用クロックの基準となるカウント用ク
ロックと位相の異なるクロックを発生する補正用基準ク
ロック発生手段である。
【００１０】図２は、タイマを構成するカウンタの一実
施例を示す回路図である。図２において、７はＴフリッ
プフロップ、８は２つのクロック入力の論理和をとるオ
ア（ＯＲ）回路、９はＴフリップフロップ７の出力Ｑと
クロック入力Ｔとの論理積をとるアンド（ＡＮＤ）回路
である。カウンタ２のカウント値の補正を行わない時
は、補正用クロックが供給されないため、従来と同様、
図７のタイムチャートに従って、数値のカウントを行
う。
施例を示す回路図である。図２において、７はＴフリッ
プフロップ、８は２つのクロック入力の論理和をとるオ
ア（ＯＲ）回路、９はＴフリップフロップ７の出力Ｑと
クロック入力Ｔとの論理積をとるアンド（ＡＮＤ）回路
である。カウンタ２のカウント値の補正を行わない時
は、補正用クロックが供給されないため、従来と同様、
図７のタイムチャートに従って、数値のカウントを行
う。
【００１１】図３は、カウント用クロックが供給されな
い場合の、補正が行われる状態を示すタイムチャートで
ある。補正値が７（２進表現で１１１）のとき、すべて
のビットが１つであるから、補正クロックＡ2，Ａ1，Ａ
0はすべて出力され、上位ビットから順にカウンタ２ａ
〜２ｃの出力値（Ｑ2，Ｑ1，Ｑ0）が変化する。また、
補正中に桁上げが発生すると、補正しているビットの上
位のビットも変化する。
い場合の、補正が行われる状態を示すタイムチャートで
ある。補正値が７（２進表現で１１１）のとき、すべて
のビットが１つであるから、補正クロックＡ2，Ａ1，Ａ
0はすべて出力され、上位ビットから順にカウンタ２ａ
〜２ｃの出力値（Ｑ2，Ｑ1，Ｑ0）が変化する。また、
補正中に桁上げが発生すると、補正しているビットの上
位のビットも変化する。
【００１２】次に、この実施例の動作について説明す
る。図４は、通常のカウントを行っている途中に、値５
（２進表現で１０１）だけカウント値を補正する状態を
示すタイムチャートである。レジスタ４が“０”のとき
はタイマ１は通常のカウントを行う。次に、レジスタ４
に値５が設定されると、最上位ビットが“１”であるか
ら補正用クロックＡ2が出力され、カウンタ２ａの出力
Ｑ2が反転する。このとき、タイマ１のカウント値は３
から７へ変化する。２ビット目は“０”であるから補正
クロックＡ1は出力されず、タイマ１のカウント値に変
化はない。最下位ビットは“１”であるから補正クロッ
クＡ0が出力されるが、このときカウンタ２ｃの出力Ｑ0
が１であるため、桁上げ信号Ｃ0も同時に出力される。
その結果、カウンタ２ｂ，２ｃのＱ0，Ｑ1ともに出力が
反転し、タイマ１のカウント値は９から１０に変化す
る。以上の操作により、補正をしない時のカウント値よ
りも５だけ補正されたカウント値が得られる。
る。図４は、通常のカウントを行っている途中に、値５
（２進表現で１０１）だけカウント値を補正する状態を
示すタイムチャートである。レジスタ４が“０”のとき
はタイマ１は通常のカウントを行う。次に、レジスタ４
に値５が設定されると、最上位ビットが“１”であるか
ら補正用クロックＡ2が出力され、カウンタ２ａの出力
Ｑ2が反転する。このとき、タイマ１のカウント値は３
から７へ変化する。２ビット目は“０”であるから補正
クロックＡ1は出力されず、タイマ１のカウント値に変
化はない。最下位ビットは“１”であるから補正クロッ
クＡ0が出力されるが、このときカウンタ２ｃの出力Ｑ0
が１であるため、桁上げ信号Ｃ0も同時に出力される。
その結果、カウンタ２ｂ，２ｃのＱ0，Ｑ1ともに出力が
反転し、タイマ１のカウント値は９から１０に変化す
る。以上の操作により、補正をしない時のカウント値よ
りも５だけ補正されたカウント値が得られる。
【００１３】この場合、同じ補正を繰り返さないように
するため、レジスタ４への補正値設定があれば、１回だ
けビット検索を行う機能、または各ビットの補正が終わ
ると、相当するレジスタのビットをクリアする機能が補
正クロック生成手段５に必要である。
するため、レジスタ４への補正値設定があれば、１回だ
けビット検索を行う機能、または各ビットの補正が終わ
ると、相当するレジスタのビットをクリアする機能が補
正クロック生成手段５に必要である。
【００１４】なお、この発明の実施例では、上位ビット
から順に補正する場合を示したが、下位ビットから順に
補正してもよい。また上記実施例では、３ビットタイマ
の例を示したが、ｎビットタイマに一般化しても同様の
効果を得ることができる。また、上記実施例では、レジ
スタ４を補正クロック生成手段５内に設けた例を示した
が、外部にあってもよい。さらに、上記実施例では、補
正クロック生成手段５内のレジスタに数値が設定される
と、補正が開始される場合を説明したが、他の信号によ
り補正を開始しても良い。この場合には、レジスタの全
ビットをクリアにする機能は不要となる。
から順に補正する場合を示したが、下位ビットから順に
補正してもよい。また上記実施例では、３ビットタイマ
の例を示したが、ｎビットタイマに一般化しても同様の
効果を得ることができる。また、上記実施例では、レジ
スタ４を補正クロック生成手段５内に設けた例を示した
が、外部にあってもよい。さらに、上記実施例では、補
正クロック生成手段５内のレジスタに数値が設定される
と、補正が開始される場合を説明したが、他の信号によ
り補正を開始しても良い。この場合には、レジスタの全
ビットをクリアにする機能は不要となる。
【００１５】
【発明の効果】以上のように、この第１の発明によれ
ば、タイマのクロックをカウント用クロックと補正用ク
ロックの２つにし、タイマのカウントと補正を位相をず
らして行う構成としたため、加算器を設けることなく加
算補正が行える効果がある。この第２の発明によれば、
タイマのカウンタを簡単な構成で実現できる効果があ
る。この第３の発明によれば、レジスタに補正値を自由
に設定できる効果がある。
ば、タイマのクロックをカウント用クロックと補正用ク
ロックの２つにし、タイマのカウントと補正を位相をず
らして行う構成としたため、加算器を設けることなく加
算補正が行える効果がある。この第２の発明によれば、
タイマのカウンタを簡単な構成で実現できる効果があ
る。この第３の発明によれば、レジスタに補正値を自由
に設定できる効果がある。
【図１】この発明の一実施例によるタイマ回路を示すブ
ロック図である。
ロック図である。
【図２】図１のカウンタの一例を示す回路図である。
【図３】図１のタイマ回路における補正動作を示すタイ
ムチャートである。
ムチャートである。
【図４】図１のタイマ回路におけるタイマのカウント動
作，補正動作を示すタイムチャートである。
作，補正動作を示すタイムチャートである。
【図５】従来のタイマ回路を示すブロック図である。
【図６】図５のタイマ回路における補正動作を示すタイ
ムチャートである。
ムチャートである。
【図７】図５のタイマ回路におけるタイマのカウント動
作を示すタイムチャートである。
作を示すタイムチャートである。
１ タイマ ２ａ〜２ｃ カウンタ ３ カウント用クロック発生手段 ４ レジスタ ５ 補正クロック生成手段 ６ 補正用基準クロック発生手段 ７ Ｔフリップフロップ ８ オア（ＯＲ）回路 ９ アンド（ＡＮＤ）回路
Claims (3)
- 【請求項１】 カウント用クロックを発生させるカウン
ト用クロック発生手段と、カウント用クロック発生手段
が発生させるカウント用クロックと位相の異なるクロッ
クを発生する補正用基準クロック発生手段と、上記位相
の異なるクロックに基づいて補正用クロックを生成する
補正クロック生成手段と、上記カウント用クロックに同
期して一定の数値を加算または減算し、上記補正用クロ
ックに同期して加算または減算した数値に所定値を補正
する直列接続された複数のカウンタを有するタイマとか
ら構成されることを特徴とするタイマ回路。 - 【請求項２】 上記カウンタは、カウント用クロックと
補正用クロックとの論理和をとって出力するオア回路
と、このオア回路の出力に同期して動作するＴフリップ
フロップと、オア回路の出力とＴフリップフロップの出
力との論理積をとり、桁上げクロックとして出力するア
ンド回路とからなることを特徴とする請求項第１項記載
のタイマ回路。 - 【請求項３】 上記補正クロック生成手段に、所定の補
正値が設定できるレジスタ４を設けたことを特徴とする
請求項第１項記載のタイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296507A JP2651300B2 (ja) | 1991-10-16 | 1991-10-16 | タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3296507A JP2651300B2 (ja) | 1991-10-16 | 1991-10-16 | タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05108199A JPH05108199A (ja) | 1993-04-30 |
| JP2651300B2 true JP2651300B2 (ja) | 1997-09-10 |
Family
ID=17834439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3296507A Expired - Fee Related JP2651300B2 (ja) | 1991-10-16 | 1991-10-16 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2651300B2 (ja) |
-
1991
- 1991-10-16 JP JP3296507A patent/JP2651300B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05108199A (ja) | 1993-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5931897B2 (ja) | 周波数合成装置 | |
| JP3294687B2 (ja) | クロック分周器およびモータ駆動制御装置 | |
| JP3276852B2 (ja) | 符号変換回路 | |
| US4462110A (en) | Digital phase-locked loop | |
| JPH0199322A (ja) | 分周装置 | |
| JP2651300B2 (ja) | タイマ回路 | |
| US4494243A (en) | Frequency divider presettable to fractional divisors | |
| JPH0376494B2 (ja) | ||
| JPS5842890B2 (ja) | デイジタル微分解析機 | |
| JPS62233932A (ja) | Ｂｃｈ符号の復号回路 | |
| JP2757714B2 (ja) | フレームパルス生成回路 | |
| JP2687349B2 (ja) | ディジタルｐｌｌ回路 | |
| US4396991A (en) | Long term response enhancement for digital phase-locked loop | |
| JPH07162294A (ja) | パルス計数回路およびパルス切換回路 | |
| JPH07301685A (ja) | クロック回路 | |
| JPH06232699A (ja) | パルス発生装置 | |
| JP2725419B2 (ja) | 計数回路 | |
| JPS6227864A (ja) | 累算回路 | |
| JP4189729B2 (ja) | タイマーカウント値の非同期読み出し方法及びタイマー | |
| JP2978643B2 (ja) | クロック分周回路 | |
| JPS609374B2 (ja) | 位相同期発振器 | |
| JP3833371B2 (ja) | Ｉｃ試験装置の周期・タイミング発生器 | |
| JPH02219126A (ja) | データ列生成回路 | |
| JP2563503B2 (ja) | 信号発生器 | |
| JP2871942B2 (ja) | デューティ補正回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080516 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |