JPH02219126A - データ列生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、クロックが入力される度に次々と一定間隔の
データを生成するデータ生成回路に関する。

〔従来の技術〕

整数データ列生成において、データ間隔を小数値によっ
て制御すると、１未満の誤差が生じるが、こ誤差が累積
して大きな誤差とならないようにデータ間隔を調整する
必要がある。

従来、このデータ間隔の調整は、一般に第８図に示すよ
うにマイクロプロセッサによる数値演算によって行って
いた。第８図（ａ）は、予めデータ列をプロセッサ８１
による数値演算によって求めてメモリ８２に蓄積してお
き、データ列が必要になった時点で該メモリ８２から取
り出す方式であり、同図（ｂ）はメモリ８２のかわりに
ＦＩＦＯレジスタ８３を用いる方式である。

［発明が解決しようとする課題］ 従来は、小数間隔のデータ列を生成するにはプロセッサ
による演算処理を必要とするため、データ生成に時間が
かかっていた。また、高速にデータを生成する必要があ
る場合には、予めデータ列をプロセッサによる数値演算
によって求め、メモリやＦＩＦＯレジスタ、シフトレジ
スタ等に蓄積しておく作業が必要であった。

本発明の目的は、データ間隔を小数値によって制御する
整数データ列生成において、誤差が累積して大きな誤差
となることを防ぐために必要なデータ間隔の調整を、マ
イクロプロセッサの数値演算によらずに、論理回路によ
って行うデータ列生成論理回路を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のデータ列生成回路は
、現在出力中のデータを保持するレジスタ、クロックが
入力される毎に歩進動作を行い。

データ間隔設定値の小数部によって分周比が制御される
レートマルチプレクサ、データ間隔設定値の整数部と前
記レジスタの出力と前記レートマルチプレクサの出力と
を加減算し、結果を次のクロックでレジスタにロードす
る演算器からなることを特徴とする。

〔作　用〕 レートマルチプレクサは、クロックによって歩進するカ
ウンタを内蔵しており、該カウンタの１周期内に、デー
タ間隔設定値の小数部入力と一致する期間だけ“１″を
出力する。演算器は、次に出力すべきデータを計算する
際、レートマルチプレクサの出力が“′０”のときは、
データ間隔設定値の整数部とレジスタの出力を加減算す
るが、レートマルチプレクサの出力が“１”のときは、
データ間隔設定値の整数部とレジスタの出力を加減算す
ると同時にそれを１だけ増減する。これにより、マイク
ロプロセッサでの数値演算によらずに、論理回路によっ
て、小数によって入力されたデータ間隔と生成されたデ
ータの平均間隔が一致するようなデータ列を順次生成す
ることができる。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第１図は本発明のデータ列生成回路の一実施例のブロッ
ク図である。ここで、データ間隔設定値Ｎは整数部Ｉと
小数部Ｊからなり、整数部Ｉは全加算器１１に入力し、
小数部Ｊはレートマルチプレクサ１２に人力する。レジ
スタ１３は現在出力中のデータを保持している。なお、
該レジスタ１３にデータをあらかじめセットすることに
より。

データ列の初期値を与えることができる。全加算器１１
には、レジスタ１３の出力とデータ間隔設定値Ｎの整数
部工、及び、小数によるデータ間隔調整用のレートマル
チプレクサ１２の出力が入力される。レートマルチプレ
クサ１２は、データ間隔設定値Ｎの小数部Ｊによって分
周比が制御され一種の可変分周回路であり、クロックが
入力される毎に内蔵のカウンタが歩進し、′０”または
“１″を出力するが、その１周期を通じて、小数部Ｊと
一致する期間だけ“１”を出力する。全加算器１１は、
レートマルチプレクサ１２の出力が“Ｏｌｊの時には、
レジスタ１３の出力とデータ間隔設定値Ｎの整数部Ｉと
を加算し、レートマルチプレクサ１２の出力が“１”の
時には、レジスタ１３の出力とデータ間隔設定値Ｎの整
数部Ｉとレートマルチプレクサ１２の“１″１出力とを
加算する。全加算１１１１１の加算結果は１次のクロッ
クでレジスタ１３にロードされる。

第３図に出力データが４ビツトの場合の２進レートマル
チプレクサの回路例を、第４図にその動作例を示す、該
レートマルチプレクサは、４ビツトの２進カウンタ１２
１とＡＮＤ−ＯＲ回路１２２よりなる。２進カウンタ１
２１はクロック入力によってカウントアツプし、その出
力がＡＮＤ−ＯＲ回路１２２の入力となる。ＡＮＤ−Ｏ
Ｒ回路１２２には小数部Ｊが与えられており、該ＡＮＤ
−ＯＲ回路１２２の出力は小数部Ｊ＝Ｊ、Ｊ２Ｊ。

Ｊ、に応じて第４図に示すように変化する。即ち、ＡＮ
Ｄ−ＯＲ回路１２２の出力は、２進カウンタ１２１の１
周期（２４パルス）内に小数部Ｊと一致するクロック期
間だけ１°°となる０例えば、２進カウンタ１２１の１
周期を通して、ＡＮＤ−ＯＲ回路１２２の出力が“１”
になる期間は、小数部Ｊ＝１　（１６進）の場合は１回
、Ｊ＝２の場合は２回、・・・Ｊ＝Ｆの場合は１５回で
ある。

次に、第１図において、データ間隔設定値Ｎとして５．
４（１６進）が入力された場合の動作例を第２図に示す
。データ間隔設定値Ｎの整数部■＝″５”は全加算器１
１に、小数部Ｊ＝“４″はレートマルチプレクサ１２に
入力される。全加算器１１は、レートマルチプレクサ１
２の出力（ｅ）が“Ｏ″の時には、レジスタ１３の出力
（ａ）に５”を加算しくＣ）、レートマルチプレクサ１
２の出力が１１１１７の時にはレジスタ１３の出力に”
　５　＋　１　’″を加算しくＣ）、該加算結果を出力
する。この全加算器１１の出力値（ｂ）が次のクロック
でレジスタ１３にロードされる。従って、１６クロツク
を通して加算される値は５串　（１６−４）＋（５−１
）拳４＝４８となり、１クロック当りの平均は８４７１
６＝５＋４／１６であり、入力されたデータ間隔と設定
値５．４（１６進）と一致する。一般に、入力されるデ
ータ間隔設定値の整数部を工、小数部をＪとすると、１
６クロツクを通して加算される値はＩ傘（１６−Ｊ）＋
（ＩＩ１）＊Ｊ＝Ｉ串１６＋Ｊとなり、１クロック当り
の平均はＩ　＋Ｊ／ｌ　６となる。

以上で明らかなように、本データ列生成回路では、デー
タ間隔が１未満すなわちＩ＝０の場合を含む、入力可能
なあらゆる小数入力に対して、入力値と一致したデータ
間隔のデータ列を生成することができる。

第５図は、第１図のデータ列生成回路を論理回路に展開
した一例を示したもので、出力データが４ビツトの場合
の例である。第５図において、初期値ロード信号が＃（
Ｉ　ＩＩの場合、初期値データがレジスタ１３にロード
される。それ以後は該ロード信号が″０″′となり、ク
ロック入力ごとに全加算器１１の加算結果がレジスタ１
３にロードされる。

なお、これまでは１６進入力として説明を行ったが、２
進数としても同様であり、第１図の全加算器１１、レー
トマルチプレクサ１２、レジスタ１３のビット数を変更
することにより、任意の桁数のデータ及びデータ間隔を
得ることができる。

また、データ間隔設定値として負の値を入力すれば、減
少データ列を生成することができる。さらに、１０進加
算器とレートマルチプレクサに１０進カウンタを使用す
ることにより、１０進入力も可能である。

次に、本発明のデータ列生成回路の応用例について説明
する。

第６図は本発明を周期データ生成回路に使用した例を説
明する図であって、６１は本発明によるデータ列生成回
路、６２はメモリである。ここで。

メモリ６２は４０９６ワードＸ１６ビツトとする。

データ列生成回路６１のレジスタ６１３及び全加算器６
１１のビット数はメモリ６２のアドレスビット数と一致
しており、１２ビツトである。レートマルチプレクサ６
１２のカウンタは６ビツトであり、１６ビツトで入力さ
れたデータ間隔設定値Ｎは６ビツトシフトされ、整数部
１０ビット（Ｉ）と小数部６ビツト（Ｊ）に分けられて
、整数部Ｉが全加算器６１１に、小数部Ｊがレートマル
チプレクサ６１２に入力される。メモリ６２には、１７
２１２周期間隔の生成データが１周期分格納されている
。データ列生成回路６１にクロックを入力すると、メモ
リ６２はクロック毎に２″″を法とし。

ＩＩＪ／２’＝Ｎ／２”ずつ増加するアドレスを与えら
れるので、メモリ６２から出力されるデータは、該メモ
リ６２に格納されているものと同じ形状で周期が２””
／Ｎ＝２”／Ｎのデータ列となり、生成データ周波数は
クロック周波数のＮ傘２−１８倍となる。

本周期データ生成回路は、プロセッサによる演算処理に
よらず、簡単な論理回路のみで構成されているため、高
いクロック周波数でも動作が可能であり、生成データ周
期の変更も容易であり、また、アナログ演算を使用して
いないため、ノイズなどの外乱に強く、さらに、必要な
周期精度がレートマルチプレクサ６１２のビット数を増
加させるだけで容易に得られるなどの特徴がある。

従来、このようなデータを生成するには、予めプロセッ
サにより必要な周期のデータ列を生成し、メモリに格納
しておく方法か、ＰＬＬ等のアナログ回路によって生成
された信号をＡ／Ｄ変換する方法が行われていたが、前
者の方法では周期を変更するために、再度時間のかかる
演算処理を必要であり、周期の変更が容易でないという
欠点があり、また、後者の方法はアナログ回路を使用す
るために、ノイズの影響を受けやすい、Ａ／Ｄ変換器を
使用するために高速、高精度のデータが得にくい、生成
波形を自由に変更することが困難であるという欠点があ
った。

第７図は本発明を線画像データ生成に使用した例を説明
する図であって、７１はＹ座標生成回路、７２はＸ座標
生成回路、７３は２次元画像データメモリで、Ｘ／Ｙ座
標生成回路７１．７２が本発明によるデータ列生成回路
である０本回路の動作は、まず、線分のＸ／Ｙ始点座標
を、Ｘ座標生成回路７１、Ｙ座標生成回路７２に初期値
としてロードし、各座標生成回路７１．７２の出力座標
値でアドレスされた２次元画像データメモリ７３内のビ
ットを“１”にする１次に、生成しようとする線分の傾
きからＸ方向及びＹ方向の平均ドツト間隔を計算し、各
座標生成回路７１．７２に入力する。その後、線分の長
さに相当する回数のクロックを入力し、クロック毎に得
られるＸ、Ｙ座標値でアドレスされたメモリ７３内のビ
ットを１４１１１にする。以上により、任意の位置、傾
き、長さの線分を生成することができる。

本回路は、長い線分であっても、最初にＸ、　Ｙ方向の
ドツト間隔を計算するだけで、その後の演算処理が不用
である。Ｘ、Ｙ方向のドツト間隔が小数によって指定で
きるので誤差が生じない、ドツト間隔の指定によって各
ドツトの連結性を自由に制御できるといった特徴がある
。

従来は、プロセッサを使用してアドレスを計算により求
めていたため、高速化が困難であり、高速化のためには
、複数プロセッサによる処理の分散化や、処理のパイプ
ライン化等により対処していた。

〔発明の効果〕

以上説明したように１本発明のデータ列生成回路を用い
ることにより、データ間隔を小数値によって制御する整
数データ列生成において、誤差が累積して大きな誤差と
なることを防ぐために必要となるデータ間隔の調整を、
従来のように処理時間のかかるマイクロプロセッサでの
数値演算によらずに、論理回路によって行うことが可能
となるため、処理の高速化や、従来速度の点で使用でき
なかった装置への適用が可能となる。

【図面の簡単な説明】

第１図は本発明のデータ列生成回路の一実施例のブロッ
ク図、第２図は第１図に示したデータ列生成回路の動作
説明図、第３図はレートマルチプレクサの回路例を示す
図、第４図は第３図に示したレートマルチプレクサの動
作説明図、第５図は本発明によるデータ列生成回路の一
実施例の論理回路図、第６図及び第７図は本発明による
データ列生成回路の応用例を示す図、第８図は従来のデ
ータ列生成装置の一例を示す図である。 １１・・・全加算器、 １２・・・レートマルチプレクサ、 １３・・・レジスタ。 第１図 第４図 第５ 図 第７図

Claims (1)

【特許請求の範囲】
1. （１）整数部と小数部からなるデータ間隔設定値が与え
   られ、該データ間隔設定値と一致したデータ間隔のデー
   タ列を生成する回路であって、現在出力中のデータを保
   持するレジスタ、 クロックが入力される毎に歩進動作を行い、データ間隔
   設定値の小数部によって分周比が制御されるレートマル
   チプレクサ、 データ間隔設定値の整数部と前記レジスタの出力と前記
   レートマルチプレクサの出力とを加減算し、結果を次の
   クロックでレジスタにロードする演算器、 からなることを特徴とするデータ列生成回路。