JPH01265347A - アドレス生成装置 - Google Patents
アドレス生成装置Info
- Publication number
- JPH01265347A JPH01265347A JP63094826A JP9482688A JPH01265347A JP H01265347 A JPH01265347 A JP H01265347A JP 63094826 A JP63094826 A JP 63094826A JP 9482688 A JP9482688 A JP 9482688A JP H01265347 A JPH01265347 A JP H01265347A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- register
- counter
- control signal
- output
- Prior art date
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- Pending
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- 238000010586 diagram Methods 0.000 description 4
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＤＭＡコントローラ内部のアドレス生成装置に
関するものである。
関するものである。
従来の技術
従来のＤＭＡコントローラ内部のアドレス生成装置とし
ては、先頭アドレスと転送語数のみをパラメータとして
持ち、ワード・カウンタの出力と先頭アドレスの加算又
は減算によりアドレスを生成していた。
ては、先頭アドレスと転送語数のみをパラメータとして
持ち、ワード・カウンタの出力と先頭アドレスの加算又
は減算によりアドレスを生成していた。
発明が解決しようとする課題
しかしながら上記のような構成では、生成されるアドレ
スは常に連続したもので離散的なアドレス生成はできな
いという課題を有していた。
スは常に連続したもので離散的なアドレス生成はできな
いという課題を有していた。
本発明はかかる点に鑑み、離散的なアドレス生成を連続
して行うことを特徴とするアドレス生成装置を提供する
ことを目的とする。
して行うことを特徴とするアドレス生成装置を提供する
ことを目的とする。
課題を解決するための手段
本発明は、データバスに接続しかつ３入力の数値の和を
計算する第１の加算器の第１の入力端に接続された第１
のレジスタと、データ・バスに接続し第１の選択信号に
よって前記第１の加算器の第２の入力端に選択されたレ
ジスタの内容を出力する第２のレジスタ群と、データ・
バスに接続し設定された下限値がら上限値までの値を前
記第１の選択信号として出力し計数値が上限値を超えた
時のキャリーを第１の制御信号として出力する第１のカ
ウンタと、データ・バスに接続し前記第１の制御信号を
クロックとして動作し計数値を前記第１の加算器の第３
の入力端に出力する第２のカウンタと、前記第１の加算
器の出力を生成アドレスとして出力する構成を特徴とす
るアドレス生成装置である。
計算する第１の加算器の第１の入力端に接続された第１
のレジスタと、データ・バスに接続し第１の選択信号に
よって前記第１の加算器の第２の入力端に選択されたレ
ジスタの内容を出力する第２のレジスタ群と、データ・
バスに接続し設定された下限値がら上限値までの値を前
記第１の選択信号として出力し計数値が上限値を超えた
時のキャリーを第１の制御信号として出力する第１のカ
ウンタと、データ・バスに接続し前記第１の制御信号を
クロックとして動作し計数値を前記第１の加算器の第３
の入力端に出力する第２のカウンタと、前記第１の加算
器の出力を生成アドレスとして出力する構成を特徴とす
るアドレス生成装置である。
また、本発明はデータ・バスに接続されがっ３入力の数
値の和を計算する第１の加算器の第１の入力端に接続し
ている第１のレジスタと、データ・バスに接続しかつ２
入力の数値の和を計算する第２の加算器の第１の入力端
に接続されている第２のレジスタと、データ・バスに接
続しかつ設定された上限値まで外部がら提供される第１
の制御信号をカウントし、そのキャリーを第２の制御信
号として出力する第１のカウンタと、データ・バスに接
続しかつ前記第２の制御信号をクロックとして計数値を
前記第１の加算器の第２の入力端に出力する第２のカウ
ンタと、前記第１の制御信号により選択的に前記第２の
加算器の出力を取り込みかつ、前記第２の制御信号によ
り内容が初期化される第３のレジスタと、この第３のレ
ジスタの出力を前記第２の加算器の第２の入力端および
、前記第１の加算器の第２の入力端に接続し、前記第１
の加算器の出力を生成アドレスとして出力する構成を特
徴とするアドレス生成回路である。
値の和を計算する第１の加算器の第１の入力端に接続し
ている第１のレジスタと、データ・バスに接続しかつ２
入力の数値の和を計算する第２の加算器の第１の入力端
に接続されている第２のレジスタと、データ・バスに接
続しかつ設定された上限値まで外部がら提供される第１
の制御信号をカウントし、そのキャリーを第２の制御信
号として出力する第１のカウンタと、データ・バスに接
続しかつ前記第２の制御信号をクロックとして計数値を
前記第１の加算器の第２の入力端に出力する第２のカウ
ンタと、前記第１の制御信号により選択的に前記第２の
加算器の出力を取り込みかつ、前記第２の制御信号によ
り内容が初期化される第３のレジスタと、この第３のレ
ジスタの出力を前記第２の加算器の第２の入力端および
、前記第１の加算器の第２の入力端に接続し、前記第１
の加算器の出力を生成アドレスとして出力する構成を特
徴とするアドレス生成回路である。
作 用
本発明は前記した構成により、第１のカウンタの計数値
を第２のレジスタ群に対するポインタとして第１の選択
信号を出力すると、第２のレジスタ群中の１つのレジス
タが選択されそのレジスタ中の値が第１の加算器に入力
される。この時第１のカウンタの計数値は設定された下
限値から上限値までの値を取るので、第２のレジスタ群
中のレジスタに対するアクセスは全てのレジスタに対し
て行われな（でも良い。また第１のカウンタのキャリー
が第１の制御信号として第２のカウンタが動作する。第
１のレジスタの値と第２のレジスタ群からの出力と第２
のカウンタの計算値を第１の加算器で加算することによ
り離散的なアドレスを連続生成して出力することが可能
となる。
を第２のレジスタ群に対するポインタとして第１の選択
信号を出力すると、第２のレジスタ群中の１つのレジス
タが選択されそのレジスタ中の値が第１の加算器に入力
される。この時第１のカウンタの計数値は設定された下
限値から上限値までの値を取るので、第２のレジスタ群
中のレジスタに対するアクセスは全てのレジスタに対し
て行われな（でも良い。また第１のカウンタのキャリー
が第１の制御信号として第２のカウンタが動作する。第
１のレジスタの値と第２のレジスタ群からの出力と第２
のカウンタの計算値を第１の加算器で加算することによ
り離散的なアドレスを連続生成して出力することが可能
となる。
また、更に前記した構成により、第３のレジスタから出
力される値は、第１の制御信号の入力により第２のレジ
スタの内容を差とする等差数列となりまた第２の制御信
号の入力によって初期化される。また第２のカウンタは
第２の制御信号の入力によって設定された上限値まで動
作し計数値を第１の加算器に入力する。一方第１のレジ
スタがらは常に第１の加算器にその内容が入力されてい
るので、第１の加算器の出力には離散的なアドレスが連
続して生成することが可能になる。
力される値は、第１の制御信号の入力により第２のレジ
スタの内容を差とする等差数列となりまた第２の制御信
号の入力によって初期化される。また第２のカウンタは
第２の制御信号の入力によって設定された上限値まで動
作し計数値を第１の加算器に入力する。一方第１のレジ
スタがらは常に第１の加算器にその内容が入力されてい
るので、第１の加算器の出力には離散的なアドレスが連
続して生成することが可能になる。
実施例
第１図は本発明の第１の実施例におけるアドレス生成装
置の概略構成図を示すものである。第１図において、１
１は第１のレジスタ、１２は第２のカウンタ、１３は第
２のレジスタ群、１４は第１のカウンタ、１５は３入力
以上の第１の加算器、１６は第２のレジスタ群３の中の
どれか１つのレジスタを指定する第１の選択信号、１７
は第２のカウンタ１２のクロックとして入力される第１
の制御信号、１８は第１のカウンタ４に入力されるクロ
ックである。
置の概略構成図を示すものである。第１図において、１
１は第１のレジスタ、１２は第２のカウンタ、１３は第
２のレジスタ群、１４は第１のカウンタ、１５は３入力
以上の第１の加算器、１６は第２のレジスタ群３の中の
どれか１つのレジスタを指定する第１の選択信号、１７
は第２のカウンタ１２のクロックとして入力される第１
の制御信号、１８は第１のカウンタ４に入力されるクロ
ックである。
以上の様に構成された本実施例のアドレス生成装置につ
いて、以下その動作について説明する。
いて、以下その動作について説明する。
第１のレジスタ１１と第２のレジスタ群１３のそれぞれ
のレジスタにデータ・バスからアドレスが入力され、か
つ第１のカウンタ１４と第２のカウンタ１２に対してデ
ータ・バスからカウントの上限値と下限値が設定された
状態において、クロック１８が第１のカウンタ１４に入
力されると、第１のカウンタ１４は設定された下限値か
ら上限値までの計数値を第１の選択信号１６として第２
のレジスタ群１３に入力する、するとこの第１の選択信
号１６で選択された第２のレジスタ群１３のうちの１つ
のレジスタ中アドレスが第１の加算器１５に入力される
。
のレジスタにデータ・バスからアドレスが入力され、か
つ第１のカウンタ１４と第２のカウンタ１２に対してデ
ータ・バスからカウントの上限値と下限値が設定された
状態において、クロック１８が第１のカウンタ１４に入
力されると、第１のカウンタ１４は設定された下限値か
ら上限値までの計数値を第１の選択信号１６として第２
のレジスタ群１３に入力する、するとこの第１の選択信
号１６で選択された第２のレジスタ群１３のうちの１つ
のレジスタ中アドレスが第１の加算器１５に入力される
。
第１のカウンタ１４の計数値が設定された上限値を超え
るとキャリーが第１の制御信号１７として第２のカウン
タ１２に入力される、この第１の制御信号１７は第２の
カウンタ１２のクロックに使用されカウントされた計数
値は第１の加算器１５に入力される。この時第１のレジ
スタ１１と第２のレジスタ群１３と第２カウンタ１２と
から独立に入力されたそれぞれのアドレスと計数値が第
１の加算器１５で加算され、その結果を生成アドレスと
してアドレス・バスに出力する。ここで、第１の選択信
号１６で選択される第２のレジスタ群１３の中のレジス
タは常にその全てが選択される必要は無い。
るとキャリーが第１の制御信号１７として第２のカウン
タ１２に入力される、この第１の制御信号１７は第２の
カウンタ１２のクロックに使用されカウントされた計数
値は第１の加算器１５に入力される。この時第１のレジ
スタ１１と第２のレジスタ群１３と第２カウンタ１２と
から独立に入力されたそれぞれのアドレスと計数値が第
１の加算器１５で加算され、その結果を生成アドレスと
してアドレス・バスに出力する。ここで、第１の選択信
号１６で選択される第２のレジスタ群１３の中のレジス
タは常にその全てが選択される必要は無い。
なお、第１の実施例において、カウンタは下限値から上
限値までのカウントを順次行うだけでなく上限値から下
限値までをカウントしても良い。
限値までのカウントを順次行うだけでなく上限値から下
限値までをカウントしても良い。
以上説明したように、本発明によれば、例えば、第１の
実施例では第１のレジスタ１１に先頭アドレス１１、第
２のレジスタ群１３に配列変数の先頭アドレスを先頭ア
ドレス１１に対する相対アレイとして複数個をそれぞれ
格納し、アクセスする配列変数の上限値を第１のカウン
タ１４に格納し、更に、１つの配列変数中に含まれる転
送語数を第２のカウンタ１２に格納すると、アレイ・ブ
ロック中に複数の配列変数を含む階層的なメモリ構造を
持ったメモリに対して、ＤＭＡコントローラが複数の配
列変数を順々にアクセスしながら連続転送を行うことを
実現させる為の離散的なアドレスの連続生成を高速に行
うことが可能になり、その実用的効果は大きい。
実施例では第１のレジスタ１１に先頭アドレス１１、第
２のレジスタ群１３に配列変数の先頭アドレスを先頭ア
ドレス１１に対する相対アレイとして複数個をそれぞれ
格納し、アクセスする配列変数の上限値を第１のカウン
タ１４に格納し、更に、１つの配列変数中に含まれる転
送語数を第２のカウンタ１２に格納すると、アレイ・ブ
ロック中に複数の配列変数を含む階層的なメモリ構造を
持ったメモリに対して、ＤＭＡコントローラが複数の配
列変数を順々にアクセスしながら連続転送を行うことを
実現させる為の離散的なアドレスの連続生成を高速に行
うことが可能になり、その実用的効果は大きい。
また、第２図は本発明の第２の実施例におけるアドレス
生成装置の概略構成図を示すものである。第２図におい
て、２１は先頭アドレスを格納する第１のレジスタ、２
２は第２のレジスタ、２３は２入力の第２の加算器、２
４は第３のレジスタ、２５は３入力以上の第１の加算器
、２６は第１のカウンタ、２７は第２のカウンタ、２８
は第１のカウンタ２６から出力され第３のレジスタ２４
と第２のカウンタ７に入力される第２の制御信号、２９
は第１のカウンタ２６と第３のレジスタ２４に入力され
る第１の制御信号である。
生成装置の概略構成図を示すものである。第２図におい
て、２１は先頭アドレスを格納する第１のレジスタ、２
２は第２のレジスタ、２３は２入力の第２の加算器、２
４は第３のレジスタ、２５は３入力以上の第１の加算器
、２６は第１のカウンタ、２７は第２のカウンタ、２８
は第１のカウンタ２６から出力され第３のレジスタ２４
と第２のカウンタ７に入力される第２の制御信号、２９
は第１のカウンタ２６と第３のレジスタ２４に入力され
る第１の制御信号である。
以上の様に構成された本実施例のアドレス生成装置につ
いて、以下その動作について説明する。
いて、以下その動作について説明する。
第１のレジスタ２１に先頭アドレスを格納し、第１のカ
ウンタ２６と第２のカウンタ２７のそれぞれに計数の上
限値が格納され、かつ第３のレジスタ２４が初期化され
ているものとする。ここで第１の制御信号２９によって
第３のレジスタ２４の内容が第１の加算器２５に入力さ
れる。
ウンタ２６と第２のカウンタ２７のそれぞれに計数の上
限値が格納され、かつ第３のレジスタ２４が初期化され
ているものとする。ここで第１の制御信号２９によって
第３のレジスタ２４の内容が第１の加算器２５に入力さ
れる。
この時第３のレジスタ２４からは第２のレジスタ２２の
内容がそのまま出力される。続いて第１の制御信号２９
が入力されると、第３のレジスタ２４の以前の出力結果
と第２のレジスタ２２の出力が第２の加算器２３によっ
て加算されその結果が第３のレジスタ２４を通して第１
の加算器２５に入力される。
内容がそのまま出力される。続いて第１の制御信号２９
が入力されると、第３のレジスタ２４の以前の出力結果
と第２のレジスタ２２の出力が第２の加算器２３によっ
て加算されその結果が第３のレジスタ２４を通して第１
の加算器２５に入力される。
第１のカウンタ２６は第１の制御信号２９により動作す
るが、計数値が上限値を超えるとキャリーを第２の制御
信号２８として出力する。第２の制御信号２８が第３の
レジスタ２４に入力されると、第３のレジスタ２４の出
力は初期化され、第２のカウンタ２７はこの第２の制御
信号２８によって動作し計数値を第１の加算器２５に出
力する。ここで第２の制御信号２８によって初期化され
るまでの第３のレジスタ２４の出力値は、第２のレジス
タ２２の内容を差とする等差数列を成し、第２のカウン
タ２７が設定された上限値を計数するまで動作し続ける
。従って第１の加算器２５の出力結果は等差数列の集合
を形成することになる。
るが、計数値が上限値を超えるとキャリーを第２の制御
信号２８として出力する。第２の制御信号２８が第３の
レジスタ２４に入力されると、第３のレジスタ２４の出
力は初期化され、第２のカウンタ２７はこの第２の制御
信号２８によって動作し計数値を第１の加算器２５に出
力する。ここで第２の制御信号２８によって初期化され
るまでの第３のレジスタ２４の出力値は、第２のレジス
タ２２の内容を差とする等差数列を成し、第２のカウン
タ２７が設定された上限値を計数するまで動作し続ける
。従って第１の加算器２５の出力結果は等差数列の集合
を形成することになる。
なお、第１の実施例において、カウンタは加数器でも減
数器でも良い。また本発明の第２の実施例においても第
１の実施例と同様に、規則的に離散したアドレスの連続
生成が可能になり、その実用的効果は大きい。
数器でも良い。また本発明の第２の実施例においても第
１の実施例と同様に、規則的に離散したアドレスの連続
生成が可能になり、その実用的効果は大きい。
発明の効果
本発明のアドレス生成装置により、規則的に離散したア
ドレスを連続的に生成することが可能になり、その実用
的効果は大きい。
ドレスを連続的に生成することが可能になり、その実用
的効果は大きい。
第１図は本発明における第１の実施例のアドレス生成装
置のブロック図、第２図は本発明における第２の実施例
のアドレス生成装置のブロック図である。 １１・・・・・・第１のレジスタ、１２・・・・・・第
２のカウンタ、１３・・・・・・第２のレジスタ群、１
４・・・・・・第１のカウンタ、１５・・・・・・第１
の加算器、１６・・・・・・第１の選択信号、１７・・
・・・・第１の制御信号、１８・・・・・・クロック。
置のブロック図、第２図は本発明における第２の実施例
のアドレス生成装置のブロック図である。 １１・・・・・・第１のレジスタ、１２・・・・・・第
２のカウンタ、１３・・・・・・第２のレジスタ群、１
４・・・・・・第１のカウンタ、１５・・・・・・第１
の加算器、１６・・・・・・第１の選択信号、１７・・
・・・・第１の制御信号、１８・・・・・・クロック。
Claims (2)
- （１）データ・バスに接続しかつ３入力の数値の和を計
算する第１の加算器の第１の入力端に接続された第１の
レジスタと、データ・バスに接続し第１の選択信号によ
って前記第１の加算器第２の入力端に選択されたレジス
タの内容を出力する第２のレジスタ群と、データ・バス
に接続し設定された下限値から上限値までの値を前記第
１の選択信号として出力し計数値が上限値を超えた時の
キャリーを第１の制御信号として出力する第１のカウン
タと、データ・バスに接続し前記第１の制御信号をクロ
ックとして動作し計数値を前記第１の加算器の第３の入
力端に出力する第２のカウンタと、前記第１の加算器の
出力を生成アドレスとして出力する構成を特徴とするア
ドレス生成装置。 - （２）データ・バスに接続されかつ３入力の数値の和を
計算する第１の加算器の第１の入力端に接続している第
１のレジスタと、データ・バスに接続しかつ２入力の数
値の和を計算する第２の加算器の第１の入力端に接続さ
れている第２のレジスタと、データ・バスに接続しかつ
設定された上限値まで外部から供給される第１制御信号
をカウントし、そのキャリーを第２の制御信号として出
力する第１のカウンタと、データ・バスに接続しかつ前
記第２の制御信号をクロックとして計数値を前記第１の
加算器の第２の入力端に出力する第２のカウンタと、前
記第１の制御信号により選択的に前記第２の加算器の出
力を取り込み、かつ、前記第２の制御信号により、内容
が初期化される第３のレジスタと、この第３のレジスタ
の出力を前記第２の加算器の第２の入力端および、前記
第１の加算器の第３の入力端に接続し、前記第１の加算
器の出力を生成アドレスとして出力する構成を特徴とす
るアドレス生成回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63094826A JPH01265347A (ja) | 1988-04-18 | 1988-04-18 | アドレス生成装置 |
| US07/339,111 US5155823A (en) | 1988-04-18 | 1989-04-17 | Address generating unit |
| KR1019890005095A KR920010962B1 (ko) | 1988-04-18 | 1989-04-18 | 어드레스 생성장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63094826A JPH01265347A (ja) | 1988-04-18 | 1988-04-18 | アドレス生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01265347A true JPH01265347A (ja) | 1989-10-23 |
Family
ID=14120858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63094826A Pending JPH01265347A (ja) | 1988-04-18 | 1988-04-18 | アドレス生成装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5155823A (ja) |
| JP (1) | JPH01265347A (ja) |
| KR (1) | KR920010962B1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2692384B2 (ja) * | 1990-12-29 | 1997-12-17 | 日本電気株式会社 | アドレス生成回路 |
| US5319767A (en) * | 1992-06-29 | 1994-06-07 | The United States Of America As Represented By The Secretary Of The Navy | Slave controller for effecting a block transfer of sixteen bit words between a memory and a data transfer bus |
| US5628026A (en) * | 1994-12-05 | 1997-05-06 | Motorola, Inc. | Multi-dimensional data transfer in a data processing system and method therefor |
| JP2000010863A (ja) * | 1998-06-24 | 2000-01-14 | Sony Computer Entertainment Inc | 情報処理装置および方法、並びに提供媒体 |
| US6601158B1 (en) * | 1999-12-30 | 2003-07-29 | Pmc-Sierra, Inc. | Count/address generation circuitry |
| JP2002175266A (ja) * | 2000-09-27 | 2002-06-21 | Texas Instruments Inc | ディジタル信号プロセッサの直接メモリ・アクセス・コントローラにおけるソーティング・モードのための装置および方法 |
| GB0028354D0 (en) * | 2000-11-21 | 2001-01-03 | Aspex Technology Ltd | Improvements relating to memory addressing |
| US20020184566A1 (en) | 2001-06-01 | 2002-12-05 | Michael Catherwood | Register pointer trap |
| US6604169B2 (en) | 2001-06-01 | 2003-08-05 | Microchip Technology Incorporated | Modulo addressing based on absolute offset |
| US6952711B2 (en) | 2001-06-01 | 2005-10-04 | Microchip Technology Incorporated | Maximally negative signed fractional number multiplication |
| US6934728B2 (en) | 2001-06-01 | 2005-08-23 | Microchip Technology Incorporated | Euclidean distance instructions |
| US6728856B2 (en) | 2001-06-01 | 2004-04-27 | Microchip Technology Incorporated | Modified Harvard architecture processor having program memory space mapped to data memory space |
| US7467178B2 (en) | 2001-06-01 | 2008-12-16 | Microchip Technology Incorporated | Dual mode arithmetic saturation processing |
| US7003543B2 (en) | 2001-06-01 | 2006-02-21 | Microchip Technology Incorporated | Sticky z bit |
| US6552625B2 (en) | 2001-06-01 | 2003-04-22 | Microchip Technology Inc. | Processor with pulse width modulation generator with fault input prioritization |
| US7020788B2 (en) | 2001-06-01 | 2006-03-28 | Microchip Technology Incorporated | Reduced power option |
| US6985986B2 (en) | 2001-06-01 | 2006-01-10 | Microchip Technology Incorporated | Variable cycle interrupt disabling |
| US6976158B2 (en) | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Repeat instruction with interrupt |
| US6975679B2 (en) | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Configuration fuses for setting PWM options |
| US6601160B2 (en) | 2001-06-01 | 2003-07-29 | Microchip Technology Incorporated | Dynamically reconfigurable data space |
| US7007172B2 (en) | 2001-06-01 | 2006-02-28 | Microchip Technology Incorporated | Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection |
| US6937084B2 (en) | 2001-06-01 | 2005-08-30 | Microchip Technology Incorporated | Processor with dual-deadtime pulse width modulation generator |
| US6552567B1 (en) | 2001-09-28 | 2003-04-22 | Microchip Technology Incorporated | Functional pathway configuration at a system/IC interface |
| US20040021483A1 (en) * | 2001-09-28 | 2004-02-05 | Brian Boles | Functional pathway configuration at a system/IC interface |
| EP1527385A1 (en) * | 2002-07-26 | 2005-05-04 | Koninklijke Philips Electronics N.V. | Method and apparatus for accessing multiple vector elements in parallel |
| FR2848686B1 (fr) * | 2002-12-17 | 2005-04-15 | St Microelectronics Sa | Generateur d'adresses programmable |
| GB2448744A (en) * | 2007-04-26 | 2008-10-29 | Wolfson Microelectronics Plc | Look-up table indexing scheme with null values used to expand table to have a power of two number of entries in each cycle of coefficients |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197920A (ja) * | 1983-04-25 | 1984-11-09 | Nec Corp | アドレス制御装置 |
| JPS6057850B2 (ja) * | 1979-08-31 | 1985-12-17 | 東芝テック株式会社 | 電気掃除機 |
| JPS6293741A (ja) * | 1985-10-19 | 1987-04-30 | Ricoh Co Ltd | アドレス指定装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016531A (en) * | 1975-04-28 | 1977-04-05 | Mobil Oil Corporation | System for recording seismic reflection signals in serial-by-trace format |
| US4876937A (en) * | 1983-09-12 | 1989-10-31 | Yamaha Corporation | Apparatus for producing rhythmically aligned tones from stored wave data |
| GB2175421B (en) * | 1985-05-13 | 1989-11-29 | Singer Link Miles Ltd | Computing system |
| US4847750A (en) * | 1986-02-13 | 1989-07-11 | Intelligent Instrumentation, Inc. | Peripheral DMA controller for data acquisition system |
-
1988
- 1988-04-18 JP JP63094826A patent/JPH01265347A/ja active Pending
-
1989
- 1989-04-17 US US07/339,111 patent/US5155823A/en not_active Expired - Fee Related
- 1989-04-18 KR KR1019890005095A patent/KR920010962B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057850B2 (ja) * | 1979-08-31 | 1985-12-17 | 東芝テック株式会社 | 電気掃除機 |
| JPS59197920A (ja) * | 1983-04-25 | 1984-11-09 | Nec Corp | アドレス制御装置 |
| JPS6293741A (ja) * | 1985-10-19 | 1987-04-30 | Ricoh Co Ltd | アドレス指定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010962B1 (ko) | 1992-12-26 |
| KR900016870A (ko) | 1990-11-14 |
| US5155823A (en) | 1992-10-13 |
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