JP2692384B2 - アドレス生成回路 - Google Patents
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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Description
【０００１】
【産業上の利用分野】本発明は、アドレス生成回路に関
し、特にシグナルプロセッサで用いられるデータＲＡＭ
（ランダムアクセスメモリ）のアドレス指定に好適なア
ドレス生成回路に関する。
し、特にシグナルプロセッサで用いられるデータＲＡＭ
（ランダムアクセスメモリ）のアドレス指定に好適なア
ドレス生成回路に関する。
【０００２】
【従来の技術】シグナルプロセッサの応用例の１つに一
定の期間でサンプリングした信号を処理するディジタル
フィルタが挙げられる。このディジタルフィルタの処理
の基本は次式であらわされる。
定の期間でサンプリングした信号を処理するディジタル
フィルタが挙げられる。このディジタルフィルタの処理
の基本は次式であらわされる。
【０００３】
【数１】 即ち、任意のサンプリング期間毎に、保持した入力信号
データｘiに各々係数ａiを乗じて加算合計する処理であ
る。ここで、シグナルプロセッサではデータＲＡＭを使
用して、入力信号のデータｘiを一定のサンプリング期
間毎に記憶する。通常の場合、データは、アドレス順に
ｘn，ｘn-1，ｘn-2，…ｘ0（ｘnは、ｎサンプル前にサ
ンプリングされた信号をあらわす）のように順次データ
ＲＡＭに格納され、１サンプリング期間内でｎサンプリ
ング前の値ｘnから１サンプリング前の値ｘ1をデータＲ
ＡＭから読み出し前述のΣａiｘiを行う。これと同時に
現サンプリングでのサンプルデータｘ0をデータＲＡＭ
に書き込む。例えばあるサンプリング周期ｆｓによる、
あるサンプリング期間ｆｓ（Ｐ）でデータＲＡＭ上のア
ドレスｍにｎｆｓ前のデータｘnが、アドレスｍ＋１に
データｘn-1が、…アドレスｍ＋ｎ−１に１ｆｓ前のデ
ータｘ1が夫々格納されている場合、サンプリング期間
ｆｓ（Ｐ）での処理はデータＲＡＭのアドレスにｍを設
定しデータｘnを読み出す。次にアドレスにｍ＋１を設
定しデータｘn-1を読み出す。順次アドレスをインクリ
メントして同様の操作をｎ回行った後にアドレスｍ＋ｎ
に現サンプリング期間ｆｓ（Ｐ）での入力信号のデータ
ｘ0を書き込む。次のサンプリング期間ｆｓ（Ｐ＋１）
では、アドレスｍ番地に格納されているデータは（ｎ＋
１）ｆｓ前の信号であり、ｎｆｓ前の信号はｍ＋１番地
に格納されていることになる。従って、サンプリング期
間ｆｓ（Ｐ＋１）での処理はアドレスにｍ＋１を設定し
ｎｆｓ前のデータｘn-1を読み出し、次にｍ＋２を設定
し（ｎ−１）ｆｓ前のデータｘn-2を読み出すといった
処理になる。ここで、アドレスの指定がサンプリング期
間ｆｓ（Ｐ）とサンプリング期間ｆｓ（Ｐ＋１）とでは
異なってしまう。
データｘiに各々係数ａiを乗じて加算合計する処理であ
る。ここで、シグナルプロセッサではデータＲＡＭを使
用して、入力信号のデータｘiを一定のサンプリング期
間毎に記憶する。通常の場合、データは、アドレス順に
ｘn，ｘn-1，ｘn-2，…ｘ0（ｘnは、ｎサンプル前にサ
ンプリングされた信号をあらわす）のように順次データ
ＲＡＭに格納され、１サンプリング期間内でｎサンプリ
ング前の値ｘnから１サンプリング前の値ｘ1をデータＲ
ＡＭから読み出し前述のΣａiｘiを行う。これと同時に
現サンプリングでのサンプルデータｘ0をデータＲＡＭ
に書き込む。例えばあるサンプリング周期ｆｓによる、
あるサンプリング期間ｆｓ（Ｐ）でデータＲＡＭ上のア
ドレスｍにｎｆｓ前のデータｘnが、アドレスｍ＋１に
データｘn-1が、…アドレスｍ＋ｎ−１に１ｆｓ前のデ
ータｘ1が夫々格納されている場合、サンプリング期間
ｆｓ（Ｐ）での処理はデータＲＡＭのアドレスにｍを設
定しデータｘnを読み出す。次にアドレスにｍ＋１を設
定しデータｘn-1を読み出す。順次アドレスをインクリ
メントして同様の操作をｎ回行った後にアドレスｍ＋ｎ
に現サンプリング期間ｆｓ（Ｐ）での入力信号のデータ
ｘ0を書き込む。次のサンプリング期間ｆｓ（Ｐ＋１）
では、アドレスｍ番地に格納されているデータは（ｎ＋
１）ｆｓ前の信号であり、ｎｆｓ前の信号はｍ＋１番地
に格納されていることになる。従って、サンプリング期
間ｆｓ（Ｐ＋１）での処理はアドレスにｍ＋１を設定し
ｎｆｓ前のデータｘn-1を読み出し、次にｍ＋２を設定
し（ｎ−１）ｆｓ前のデータｘn-2を読み出すといった
処理になる。ここで、アドレスの指定がサンプリング期
間ｆｓ（Ｐ）とサンプリング期間ｆｓ（Ｐ＋１）とでは
異なってしまう。
【０００４】逆に、サンプリング期間ｆｓ（Ｐ）及びサ
ンプリング期間ｆｓ（Ｐ＋１）の処理を同じアドレス指
定で行おうとすると、サンプリング期間ｆｓ（Ｐ）でア
ドレスｍ＋１にあったデータｘn-1をアドレスｍに転送
するという処理がｎ個のデータについて必要となる。
ンプリング期間ｆｓ（Ｐ＋１）の処理を同じアドレス指
定で行おうとすると、サンプリング期間ｆｓ（Ｐ）でア
ドレスｍ＋１にあったデータｘn-1をアドレスｍに転送
するという処理がｎ個のデータについて必要となる。
【０００５】そこで、上述のデータ転送の操作をなくし
且つアドレス指定をサンプリング期間ｆｓ（Ｐ）とサン
プリング期間ｆｓ（Ｐ＋１）とで同じにできるようにす
るために、１サンプリング期間毎にポインタが＋１更新
されるようなベースポインタを用いてアドレスの指定は
ベースポインタからの距離で指定することとし、更にベ
ースポインタを格納すべきｎワードを確保できるワード
数以上の幅でループ状に変化させる構成を用いることが
ある。
且つアドレス指定をサンプリング期間ｆｓ（Ｐ）とサン
プリング期間ｆｓ（Ｐ＋１）とで同じにできるようにす
るために、１サンプリング期間毎にポインタが＋１更新
されるようなベースポインタを用いてアドレスの指定は
ベースポインタからの距離で指定することとし、更にベ
ースポインタを格納すべきｎワードを確保できるワード
数以上の幅でループ状に変化させる構成を用いることが
ある。
【０００６】上述のアドレス生成方式について、以下に
述べるようなアドレス生成回路が従来用いられていた。
述べるようなアドレス生成回路が従来用いられていた。
【０００７】図４は、同一のデータＲＡＭ上に前述のル
ープエリアを複数個持った場合のＲＡＭマップを示した
ものである。
ープエリアを複数個持った場合のＲＡＭマップを示した
ものである。
【０００８】図４において、上限値はループエリアのア
ドレス上限値、下限値はループエリアのアドレス下限
値、バンク番号はループエリアの番号を示す値である。
ドレス上限値、下限値はループエリアのアドレス下限
値、バンク番号はループエリアの番号を示す値である。
【０００９】ここで第２のループエリアを例にとると、
ループエリアの番号即ちバンク番号は“１”であり、ア
ドレス上限値はＴ１アドレス下限値はＢ１でそれぞれ与
えられている。
ループエリアの番号即ちバンク番号は“１”であり、ア
ドレス上限値はＴ１アドレス下限値はＢ１でそれぞれ与
えられている。
【００１０】さて、このバンク番号１の第２のループエ
リア上で、前述のアドレス指定を行う場合、即ちベース
ポインタ（ＢＰ）からの距離ｄでアドレスを指定する場
合には、その実アドレスを生成するためアドレス生成回
路が必要である。図５はこのようなアドレス生成回路の
従来の一例の構成を示している。
リア上で、前述のアドレス指定を行う場合、即ちベース
ポインタ（ＢＰ）からの距離ｄでアドレスを指定する場
合には、その実アドレスを生成するためアドレス生成回
路が必要である。図５はこのようなアドレス生成回路の
従来の一例の構成を示している。
【００１１】以下、図５を参照して従来のアドレス生成
回路を説明する。アドレス生成回路に入力される信号は
ループエリアを特定するバンク番号及びベースポインタ
からの距離ｄと距離ｄの示す方向をあらわす信号であ
る。まず、ベースポインタを保持するラッチ回路２０１
から、バンク番号“１”によって指定されたループエリ
アのベースポインタＢＰ１が選択回路２０２によって選
択される。一方、ベースポインタＢＰ１からの距離はｄ
としてＥＸＯＲ（排他的論理和）ゲート２０４に入力さ
れる。ここで、距離ｄは２進数であらわした際には複数
ビット幅のデータであり、ＥＸＯＲゲート２０４はその
全ビットに対する処理である。ＥＸＯＲゲート２０４は
ベースポインタＢＰ１からの距離ｄが負側で有れば
“１”、正側で有れば“０”なる信号＋／−によって各
々ｄ、及びその論理否定『ｄ』（説明の便宜上、論理否
定は上線を付す代わりに「『」と「』」とで囲んで示す
こととする。即ち「ｄ」の論理否定は「『ｄ』」と表記
する。）を得る。
回路を説明する。アドレス生成回路に入力される信号は
ループエリアを特定するバンク番号及びベースポインタ
からの距離ｄと距離ｄの示す方向をあらわす信号であ
る。まず、ベースポインタを保持するラッチ回路２０１
から、バンク番号“１”によって指定されたループエリ
アのベースポインタＢＰ１が選択回路２０２によって選
択される。一方、ベースポインタＢＰ１からの距離はｄ
としてＥＸＯＲ（排他的論理和）ゲート２０４に入力さ
れる。ここで、距離ｄは２進数であらわした際には複数
ビット幅のデータであり、ＥＸＯＲゲート２０４はその
全ビットに対する処理である。ＥＸＯＲゲート２０４は
ベースポインタＢＰ１からの距離ｄが負側で有れば
“１”、正側で有れば“０”なる信号＋／−によって各
々ｄ、及びその論理否定『ｄ』（説明の便宜上、論理否
定は上線を付す代わりに「『」と「』」とで囲んで示す
こととする。即ち「ｄ」の論理否定は「『ｄ』」と表記
する。）を得る。
【００１２】加算器２０３は、上述のラッチ回路２０１
のベースポインタＢＰ１とＥＸＯＲゲート２０４の出力
とを加算する。この際、キャリー入力Ｃ１により、加算
器２０３の出力はＢＰ＋『ｄ』＋１又はＢＰ＋ｄとな
る。ＢＰ＋『ｄ』＋１はＢＰ−ｄと同等とみなすことが
できるため、加算器２０３の出力としては、ＢＰ−ｄ又
はＢＰ＋ｄが得られる。ここで、距離ｄとしてはループ
エリアの幅を超える指定は行わない。即ち、｜ｄ｜＞
（ループエリア幅）とする。
のベースポインタＢＰ１とＥＸＯＲゲート２０４の出力
とを加算する。この際、キャリー入力Ｃ１により、加算
器２０３の出力はＢＰ＋『ｄ』＋１又はＢＰ＋ｄとな
る。ＢＰ＋『ｄ』＋１はＢＰ−ｄと同等とみなすことが
できるため、加算器２０３の出力としては、ＢＰ−ｄ又
はＢＰ＋ｄが得られる。ここで、距離ｄとしてはループ
エリアの幅を超える指定は行わない。即ち、｜ｄ｜＞
（ループエリア幅）とする。
【００１３】一方、バンク番号により指定されるループ
エリアのアドレス上限値及びアドレス下限値は夫々デー
タ保持回路２０５及び２０６に夫々格納されており、バ
ンク番号が指定されることにより、データ保持回路２０
５は指定されたループエリアのアドレス上限値を、デー
タ保持回路２０６はアドレス下限値を夫々出力する。加
算器２０３の演算結果は、マグニチュードコンパレータ
である比較器２１０T及び２０１Bに与えられて、前述の
データ保持回路２０５及び２０６の出力と夫々比較さ
れ、加算器２０３の演算結果即ちＢＰ±ｄがバンク番号
“１”のループエリアのアドレス下限より小さいか、及
びアドレス上限より大きいかが判定され、判定信号が選
択回路２１１に転送される。また、データ保持回路２０
５と２０６の出力、即ちループエリアの上限値と下限値
は減算器２０７に入力される。減算器２０７の演算結果
は、ループエリアの幅を意味しており、減算器２０８及
び加算器２０９に入力される。減算器２０８は加算器２
０３の演算結果から減算器２０７の演算結果を減算する
ことによりＢＰ＋ｄがアドレス上限値を超えた場合の補
正を行う。加算器２０９は加算器２０３の演算結果と減
算器２０７の演算結果とを加算することによりＢＰ−ｄ
がアドレス下限値以下となった場合の補正を行う。選択
器２１１は、前述の比較器２１０T及び２０１Bの比較信
号に応じて、ＢＰ±ｄの演算結果がループエリア内であ
れば加算器２０３の出力を選択し、アドレス上限値より
大きい場合には減算器２０８の出力を選択し、アドレス
下限値以下の場合には加算器２０９の出力を選択して出
力する。選択された出力信号はアドレスラッチ２１２に
ラッチされてＲＡＭへの実アドレスとして使用される。
エリアのアドレス上限値及びアドレス下限値は夫々デー
タ保持回路２０５及び２０６に夫々格納されており、バ
ンク番号が指定されることにより、データ保持回路２０
５は指定されたループエリアのアドレス上限値を、デー
タ保持回路２０６はアドレス下限値を夫々出力する。加
算器２０３の演算結果は、マグニチュードコンパレータ
である比較器２１０T及び２０１Bに与えられて、前述の
データ保持回路２０５及び２０６の出力と夫々比較さ
れ、加算器２０３の演算結果即ちＢＰ±ｄがバンク番号
“１”のループエリアのアドレス下限より小さいか、及
びアドレス上限より大きいかが判定され、判定信号が選
択回路２１１に転送される。また、データ保持回路２０
５と２０６の出力、即ちループエリアの上限値と下限値
は減算器２０７に入力される。減算器２０７の演算結果
は、ループエリアの幅を意味しており、減算器２０８及
び加算器２０９に入力される。減算器２０８は加算器２
０３の演算結果から減算器２０７の演算結果を減算する
ことによりＢＰ＋ｄがアドレス上限値を超えた場合の補
正を行う。加算器２０９は加算器２０３の演算結果と減
算器２０７の演算結果とを加算することによりＢＰ−ｄ
がアドレス下限値以下となった場合の補正を行う。選択
器２１１は、前述の比較器２１０T及び２０１Bの比較信
号に応じて、ＢＰ±ｄの演算結果がループエリア内であ
れば加算器２０３の出力を選択し、アドレス上限値より
大きい場合には減算器２０８の出力を選択し、アドレス
下限値以下の場合には加算器２０９の出力を選択して出
力する。選択された出力信号はアドレスラッチ２１２に
ラッチされてＲＡＭへの実アドレスとして使用される。
【００１４】各ループエリアへのベースポインタをサン
プリング周期毎に更新する際には、更新値が各ループエ
リアでループするように更新する必要がある。
プリング周期毎に更新する際には、更新値が各ループエ
リアでループするように更新する必要がある。
【００１５】
【発明が解決しようとする課題】このような従来のアド
レス生成回路は、ループエリアの下限アドレス値と上限
アドレス値とを設定することで任意の幅のループ幅を複
数構成し、またこの複数個のループエリアに対し夫々ベ
ースポインタを持つことによって、各エリアにてＢＰ±
ｄなるベースポインタからの距離でアドレスを指定する
ことを可能としている。
レス生成回路は、ループエリアの下限アドレス値と上限
アドレス値とを設定することで任意の幅のループ幅を複
数構成し、またこの複数個のループエリアに対し夫々ベ
ースポインタを持つことによって、各エリアにてＢＰ±
ｄなるベースポインタからの距離でアドレスを指定する
ことを可能としている。
【００１６】ところが、図５で示したように、このよう
なアドレス生成回路を構成するハードウェアは、非常に
多くの量となる。例えばポインタが８ビット、ループエ
リアの個数が４個の場合には、ベースポインタのラッチ
回路２０１を、１ビット分が１６個のトランジスタから
なるラッチを用いて構成した場合、ラッチ回路２０１は
５１２個のトランジスタで構成されることになり、これ
に減算器２０７、２０８及び加算器２０９を加えると、
合計トランジスタ数は５７６個となる。
なアドレス生成回路を構成するハードウェアは、非常に
多くの量となる。例えばポインタが８ビット、ループエ
リアの個数が４個の場合には、ベースポインタのラッチ
回路２０１を、１ビット分が１６個のトランジスタから
なるラッチを用いて構成した場合、ラッチ回路２０１は
５１２個のトランジスタで構成されることになり、これ
に減算器２０７、２０８及び加算器２０９を加えると、
合計トランジスタ数は５７６個となる。
【００１７】このようなハードウェア量の増大は、構成
する製品のコストを引き上げるだけでなく処理を行う時
間にも影響し高速化を妨げる要因となる。
する製品のコストを引き上げるだけでなく処理を行う時
間にも影響し高速化を妨げる要因となる。
【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、少ない量のハードウェアで構成することが
でき、低廉化及び高速化を可能とするアドレス生成回路
を提供することを目的とする。
のであって、少ない量のハードウェアで構成することが
でき、低廉化及び高速化を可能とするアドレス生成回路
を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明に係るアドレス生
成回路は、ベースポイント値をラッチする第１のラッチ
回路と、前記第１のラッチ回路の出力とベースポインタ
からの距離が入力として与えられる第１の加減算回路
と、ループエリア情報に対応するループ幅情報を保持し
ループエリア指定情報に応じて指定されたループエリア
情報に対応するループ幅情報を出力する第１のデータ保
持回路と、前記第１のデータ保持回路の出力が演算入力
に入力され前記第１の加減算回路の出力が被演算入力に
入力される第２の加減算回路と、ループエリア情報を保
持する第２のデータ保持回路と、前記ループエリア指定
情報と前記第２のデータ保持回路の出力とを比較して両
者の一致を検出する一致検出回路と、前記第１の加減算
回路及び前記第２の加減算回路の出力が入力され、前記
一致検出回路の検出結果に応じて前記第１の加減算回路
及び前記第２の加減算回路の出力の一方を選択し出力す
る選択回路と、前記選択回路の出力をラッチする第２の
ラッチ回路とを具備することを特徴とする。
成回路は、ベースポイント値をラッチする第１のラッチ
回路と、前記第１のラッチ回路の出力とベースポインタ
からの距離が入力として与えられる第１の加減算回路
と、ループエリア情報に対応するループ幅情報を保持し
ループエリア指定情報に応じて指定されたループエリア
情報に対応するループ幅情報を出力する第１のデータ保
持回路と、前記第１のデータ保持回路の出力が演算入力
に入力され前記第１の加減算回路の出力が被演算入力に
入力される第２の加減算回路と、ループエリア情報を保
持する第２のデータ保持回路と、前記ループエリア指定
情報と前記第２のデータ保持回路の出力とを比較して両
者の一致を検出する一致検出回路と、前記第１の加減算
回路及び前記第２の加減算回路の出力が入力され、前記
一致検出回路の検出結果に応じて前記第１の加減算回路
及び前記第２の加減算回路の出力の一方を選択し出力す
る選択回路と、前記選択回路の出力をラッチする第２の
ラッチ回路とを具備することを特徴とする。
【００２０】
【作用】本発明のアドレス生成回路においては、複数個
のループエリアを持ったアドレス構成であってもバンク
番号とベースポインタからの距離を指定するだけでアド
レスを指定することができ、このためのハードウェア量
は従来例に対して削減できる。更に、アドレス演算の処
理速度を速くすることができる。
のループエリアを持ったアドレス構成であってもバンク
番号とベースポインタからの距離を指定するだけでアド
レスを指定することができ、このためのハードウェア量
は従来例に対して削減できる。更に、アドレス演算の処
理速度を速くすることができる。
【００２１】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【００２２】図２は本発明のアドレス生成回路で生成し
たアドレスでアドレス指定されるべきメモリのバンク構
成を示している。
たアドレスでアドレス指定されるべきメモリのバンク構
成を示している。
【００２３】アドレスを上位（上位アドレス即ちアドレ
ス値の上位ビット）と下位（下位アドレス即ちアドレス
値の下位ビット）に分けてループエリアを指定する。こ
のときループの区切りは上位アドレスで指定する。従っ
てｎビットのアドレス値を上位ｌビット、下位ｍビット
に分けた場合、ループの最小幅は２mであり最大バンク
数は２lである。
ス値の上位ビット）と下位（下位アドレス即ちアドレス
値の下位ビット）に分けてループエリアを指定する。こ
のときループの区切りは上位アドレスで指定する。従っ
てｎビットのアドレス値を上位ｌビット、下位ｍビット
に分けた場合、ループの最小幅は２mであり最大バンク
数は２lである。
【００２４】このようなメモリのアドレス構成をとり、
任意のループエリア（バンク番号）でのベースポインタ
（ＢＰ）から距離ｄで指定されるアドレスを指定した際
の実アドレスを与えるアドレス生成回路が本発明であ
る。
任意のループエリア（バンク番号）でのベースポインタ
（ＢＰ）から距離ｄで指定されるアドレスを指定した際
の実アドレスを与えるアドレス生成回路が本発明であ
る。
【００２５】図１は、本発明の第１の実施例に係るアド
レス生成回路の構成を示す。
レス生成回路の構成を示す。
【００２６】所定のサンプリング周期（Ｆｓ）単位で更
新されるベースポインタは全てのバンクに共通で１つで
ある。これはバンク番号で区別されるのが上位アドレス
側であり、下位アドレス側については全バンクに共通で
あるために、ループエリアのバンクにより更新するため
にはベースポインタ用のラッチ回路は１個持てば充分で
ある。
新されるベースポインタは全てのバンクに共通で１つで
ある。これはバンク番号で区別されるのが上位アドレス
側であり、下位アドレス側については全バンクに共通で
あるために、ループエリアのバンクにより更新するため
にはベースポインタ用のラッチ回路は１個持てば充分で
ある。
【００２７】図１のアドレス生成回路は、ラッチ回路１
０１，１１０、加算器１０２，１０４、ＥＸＯＲゲート
１０３，１０５、ループ幅保持回路１０６、バンク番号
保持回路１０７、一致検出回路１０８、及び選択回路１
０９を有する。
０１，１１０、加算器１０２，１０４、ＥＸＯＲゲート
１０３，１０５、ループ幅保持回路１０６、バンク番号
保持回路１０７、一致検出回路１０８、及び選択回路１
０９を有する。
【００２８】ベースポインタ用のラッチ回路１０１の出
力は、加算器１０２の一方の入力に入力される。加算器
１０２の他方の入力には、指定される距離ｄとその方向
を示す信号＋／−とのＥＸＯＲをとったＥＸＯＲゲート
１０３の出力が与えられる。加算器１０２及びＥＸＯＲ
ゲート１０３により加減算処理を行うことができる。バ
ンク番号が指定されると、そのバンクの幅を格納してい
るメモリからなるループ幅保持回路１０６からバンク幅
データが出力されＥＸＯＲゲート１０５の一方の入力に
与えられる。ＥＸＯＲゲート１０５の他方の入力は前述
の＋／−信号がインバータ１１２により反転された値で
ある。ＥＸＯＲゲート１０５の出力は加算器１０４の一
方の入力に入力される。加算器１０４とＥＸＯＲゲート
１０５とによって加減算処理を行うことができる。この
加減算処理の入力は上位アドレスに加減算のときの桁上
がり及び符号を加えたｌ＋２ｂｉｔである。
力は、加算器１０２の一方の入力に入力される。加算器
１０２の他方の入力には、指定される距離ｄとその方向
を示す信号＋／−とのＥＸＯＲをとったＥＸＯＲゲート
１０３の出力が与えられる。加算器１０２及びＥＸＯＲ
ゲート１０３により加減算処理を行うことができる。バ
ンク番号が指定されると、そのバンクの幅を格納してい
るメモリからなるループ幅保持回路１０６からバンク幅
データが出力されＥＸＯＲゲート１０５の一方の入力に
与えられる。ＥＸＯＲゲート１０５の他方の入力は前述
の＋／−信号がインバータ１１２により反転された値で
ある。ＥＸＯＲゲート１０５の出力は加算器１０４の一
方の入力に入力される。加算器１０４とＥＸＯＲゲート
１０５とによって加減算処理を行うことができる。この
加減算処理の入力は上位アドレスに加減算のときの桁上
がり及び符号を加えたｌ＋２ｂｉｔである。
【００２９】加算器１０４の他方の入力は加算器１０２
の出力ビット中の、上述と同様に、上位アドレス側のｌ
＋２ｂｉｔである。
の出力ビット中の、上述と同様に、上位アドレス側のｌ
＋２ｂｉｔである。
【００３０】ＥＸＯＲゲート１０５及び加算器１０４に
よって加減算されたデータのｌビットに相当する部分は
選択回路１０９の一方の入力に与えられる。選択回路１
０９の他方の入力は加算器１０２の演算結果のｌビット
に相当する分であり、選択回路１０９は、一致検出回路
１０８の出力に応じて、一致が検出されていれば加算器
１０２の結果を、一致が検出されていなければ加算器１
０４の演算結果を選択して出力する。バンク番号保持回
路１０７は、加算器１０２の演算結果に応じて、アドレ
スデータがどのループエリアに属しているかを出力する
データ保持回路であり、該当するエリアが存在すればそ
のバンク番号を、該当するエリアが存在しなければ一致
検出回路１０８が不一致を出力する信号を一致検出回路
１０８に入力する。一致検出回路１０８は入力されたバ
ンク番号とデータ保持回路１０７より出力されるバンク
番号との相違を検出し、選択回路１０９へ選択信号を転
送する。
よって加減算されたデータのｌビットに相当する部分は
選択回路１０９の一方の入力に与えられる。選択回路１
０９の他方の入力は加算器１０２の演算結果のｌビット
に相当する分であり、選択回路１０９は、一致検出回路
１０８の出力に応じて、一致が検出されていれば加算器
１０２の結果を、一致が検出されていなければ加算器１
０４の演算結果を選択して出力する。バンク番号保持回
路１０７は、加算器１０２の演算結果に応じて、アドレ
スデータがどのループエリアに属しているかを出力する
データ保持回路であり、該当するエリアが存在すればそ
のバンク番号を、該当するエリアが存在しなければ一致
検出回路１０８が不一致を出力する信号を一致検出回路
１０８に入力する。一致検出回路１０８は入力されたバ
ンク番号とデータ保持回路１０７より出力されるバンク
番号との相違を検出し、選択回路１０９へ選択信号を転
送する。
【００３１】ラッチ回路１１０は、加算器１０２の演算
結果の下位アドレスに相当するｍビットと１０９の選択
回路によって選択されたｌビットを合わせてラッチす
る。
結果の下位アドレスに相当するｍビットと１０９の選択
回路によって選択されたｌビットを合わせてラッチす
る。
【００３２】以上の回路構成及びメモリのバンク構成に
より、任意のバンク上でのＢＰ±ｄのアドレスを指定す
ることで実アドレスを得ることができる。
より、任意のバンク上でのＢＰ±ｄのアドレスを指定す
ることで実アドレスを得ることができる。
【００３３】ここで具体的な一例について検討する。
【００３４】メモリを、２５６ワードのメモリとし、ア
ドレスの上位３ビットを上位側に下位５ビットを下位側
とする。また、対象とするループエリアは、バンク番号
が“２”で、アドレスは４０Ｈ〜ＢＦＨの範囲のループ
幅４バンクのエリアをアドレス指定する場合を考える。
ドレスの上位３ビットを上位側に下位５ビットを下位側
とする。また、対象とするループエリアは、バンク番号
が“２”で、アドレスは４０Ｈ〜ＢＦＨの範囲のループ
幅４バンクのエリアをアドレス指定する場合を考える。
【００３５】今、ベースポインタの内容を４３Ｈ、ｄを
４５Ｈとした場合、第１の加減算器の入力には夫々４３
Ｈと４５Ｈが与えられる。演算結果である加算器１０２
の出力は０８８Ｈとなる。この演算結果のビット幅を入
力のアドレスビット幅より２ビットだけ多くとるのは桁
上がりによる誤動作を防止するためである。この演算結
果０８８Ｈの上位５ビットはバンク番号保持回路１０７
に入力される。この場合出力はバンク番号“２”であ
る。一致比較回路１０８は入力されたバンク番号とバン
ク番号保持回路１０７の出力とを比較し、一致している
ので選択回路１０９は加算器１０２の出力を選択し、従
ってアドレス８８Ｈがラッチ回路１１０にラッチされ
る。
４５Ｈとした場合、第１の加減算器の入力には夫々４３
Ｈと４５Ｈが与えられる。演算結果である加算器１０２
の出力は０８８Ｈとなる。この演算結果のビット幅を入
力のアドレスビット幅より２ビットだけ多くとるのは桁
上がりによる誤動作を防止するためである。この演算結
果０８８Ｈの上位５ビットはバンク番号保持回路１０７
に入力される。この場合出力はバンク番号“２”であ
る。一致比較回路１０８は入力されたバンク番号とバン
ク番号保持回路１０７の出力とを比較し、一致している
ので選択回路１０９は加算器１０２の出力を選択し、従
ってアドレス８８Ｈがラッチ回路１１０にラッチされ
る。
【００３６】ところが、その後ベースポインタの内容が
Ａ４Ｈになったとする。この場合加算器１０２の出力は
０Ｅ９Ｈとなるが、このうちの上位５ビットの０７Ｈは
第２の加減算回路に入力される。ループ幅保持回路１０
６は４Ｈを出力するので、加算器１０４の出力は３Ｈで
あり選択回路１０９に入力される。一方、バンク番号保
持回路１０７及び一致検出回路１０８によってループエ
リアのバンク番号と入力されるバンク番号との不一致が
出力され、選択回路１０９は加算器１０４の演算結果側
を選択する。従って、アドレスラッチ回路１１０には０
３Ｈと下位５ビットを合わせた６９Ｈが実アドレスとし
てラッチされる。
Ａ４Ｈになったとする。この場合加算器１０２の出力は
０Ｅ９Ｈとなるが、このうちの上位５ビットの０７Ｈは
第２の加減算回路に入力される。ループ幅保持回路１０
６は４Ｈを出力するので、加算器１０４の出力は３Ｈで
あり選択回路１０９に入力される。一方、バンク番号保
持回路１０７及び一致検出回路１０８によってループエ
リアのバンク番号と入力されるバンク番号との不一致が
出力され、選択回路１０９は加算器１０４の演算結果側
を選択する。従って、アドレスラッチ回路１１０には０
３Ｈと下位５ビットを合わせた６９Ｈが実アドレスとし
てラッチされる。
【００３７】本実施例によれば、複数個のループエリア
を持ったアドレス構成であってもバンク番号とベースポ
インタからの距離を指定するだけでアドレスを指定する
ことができる。しかもこのためのハードウェアは従来例
に対して削減できる。例えば従来例同様アドレスポイン
タ８ビット、即ち２５６ワードのＲＡＭ上に４個のルー
プエリアを設定した場合、ベースポインタは１ワードで
トランジスタ１２８個で済む。即ちトランジスタ数を１
／４に削減できる。ｎ個のエリアがある場合は１／ｎと
なる。また、ループ状にアドレスを補正する回路は、ｌ
＋２ビットの加算器、ｌビットの一致検出回路及びバン
ク番号を格納したＲＡＭで構成され、ハードウェア規模
は従来の回路に比べて小さい。更に、その結果、アドレ
ス演算の処理速度を速くすることができる。
を持ったアドレス構成であってもバンク番号とベースポ
インタからの距離を指定するだけでアドレスを指定する
ことができる。しかもこのためのハードウェアは従来例
に対して削減できる。例えば従来例同様アドレスポイン
タ８ビット、即ち２５６ワードのＲＡＭ上に４個のルー
プエリアを設定した場合、ベースポインタは１ワードで
トランジスタ１２８個で済む。即ちトランジスタ数を１
／４に削減できる。ｎ個のエリアがある場合は１／ｎと
なる。また、ループ状にアドレスを補正する回路は、ｌ
＋２ビットの加算器、ｌビットの一致検出回路及びバン
ク番号を格納したＲＡＭで構成され、ハードウェア規模
は従来の回路に比べて小さい。更に、その結果、アドレ
ス演算の処理速度を速くすることができる。
【００３８】図３は本発明の第２の実施例に係るアドレ
ス生成回路の構成を示す。
ス生成回路の構成を示す。
【００３９】ループ幅が全てのバンクで等しく、またベ
ースポインタから正の方向で距離ｄを指定する場合、定
数保持回路１１１に定数としてループ幅を設定して減算
器４０４に入力することで第１の実施例と同様のアドレ
ス指定を行うことができる。
ースポインタから正の方向で距離ｄを指定する場合、定
数保持回路１１１に定数としてループ幅を設定して減算
器４０４に入力することで第１の実施例と同様のアドレ
ス指定を行うことができる。
【発明の効果】以上述べたように、本発明によれば、少
ない量のハードウェアで構成することができ、低廉化及
び高速化を可能とするアドレス生成回路を提供すること
ができる。
ない量のハードウェアで構成することができ、低廉化及
び高速化を可能とするアドレス生成回路を提供すること
ができる。
【図１】本発明の第１の実施例に係るアドレス生成回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の動作を説明するためのメモリマップ図
である。
である。
【図３】本発明の第２の実施例に係るアドレス生成回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】従来のアドレス生成方法を説明するためのメモ
リマップ図である。
リマップ図である。
【図５】従来のアドレス生成回路の一例の構成を示すブ
ロック図である。
ロック図である。
１０１，２０１；ベースポイント値ラッチ回路 １０２，１０４；加算器 ４０４；減算器 １０６；ループ幅保持回路 １０７；バンク番号保持回路 １０８；一致検出回路 １０９；選択回路
Claims (1)
- 【請求項１】 ベースポイント値をラッチする第１のラ
ッチ回路と、前記第１のラッチ回路の出力とベースポイ
ンタからの距離が入力として与えられる第１の加減算回
路と、ループエリア情報に対応するループ幅情報を保持
しループエリア指定情報に応じて指定されたループエリ
ア情報に対応するループ幅情報を出力する第１のデータ
保持回路と、前記第１のデータ保持回路の出力が演算入
力に入力され前記第１の加減算回路の出力が被演算入力
に入力される第２の加減算回路と、ループエリア情報を
保持する第２のデータ保持回路と、前記ループエリア指
定情報と前記第２のデータ保持回路の出力とを比較して
両者の一致を検出する一致検出回路と、前記第１の加減
算回路及び前記第２の加減算回路の出力が入力され、前
記一致検出回路の検出結果に応じて前記第１の加減算回
路及び前記第２の加減算回路の出力の一方を選択し出力
する選択回路と、前記選択回路の出力をラッチする第２
のラッチ回路とを具備することを特徴とするアドレス生
成回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41719890A JP2692384B2 (ja) | 1990-12-29 | 1990-12-29 | アドレス生成回路 |
| EP91122380A EP0493834B1 (en) | 1990-12-29 | 1991-12-30 | Address generating circuit |
| DE69130448T DE69130448T2 (de) | 1990-12-29 | 1991-12-30 | Adressenerzeugungsschaltung |
| US08/392,420 US5471600A (en) | 1990-12-29 | 1995-02-22 | Address generating circuit using a base pointer of loop area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41719890A JP2692384B2 (ja) | 1990-12-29 | 1990-12-29 | アドレス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04230545A JPH04230545A (ja) | 1992-08-19 |
| JP2692384B2 true JP2692384B2 (ja) | 1997-12-17 |
Family
ID=18525324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41719890A Expired - Fee Related JP2692384B2 (ja) | 1990-12-29 | 1990-12-29 | アドレス生成回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5471600A (ja) |
| EP (1) | EP0493834B1 (ja) |
| JP (1) | JP2692384B2 (ja) |
| DE (1) | DE69130448T2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5390304A (en) * | 1990-09-28 | 1995-02-14 | Texas Instruments, Incorporated | Method and apparatus for processing block instructions in a data processor |
| JPH064458A (ja) * | 1992-06-18 | 1994-01-14 | Fuji Xerox Co Ltd | Ｄｍａ制御装置 |
| US5960212A (en) * | 1996-04-03 | 1999-09-28 | Telefonaktiebolaget Lm Ericsson (Publ) | Universal input/output controller having a unique coprocessor architecture |
| US5790782A (en) * | 1996-11-15 | 1998-08-04 | Digital Equipment Corporation | Automatic disk drive shelf address assignment and error detection method and apparatus |
| US5956665A (en) | 1996-11-15 | 1999-09-21 | Digital Equipment Corporation | Automatic mapping, monitoring, and control of computer room components |
| EP0893755B1 (de) * | 1997-07-21 | 2004-05-06 | Infineon Technologies AG | Pufferspeicheranordnung |
| US6782447B2 (en) | 1999-12-17 | 2004-08-24 | Koninklijke Philips Electronics N.V. | Circular address register |
| US6643744B1 (en) * | 2000-08-23 | 2003-11-04 | Nintendo Co., Ltd. | Method and apparatus for pre-fetching audio data |
| US6760830B2 (en) | 2000-12-29 | 2004-07-06 | Intel Corporation | Modulo addressing |
| US6975679B2 (en) | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Configuration fuses for setting PWM options |
| US6601160B2 (en) | 2001-06-01 | 2003-07-29 | Microchip Technology Incorporated | Dynamically reconfigurable data space |
| US6934728B2 (en) | 2001-06-01 | 2005-08-23 | Microchip Technology Incorporated | Euclidean distance instructions |
| US6552625B2 (en) | 2001-06-01 | 2003-04-22 | Microchip Technology Inc. | Processor with pulse width modulation generator with fault input prioritization |
| US7003543B2 (en) | 2001-06-01 | 2006-02-21 | Microchip Technology Incorporated | Sticky z bit |
| US7020788B2 (en) | 2001-06-01 | 2006-03-28 | Microchip Technology Incorporated | Reduced power option |
| US6604169B2 (en) | 2001-06-01 | 2003-08-05 | Microchip Technology Incorporated | Modulo addressing based on absolute offset |
| US6728856B2 (en) | 2001-06-01 | 2004-04-27 | Microchip Technology Incorporated | Modified Harvard architecture processor having program memory space mapped to data memory space |
| US6976158B2 (en) | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Repeat instruction with interrupt |
| US7467178B2 (en) | 2001-06-01 | 2008-12-16 | Microchip Technology Incorporated | Dual mode arithmetic saturation processing |
| US7007172B2 (en) | 2001-06-01 | 2006-02-28 | Microchip Technology Incorporated | Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection |
| US20020184566A1 (en) | 2001-06-01 | 2002-12-05 | Michael Catherwood | Register pointer trap |
| US6937084B2 (en) | 2001-06-01 | 2005-08-30 | Microchip Technology Incorporated | Processor with dual-deadtime pulse width modulation generator |
| US6985986B2 (en) | 2001-06-01 | 2006-01-10 | Microchip Technology Incorporated | Variable cycle interrupt disabling |
| US6952711B2 (en) | 2001-06-01 | 2005-10-04 | Microchip Technology Incorporated | Maximally negative signed fractional number multiplication |
| US6552567B1 (en) | 2001-09-28 | 2003-04-22 | Microchip Technology Incorporated | Functional pathway configuration at a system/IC interface |
| US20040021483A1 (en) * | 2001-09-28 | 2004-02-05 | Brian Boles | Functional pathway configuration at a system/IC interface |
| KR20160011015A (ko) * | 2014-07-21 | 2016-01-29 | 에스케이하이닉스 주식회사 | 어드레스 생성회로 및 이를 포함하는 메모리 장치 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1499184A (en) * | 1974-04-13 | 1978-01-25 | Mathematik & Datenverarbeitung | Circuit arrangement for monitoring the state of memory segments |
| GB2084362B (en) * | 1980-09-19 | 1984-07-11 | Solartron Electronic Group | Apparatus for performing the discrete fourier transform |
| US4602328A (en) * | 1982-12-17 | 1986-07-22 | L'etat Francais Represente Par Le Ministre Des P.T.T. (Centre National D'etudes Des Telecommunications) | Management system for the memory of a processor or microprocessor |
| JPS59128670A (ja) * | 1983-01-12 | 1984-07-24 | Hitachi Ltd | ベクトル処理装置 |
| JPH07107969B2 (ja) * | 1986-11-17 | 1995-11-15 | 日本電気株式会社 | アドレス生成回路 |
| US5083267A (en) * | 1987-05-01 | 1992-01-21 | Hewlett-Packard Company | Horizontal computer having register multiconnect for execution of an instruction loop with recurrance |
| JPH01265347A (ja) * | 1988-04-18 | 1989-10-23 | Matsushita Electric Ind Co Ltd | アドレス生成装置 |
| US5150471A (en) * | 1989-04-20 | 1992-09-22 | Ncr Corporation | Method and apparatus for offset register address accessing |
-
1990
- 1990-12-29 JP JP41719890A patent/JP2692384B2/ja not_active Expired - Fee Related
-
1991
- 1991-12-30 DE DE69130448T patent/DE69130448T2/de not_active Expired - Fee Related
- 1991-12-30 EP EP91122380A patent/EP0493834B1/en not_active Expired - Lifetime
-
1995
- 1995-02-22 US US08/392,420 patent/US5471600A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69130448D1 (de) | 1998-12-10 |
| EP0493834A2 (en) | 1992-07-08 |
| EP0493834B1 (en) | 1998-11-04 |
| US5471600A (en) | 1995-11-28 |
| JPH04230545A (ja) | 1992-08-19 |
| DE69130448T2 (de) | 1999-07-15 |
| EP0493834A3 (en) | 1993-03-17 |
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|---|---|---|---|
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