JPS59128670A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はベクトル演算を高速に実行可能なベクトルプロ
セッサに関し、特に、ベクトルレジスタに格納可能なベ
クトル要素数以上の要素を有するベクトル演算を効率よ
く処理するベクトルプロセッサに関する。

〔従来技術〕

第１図は、ベクトルレジスタを有するベクトルプロセッ
サにおけるベクトル演算の様子を示したものである。図
中、１は主記憶装置、７はベクトルレジスタ部、８は演
算部である。

ロード命令が実行されると、主記憶装置１からベクトル
ＸとＹを読出して、各々、ベクトルレジスタＶＲＯとＶ
ＲＩに一旦格納する。そして、ベクトル演算命令が実行
されると、ＶＲＯとＶＲＩを読出して演算器８に入力し
、指定された演算を施して結果を、ｖＲ２にストアする
。さらにストア命令が実行されると、ベクトルレジスタ
ＶＲ２の内容が主記憶装置１にオペランドＺとに格納す
る処理を行う。ここで、処理したいベクトルの要素数（
ベクトル長と呼ぶ）をｋ、ベクトルレジスタの１つに格
納可能なベクトル要素数（以下これをベクトルレジスタ
長と呼ぶ）をｔとする。

ベクトル長にはプログラムによシ犬巾に異なるが、一般
的には、１０から１００００以上に及ぶこともある。こ
れに対して、ベクトルレジスタ長ｔは実現するプロセッ
サのハードウェア上の制約によって上限が決められ、現
状では６４〜２５６の範囲となっている。

このため、ｋ≦ｔであれば、１回のベクトル演算で必要
な処理を終了させることができるが、ｋ＞ｔの場合には
、何らかの対策が必要である。

この対策方法として、次の２方式が考えられている。

その第１方式は、ソフトウェアによ多処理を分割して、
各処理単位を独立にハードウェアで処理させる。

もう１つの方式は、ハードウェアによ多処理するもので
あり、ベクトルデータをｔ要素ずつに分けて処理する。

このｔ要素を以下ではセグメントと呼ぶ。即ち一つのセ
グメントをベクトル命令列で処理後、再度ベクトル命令
列を読出し次のセグメントを処理する方式である。

後者の方式は、ハードウェア制御のためオーバヘッドを
削減でき高速処理が可能となる利点がある。

後者の処理方式では、あるセグメントに対するベクトル
命令列の処理（以下、これをループ処理と呼び、ループ
ｉは第１番目のセグメントに対するループ処理を意味す
るものとする）後に、次ループ処理に用いるセグメント
に関するアドレスを求める処理の高速化が重要な課題と
なっている。

このアドレス更新処理方法が”ＰＲＯＣＥＳＳＩＮＧＶ
ＥＣＴＯＲ８Ａｓ　Ａ　ＰＬＵＲＡＬＩＴＹ　ＯＦ　Ｓ
ＥＧＭ−ＥＮＴＳ”（ＩＢＭ　’Ｉ”ｅｃｈｎｉｃａｌ
　：［）ｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌ−ｅｔｉｎ　、
ＶＯＬ、　１３　Ａ　１２　ＭａＹ　１９７１）に紹介
されている。

第２図（ａ）はその概略構成図、第２図（ｂ）は概略処
理７０〜を示している。

主記憶装置１をアクセス（読出しおよび書込み）する場
合、ベクトルデータの先頭アドレス（第１要素のアドレ
スでアシ、これをベースアドレスと呼ぶ）と隣接要素の
間隔（以下、インクリメント値と呼ぶ）に基づき、順次
各要素のストアアドレスを発生し、これに基づき主記憶
装置をアクセスして行く。

なお、ベクトルデータが主記憶装置１上で、隣接する要
素に空きなく、即ち全要素が連続して配置される場合を
、以下ではアドレス連続と呼び、これ以外をアドレス非
連続と呼ぶことにする。インクリメント値をバイト単位
で指定するとすれば、ベクトルデータ巾が８バイトのと
きインクリメント値８でアドレス連続となシ、ベクトル
データ巾が４−（イトのときインクリメント値４でアド
レス連続となる。また、ここではベクトルレジスタ長を
２５６とする。

最初、ベースアドレスをベースレジスタ１０５に、イン
クリメント値をインクリメントレジスタ１０１にセット
し、カウントアツプレジスタ１０２をゼロにリセットす
る。

セグメントベースレジスタ１０９には、以下に示すよう
に各ループ処理の対象となるセグメントの先頭要素のア
ドレスがセットされる。このアドレスを以下ではセグメ
ントベースアドレスと呼ぶ。

また、ベクトルデータの先頭要素のアドレスからあるセ
グメントベースアドレスまでのアドレス差を以下では簡
単のためにセグメントアドレス変位と呼ぶ。

マタ、カウントアツプレジスタ１０２は、各ループ処理
の対象となるセグメントの先頭要素番号を保持する。

従って、セグメントベースアドレスはインクリメントレ
ジスタ１０１の値とカウントアツプレジスタ１０２の値
との積にペースレジスタ１０５の値を加えることにより
求められることになるが、この積の算出方法は次の２ケ
ースがある。

第１のケースは、アドレス連続ケースであり、カウント
アツプレジスタ１０２の値をレフトシフトレジスタ１０
４に入力し、８バイトデータであれば３ビツト左シフト
、４バイトデータであれば２ビツト左シフトさせて、出
力結果をセレクタ１０６を介してアドレスレジスタ１０
７にセットする。

第２のケースは、アドレス非連続ケースであり、この場
合は、インクリメントレジスタ１０１の値とカウントア
ツプレジスタ１０２の値の積を乗算器１０３で算出し、
アドレスレジスタ１０７にセットする。いずれの場合も
、アドレスレジスタ山） １０７とペースレジスタ１０５の内容を加算器１０８で
加算することによシセグエントベースアドレスが求まる
。なお、インクリメントデコーダ１００は、アドレスの
連続／非連続を検出し、その結果にもとづきセレクタ１
０６を制御する。

カウントアツプレジスタ１０２はその後火ループ処理の
ためにベクトルレジスタ長だけ増大される必要がある。

このレジスタ１０２０更新は第２図（ｂ）に示すように
、ロード命令から初まシスドア命令で終わる命令列の最
後に行われ、さらに、アドレス非連続的には乗算器１０
３での乗算にかなシの時間を要するため、ループ２での
ロード命令の開始時点Ｃが遅れてしまう問題点がある。

また、処理内容によっては、第２図（ｂ）に於て、ルー
プ２のロード命令の開始時点Ｃが、ループ１のストア命
令の開始時点すよシ先んじて処理したい場合、即ち、ル
ープ処理間で命令開始時点をオーバラップさせたい場合
があるが、従来技術では、前述のように、先行するルー
プ処理の結果を用いて次のループの処理に必要なアドレ
スを生成する（１０） ので、オーバラップ処理が不可能でおる。

〔発明の目的〕

従って、本発明は上述した従来技術の問題点をなくすた
め、次ループ処理のためのアドレス生成に要する時間の
短縮、ハードウェア量の削減を行うことによシ、また、
アドレスレジスタを多面化し、ループ処理間でのオーバ
ラップ処理を可能とすることにより、ベクトル演算の高
速化を可能とするベクトルプロセッサを提供することを
目的とする。

〔発明の概要〕

第３図は、本発明の概念的構成図を示し、１１１は加算
器、１１２と１１３はアドレスレジスタ、３は命令制御
部、１１４はセレクタ、１１０はレフトシフトレジスタ
であり、その他は第２図（ａ）と同様である。但し、イ
ンクリメントレジスタ１０１、アドレスレジスタ１１２
，１１３、ペースレジスタ１０５はそれぞれ複数個のレ
ジスタからなる。

最初、ベースアドレスをペースレジスタ１０５の例えば
１番のレジスタに、インクリメント値を（１１） インクリメントレジスタ１００に例えば１番のレジスタ
をセットし、アドレスレジスタ１１２の例えば１番のレ
ジスタをゼロにリセットする。第２図（ｂ）の処理フロ
ーを参照してアドレス生成手順を以下に記す。

ループ１のロード命令が開始されるとき、アドレスレジ
スタ１１２０１番レジスタの値を、セレクタ１１４を介
して加算器１０８に入力し、ペースレジスタ１０５の１
番レジスタの値と加算してセグメントペースレジスタ１
０９にセットし、このセグメントペースレジスタ１０９
の値をベクトルデータを主記憶からフェッチするメモリ
リクエスタ（図示せず）に転送する。

この処理と並行して、インクリメントレジスタ１０１の
１番レジスタの値をレフトシフトレジスタ１１０で８ビ
ツト左シフトすることによシインクリエント値を２５６
倍し、このシフト結果を加算器１１１に入力し、そして
、セレクタ１１４を介して加算器１１１に入力するアド
レスレジスタ１１２０１番レジスタの値との加算をして
結果を（１２） アドレスレジスタ１１３の１番レジスタにセットする。

こうしてループ２のロード命令で使用するセグメントア
ドレス変位が前もってアドレスレジスタ１１３の１番レ
ジスタに準備しておく。

次に、ループ１のストア合金を開始するときも、先程の
ループ１のロード命令と同様の処理をレジスタ１０１，
１１２，１１３，１０５の１番のレジスタを用いて行う
。このように命令毎にこれらのレジスタ番号を指定する
必要がある。

しかし、上記ループ１のロード命令とストア命令で、イ
ンクリメント値が同一であれば、これらの命令実行時に
はインクリメントレジスタ１０１とアドレスレジスタ１
１２，１１３の同一番号のレジスタを指定すべきである
。たとえばインクリメント値をインクリメントレジスタ
１０１にセットするときのセット時間が削減可能となシ
、さらに二つの命令に対して一つのインクリメントレジ
スタでよく、レジスタが有効に利用できる。このように
、異なった命令で同一番号のレジスタを指定しても、ル
ープ１のロード命令でアドレスレジ（１３） スタ１１３の１番レジスタにセットした値と同一の値が
ループ１のストア命令で再度このレジスタにセットされ
るが、特に不都合はない。

ループ１の最後のストア命令が開始され、ループ２で使
用するためのセグメントアドレス変位がアドレスレジス
タ１１３の２番レジスタにセットされると、直ちにルー
プ２のロード命令を開始できる。すなわち、ロード命令
の実行に必要なセグメントアドレス変位がすでにアドレ
スレジスタ１１３０１番レジスタにセットされておシ、
この変位をセレクタ１１４を介してペースレジスタ１０
５の１１ルジスタの値と加算することによシロード命令
に対するセグメントペースアドレスが求まるからである
。こうして、ループ処理が切りかわるときのアドレス生
成オーバヘッドを短縮できる。

ループ２のロード命令が開始されると、上述のごとくに
ロード命令に対するセグメントベースアドレスを求め、
セグメントペースレジスタ１０９にセットした後リクエ
スタに転送する。これと並（ｖａ） 行して、アドレスレジスタ１１３の１番レジスタの値に
、ループ１での処理と同様にインクリメントレジスタ１
０１の１番レジスタの値の２５６倍を加算して、その加
算結果をアドレスレジスタ１１２の１番レジスタにセッ
トし、ループ３で用いる値を準備しておく。

以下同様に、必要なループ回数だけ繰返すことになるが
、そのたび毎にアドレスレジスタ１１２と１１３を交互
に使用するように制御する必要があるが、このための情
報は命令制御部３から転送される。

第４図（ａ）と（ｂ）は、ループ処理間で命令開始時点
がオーバラップする場合の処理フロオを示している。

第４図（ａ）は、ループｉ＋２のロード命令の開始時点
ｅが、ループｉ＋１のストア命令の開始時点ｄよシ時間
的に前でアシ、かつ、ループｉのストア命令の開始時点
すがループｉ＋２のロード命令の開始時点ｅよシ時間的
に前であることを示している。即ち、命令開始時点のオ
ーバラップは、あ（１５） る時点をとれば隣接した２つのループ処理間のみである
。第４図（ｂ）では、ループｉ＋３のロード命令の開始
時点ｇがループｉ＋１のストア命令の開始時点ｄよシ先
であシ、かつ、ループｉのストア命令の開始時点すは、
ループｉ＋３のロード命令の開始時点ｇよυ先であシ、
連続する３つのループ処理間でオーバラップしているこ
とを示している。

このように、ループ処理間での命令開始時点のオーバラ
ップ処理を行うためには、第３図に示したアドレスレジ
スタ１１２と１１３の代シに更に多くのレジスタを用い
る必要がある。即ち、第４図（ａ）では３面、（ｂ）で
は４面を必要となる。

一般的には、連続するｎ個のループ処理間でオーバラッ
プを行うには、ｎ＋１面のアドレスレジスタが必要とな
る。このように、オーバラップの度合を深めればそれだ
け演算器等のリソースを空きなく使用でき処理性能の向
上が期待できる。

〔発明の実施例〕

第５図は本発明の実施例を示す概略構成図であ（１６） シ、１はベクトルデータを格納する主記憶装置、２は主
記憶装置１からのベクトルデータの読出しおよび書込み
を中継する記憶制御装置、３は命令の解読および各リソ
ース（例えば、演算器、メモリリクエスタ等）への起動
制御を行なう命令制御部、６はアドレスレジスタ群２０
０と、２個の読出し専用リクエスタ２１０，２２０　（
各々リクエスタ０．１と呼ぶ）と、１個の書込み専用リ
クエスタ２３０（リクエスタ２と呼ぶ）から構成される
アクセス制御部、７は８個のベクトルレジスタＶＲＯ〜
７（ベクトルレジスタ長は２５６）で構成されるベクト
ルレジスタ部、８は乗算器２４０と加算器２５０で構成
される演算部である。

第６図はアクセス制御部６の構成図であシ、２１１．２
２１，２３１はそれぞれリクエスタ０゜１．２に設けら
れた制御回路、２１２，２２２゜２３２はそれぞれリク
エスタ０，１．２に設けられたアドレス生成回路、３０
０〜３０４はレジスタ、３０５はＯＲ回路、３０６〜３
０８はＡＮＤ回路、３０９はベクトルペースレジスタ群
ＶＢＲ。

３１０〜３１２は各々ベクトルアドレスレジスタＶＡＲ
，ＶＡＲＤ、ＶＡＲＤＤ、３１３はベクトルインクリメ
ント１／ジスタＶＩＲ，３１４はレフトシフタ回路、３
１５は加算器、３１６〜３１８はゲート、３１９〜３２
３はセレクタである。

ＶＢＲ３０９，ＶＡＲ３１０，ＶＡＲＤ３１１゜ＶＡＲ
ＤＤ３１２．ＶＩＲ３１３は各々、８個のレジスタで構
成されるものとし、例えば、ＶＢＲ３０９の２番目のレ
ジスタを以下では簡単化のためにＶＢＲ２と記述する。

なお、ベクトルＸ（ｉ）のアドレスは次のように生成さ
れるものとする。

Ｘ（１）　　　ＶＢＲｊ　＋ＶＡＲ１ｃＸ（２）　　　
ＶＢＲｊ＋ＶＡＲｋ＋ＶＩＲｋＸａ）　　　ＶＢＲｊ＋
ＶＡＲｋ＋ＶＩＲｋ＊２Ｘ（ｉ）　　　ＶＢＲｊ　十Ｖ
ＡＲｋ十ＶＩＲｋ＊（ｊ−１）但し、ＶＢＲ，ＶＡＲ（
７）番号ｊ、には命令テ指定され、ＶＩＲの番号はＶＡ
Ｒの番号ｋに等しいと仮定する。

上記アドレス生成は、アドレス生成回路２１２１２２２
，２３２で行われる。

第３図のアドレスレジスタ１１２と１１３に対すルモノ
カ、第６図（７）ＶＡＲ３１０、ＶＡＩ’ｔＤ３１１で
あシ、さらに、２個のループ処理間でのオーバラップを
可能とするためにＶＡＲＤＤ３１２を追加している。

第７図は、命令制御部３の構成図であｊＤ、４００゜４
０４．４０５はゲート、４０１は命令レジスタ、４０２
は命令解読回路、４０３はループレジスタ、４０６は解
読抑止検出回路、４０７は命令キューレジスタ、４０８
はループキューレジスタ、４０９は命令起動判定回路、
４１０はリソース管理回路、４１１はデコーダである。

命令を読出し、ゲート４００、命令レジスタ４０１を介
して、命令解読回路４０２に入力し、ここで命令の解読
を行い、命令の識別情報（ＯＰコード）、ＶＢＲ，ＶＡ
Ｒ，ベクトルレジスタのそれぞれの番号等の情報を出力
して、ゲート４０４を介して命令起動判定回路４０９と
命令キューレ（１９） ジスタ４０７に送出する。命令起動判定回路４０９は、
命令解読回路４０２からゲート４０４を介して与えられ
る命令解読情報と命令キューレジスタ４０７に記憶され
ている命令解読情報が入力され、これらの解読情報を有
する命令の中に、起動可能な命令があるか否かを、リソ
ース管理回路４１０から転送されるリソースの使用状態
に基づき判断し、起動可能な命令があればこれらの中か
ら１つを選択する。命令解読回路４０２から直接入力し
た命令に対する起動が不可であれば、その命令に対する
解読情報が命令キューレジスタ４０７の空きエリアにキ
ューイングされる。空きエリアの管理は命令判定回路４
０９が公知の技術にしたがい行う。ただし、命令キュー
レジスタ４０７内のある命令および命令解読回路４０２
で解読された命令のいずれも起動可能なときには、命令
キューレジスタ４０７内の命令が優先して起動される。

また、命令キューレジスタ４０７内に起動可能な命令が
複数個あるときには、最も早く解読されたものから順次
起動する。

（２０） なお、リソース管理回路４１０はメモリリクエスタ０〜
２からそれぞれが他の命令のために使用中か否かが線／
＝１８〜ｔ２０を介して入力され、さらに、演算部８か
ら、乗算器２４０、加算器２５０等が使用中か否かを示
す信号が線ｔ４０を介して入力され、さらにベクトルレ
ジスタ部７から、各ベクトルレジスタが使用中か否かを
示す信号が１４１を介して入力される。リソース管理回
路はこれらの入力情報を保持している。命令起動判定回
路４０９による起動可否判断は、たとえば特願昭５６−
２１０３９２　「データ処理装置」に記載されている方
法を用いることができる。

以上のごとくにして起動が可能な命令を先に起動し、不
可であればｉユーイングして可能になるまで待つように
する。このような方式は既にベクトルプロセッサで実現
されているが、本発明の実施例では、新たにループ情報
を追加し、次のように制御する。即ち、ループレジスタ
４０３は、２ビツトで構成され、ベクトル命令列の処理
を開始する前にゼロにリセットし、命令解読回路４０２
は命令列の最後に置かれているＥＮＤ命令を解読する毎
にそのときの値を＋１する。ただし、そのときの値が３
のときには０にする。この３は実施例で許されているオ
ーバラップ可能なループ数に等しい。すなわち、アドレ
スレジスタ群ＶＡＲ。

ＶＡＲＤ、ＶＡＲＤＤＩ７）群数３に等りい。ッマシ３
を法としてカウントしている。このループレジスタ４０
３のループ情報は、ゲート４０５を介して、命令解読回
路４０２から出力される情報と同期して、命令起動判定
回路４０９、あるいは、ルーズキューレジスタ４０８に
転送される。

命令起動判定回路４０９により起動可能と判定された命
令が、ロードあるいはストア命令である場合、この命令
の２ビツトのループ情報がデコーダ４１１でデコードさ
れ、このループ情報が０゜１．２のときにそれぞれ、線
１２，１３．１４がオンされる。

また命令起動判定回路４０９は、起動可能として選択さ
れた命令の命令コード（ＯＰコード）を線４２番介して
演算部８に送出する。また、選択された命令がロード命
令又はストア命令の場合には、利用可能な、リクエスタ
０．１又は２の一つをこの命令に割りあてる。この割り
あて結果がリクエスタ０．１又は２のときに、それぞれ
線ｔ１５゜７１６又はｔ１７に起動信号を出力する。ま
た、命令起動判定回路４０９は、選択された命令の解読
情報の内、ペースレジスタ番号とアドレスレジスタ番号
をそれぞれ線ｔ１０．　ｔｌｌに送出する。

なお、命令のフェッチのためには、特願昭５５−９８７
４０号ｒベクトルプロセッサ」にあるごとく、ループ処
理のための命令列を所望のベクトル長のデータが処理し
終るまで繰シ返しフェッチする回路（図示せず）により
行うのはいうまでもない。この回路は勿論、命令フェッ
チの繰シ返しが必要か否かをベクトル長とベクトルレジ
スタ長と、それまでの処理ずみの要索数に基づいて判定
する回路（図示せず）を有するのはいうまでもない。

第６図のアクセス制御部６の構成図では、■ＡＲＩＶＡ
ＲＤ、ＶＡＲＤＤの３面のアドレスレジスタを保持して
いるため、オーバラップは連続する２個（２３） のループまでであり、これ以外のオーバラップを抑止す
る必要があるが、次のように制御される。

解読抑止検出回路４０６は、ループレジスタ４０３とル
ー１キユーレジスタ４０８のループ情報を入力し、次の
ようなケースでは抑止信号を送出し、ゲート４００，４
０４，４０５を閉じて、新たな命令解読を抑止する。

ケース１：ループレジスタ４０３の値が００で、ループ
キューレジスタ４０８の中に ０１が存在する間。

ケース２：ループレジスタ４０３の値が０１で、ループ
キューレジスタ４０８の中に １０が存在する間。

ケース３：ループレジスタ４０３の値が１０で、ループ
キューレジスタ４０８の中に ００が存在する間。

また、抑止信号は、命令キューレジスタ４０７が詰った
場合も送出される。この場合の検出は命令起動判定回路
４０９により行われる。このようにループ情報を付加す
ることによシ、ループ処理（２４） のオーバラップを制御できる。

本実施例を用いたベクトル処理例を第８図（ａ）に示す
。本処理例は第８図（ｂ）にあるごとく、ベクトルＢ（
ｉ）とＣ（りの積にＤ　（ｉ）を加算し、その結果をベ
クトルＡ（りとする演算に対するものであるが、実際に
は例えば第８図（Ｃ）に示すような命令列に展開して処
理することになる。以下では、第８図の処理例に基づき
、処理手順の詳細を記す。

命令１はベクトルＢを主記憶装置１から読出しベクトル
レジスタＶＲＯに格納する命令である。

すなわち、この命令はＶＡＲＩとＶＢＲＩの内容を加算
して得られるセグメントベースアドレスに基づきベクト
ルデータを主記憶装置１からフエツチシ、ベクトルレジ
スタＶＲＯに格納する処理を必要とする。

ベクトルＢのアドレス情報は、前もってＶＢＲＩ　。

ＶＡＲＩ　、ＶＩＲＩに格納されているものとする。

ＶＩＲはＶＡＲと同一レジスタ番号が指定されるものと
する。

命令制御部１は命令１を解読すると信号線ｔ１５（２５
） を用いてリクエスタＯ又は１の一方（今仮りにこれをリ
クエスタ０とする）の制御回路２１１に起動信号を送出
し、同時に、信号線ｔ１０を介してＶＢＲ番号１をセレ
クタ３１９に、信号線ｔ１１を介してＶＡＲ番号１．Ｖ
ＩＲ，番号１をセレクタ３２０〜３２３に送出する。セ
レクタ３１９では、ＶＢＲＩを選択し、セレクタ３２３
ではＶＩＲＩを選択してアドレス生成回路２１２に送出
する。

セレクタ３２０〜３２２では各々ＶＡＲＩ、　ＶＡＲＤ
ｌ。

ＶＡＲＤＤＩを選択するが、ループ１の処理のため命令
制御部３は線ｔ１２〜ｔ１４の内、線ｔ１２のみをオン
とするのでＶＡＲＩをゲート３１８を介してアドレス生
成回路２１２に送出される。そして、アドレス生成回路
２１２ではこれらのアドレス情報をもとにベクトルＡの
各要素のアドレスを順次２５６要素分順次クロックに同
期して生成して、制御回路２１１から出力するリクエス
ト信号とともに記憶制御装置２へ送出する。

このため、制御回路２１１は、線ｔ１５上の起動信号に
応答して、セレクタ２５７を制御して、（２６） ＶＢＲｌの出力をレジスタ２５０にセットし、セレクタ
２５８を制御して、ＶＡＲＩの出力をレジスタ２５１に
セットし、ＶＩＲＩの出力をレジスタ２５２１にセット
する。さらにセレクタ２５９を制御して、まず初めに０
をキャリセーブアダー２５４に入力する。この加算器と
並列加算器２５５とによシベクトルＢの最初の要素Ｂ（
１）のアドレスが求められ、レジスタ２５６にセットさ
れる。その後、制御回路２１１はキャリセーブアダー２
５４のキャリー出力Ｃと和出力Ｓとを、それぞれセレク
タ２５７．１２５８を介してレジスタ２５０゜２５１に
それぞれセットする。さらに、セレクタ２５９を制御し
て、レジスタ２５２内のインクリメント値を加算器２５
４に入力する。この結果、並列加算器２５５よシ次の要
素Ｂ（２）のアドレスが求められ、レジスタ２５６にセ
ットされる。以下、同様にして、要素Ｂ　（３）　、・
・・Ｂ（２５６）のアドレスがクロックに同期して順次
求められる。制御回路２１１は、レジスタ２５６に、一
つのアドレスがセットされるのに同期して、メモリリク
エストを（２７） 線２６０に出力する。

ＶＡＲＩとＶＩＲＩをアドレス生成回路２１２へ転送す
ると同時に、ＶＡＲＩを加算器３１５に、Ｖ　Ｉ　Ｒ，
１をレフトシフタ３１４で８ビツト左シフト（即ちＶＩ
　Ｒ１＊　２５６　）　Ｌテ加ｊＥ器３１５　Ｋそれぞ
れ入力して加算する。

この加算結果は、ループ２での処理に用いる２番目のセ
グメントについてのセグメントアドレス変位を表わす。

そして、加算結果をＶＡＲＤＩにセットする。このとき
のＶＡＲＤへのセット信号は次のようにして作成する。

信号線ｔ１５を介して送出する起動信号をＯＲ回路３０
５を介してレジスタ３０４にセットし、同時に信号線ｔ
１２に送出するＯＮ信号をレジスタ３０３にセットする
。そして、これら信号がＡＮＤ回路３０８に入力され、
出力信号がＹＡＲＤへのセット信号として信号線ｔ２１
を介して送出される。また、ＹＡＲＤのレジスタ番号は
、信号＃ｔ１１から送出されるＶＡＲ番号がレジスタ３
００、信号線ｔ２４を介して送出される。この（２８） ようにして、ループ２の処理に使用するセグメントアド
レス変位を前もってＭＡＲＤＩにセットしておく。

命令ｌの起動稜１サイクルして命令１に於けるＶＡＲＤ
ｌへのこのセットが終了すると、次の命令２の起動を行
う。

命令２はベクトルＣを読出してベクトルレジスタＶＲＩ
に格納する命令である。

命令制御部１け信号線ｔ１６を用いてリクエスタ１０制
御回路２２１に起動信号を送出し、同時に、命令１での
処理と同様に信号線ｔ１０を介してＶＢＲ番号″′２”
を、１１１を介してＶＡＲ。

ＶＩＲ番号−１’を、１１２を介してＯＮ信号を送出す
る。そして、ＶＢＲ２，ＶＡＲ２，ＶＩＲ２をアドレス
生成回路２２２に送出すると同時に、ＶＡＲ２＋ＶＩＲ
２＊２５６を算出してＶＡＲＤ２にセットする。

命令１と２の起動により、ベクトルＢとＣの読出しが要
素の若い順番に順次行われ、各々ベクトルレジスタＶＲ
ＯとＶＲＩに格納されるが、デー（２９） りが到着次第、順次命令３で指定される乗算が乗算器２
４０で行われ、結果がベクトルレジスタＶＲ２に書込ま
れる。

命令４はベクトルＤを主記憶装置１から読出してベクト
ルレジスタＶＲ３に格納する命令であるが、読出し専用
のりクエスタ０と１が使用中であるため、空くまで待つ
必要がある。なお、待ち時間の間に命令制御部３は、引
続く命令５の解読を行う。命令５は命令４での演算結果
が格納されるベクトルレジスタＶＲ３を利用するため、
この命令５は命令４よシ先に起動できない。さらに命令
６は、命令５の演算結果を主記憶装置に格納する命令で
あるためこれも起動できない。したがって命令４〜６の
解読情報が命令キューレジスタ４０７（第７図）にキュ
ーイングされる。その後命令列の最後に置かれるＥＮＤ
命令（命令７）が解読され、次ループ処理の要／不要の
判定が行われる。

今、ベクトルレジスタ長が２５６、ベクトル長が５００
であるから、ループ２の処理が必要となる。

そして、更に、ループ２の処理のために命令１゜（３０
） ２・・・をも解読してキューイングされる。

リクエスタ０が命令１の処理を終了すると、制御回路２
１１は信号線／、１８を介して終了信号を命令制御部３
に送出する。命令制御部３はこの終了信号を受取ると、
命令４の起動が可能になったと判断できるのでこの起動
をリクエスタ０に対して行う。

起動方法は命令１の場合と同様であυ、ＶＢＲ３。

ＶＡＲＩ、ＶＩＲＩをアドレス生成回路２１２に送出し
、ＶＡＲ１＋ＶＩＲ１＊２５６を算出り、テＶＡＲＤＩ
にセットする。

命令４の実行によシベクトルＤが読出されてベクトルレ
ジスタＶＲ３に格納されると、ＶＢ２とＶＢ２の加算の
命令５が実行されるが、その間に、命令制御部３は、制
御回路２２１から信号線ｔ１９を介して終了信号を受取
ると、ループ２の命令１の起動をリクエスタ１に対して
行う。ＶＢＲ１。

ＶＡＲＤＩ、ＶＩＲＩをアドレス生成回路２２２に転送
し、同時に、ＶＡＲＤ１＋ＶＩＲ１＊　２５６を算出し
てＶＡＲＤＤｌにセットする。この場合、信（３１） 号線ｔ１３がＯＮとなシ、従って信号線ｔ２２を介して
ＶＡＲＤＤにセット信号が送出される。

次に、ＶＢ２とＶＢ２の最初の要素が加算器２５０で加
算され、結果がＶＢ２に書込まれると命令６が開始され
る。

命令６の起動は信号線ｔ２０を介してリクエスタ２に送
出される。ＶＢＲ４，ＶＡＲＩ、ＶＩＲＩをアドレス生
成回路２３２に転送し、ＶＡＲ１＋ＶＩＲ１＊２５６を
算出してＶＡＲＤＩＫセツ）する。ここで、ループ２の
命令１の起動が、ループ１の命令６の起動よ９時間的に
前であシ、かつ、ＭＡＲを共用しているが、アドレス生
成は正しく行われる。即ち、ループ２の命令１の起動時
ではＹＡＲＤｌを使用し、ループ３（本処理例ではルー
プ２で終るが、ループ３があると仮定）で使用される値
をＶＡＲＤＤＩにセットするが、ｖＡＲｌの値は不変で
あシ、時間的に後に起動されるループ１の命令６がＶＡ
Ｒ，１を使用しても矛盾しない。

以下同様に処理されるが、ループ２の命令２はリクエス
タ０の終了を待って起動され、ループ２（３２） の命令４はリクエスタ１の終了を待って起動される。ま
た、ループ３の処理が引続く場合では、ループ３の命令
１の起動時のアドレス選択およびセットは次のように行
われる。ＶＢＲＩ、ＶＡＲＤＤＩ。

ＶＩＦＬＩが選択されてアドレス生成回路２１２に転送
され、ＶＡＲＤＤＩ　＋ＶＩＲＩ＊２５６が算出されて
ＶＡＲｌにセットされる。このとき、信号線ｔ１４がＯ
Ｎとなシ、信号線ｔ２３を介してセット信号がＭＡＲに
送出される。

第９図は、第８図に示したのと同様のベクトル処理を行
った場合の処理フロオを示すが、第６図のアクセス制御
部６の構成に於て、ＶＡＲＤＤがないと仮定した場合の
処理フロオである。第８図と比較すると、第９図では明
らかにリクエスタ０と１の使用効率が悪く、処理性能が
劣化しており、ループ処理間でのオーバラップの効果が
はっきり表われている。

以上述べたごとく、本発明によれば、現在のループ処理
よシ後のループ処理に必要なアドレス情報が現在のルー
プ処理の実行中に作成されている（３３） ので、現在のループ処理の終了後、ただちに次のループ
処理を開始できるだけでなく、現在のループ処理中に起
動不可能な命令がアシ、かつ、次のループ処理中に起動
可能な命令がある場合、次のループ処理を、現在のルー
プ処理の終了をまたないで開始できる。

【図面の簡単な説明】

第１図、第２図は従来技術の説明図、第３図から第９図
は本発明の詳細な説明図である。 （３４） 爾　　１　　図 第２図（α） ルー２°ｌ　　　　　　ルーフ“２

Claims (1)

1. 【特許請求の範囲】 １、ベクトルを記憶するためのメモリと、複数のベクト
   ルレジスタと、該ベクトルレジスタ内のデータに対する
   演算を行う演算手段と、ベクトル命令列を繰シ返し実行
   する命令実行制御手段と、命令列の各命令の繰シ返し回
   数を表示する手段と、それぞれ、あるベクトルの先頭要
   素の該メモリ上のアドレス（ベースアドレス）をストア
   するための、複数のベースレジスタと、複数群のアドレ
   スレジスタであって、第１群はそれぞれ、あるベクトル
   を、該ベクトルレジスタ長に等しい長さの要素からなる
   セグメントに分けたときの、その１番目のセグメントの
   先頭要素アドレス（セグメントベースアドレス）とその
   ベクトルのベースアドレスとの差であるｉ番目のセグメ
   ントアドレス偏位を記憶するためのアドレスレジスタか
   らなるものと、該メモリをアクセスする命令の実行時に
   該実行される命令に対する該表示手段によシ表示された
   繰シ返し回数ｊに対応する群番号のアドレスレジスタ群
   に属し、該命令で指定される群内番号にのアドレスレジ
   スタを選択する手段と、該複数のペースレジスタの内、
   該実行される命令で指定されるペースレジスタを選択す
   る手段と、該選択されたアドレスレジスタと該選択され
   たペースレジスタの内容を加算することによシ、ｊ番目
   のセグメントのベースアドレスを出力する手段と、該出
   力された、セグメントベースアドレスに基づき、ｊ番目
   のセグメントに属する要素に対するアドレスを順次発生
   して該メモリをアクセスする手段とを有するベクトル処
   理装置。 ２、該選択手段は、選択動作をするごとに、該アドレス
   レジスタの出力と、該命令で指定するアドレスインクリ
   メントと、該ベクトルレジスタの長さに基づき、次のＮ
   ＋１）番目のセグメントに対するベースアドレスを算出
   して、（ｊ＋１）番目の群番号を有し、該選択されたア
   ドレスレジスタと同じ群内番号ｋを有するアドレスレジ
   スタに、書込む手段を有する第１項のベクトル処理装置
   。 ３、該表示手段は、該アドレスレジスタ群の全群数ｎを
   法として繰シ返し数を表示するものであシ、該書込み手
   段はｊがＸｌに等しいときに、１番目のアドレスレジス
   タ群を（ｎ＋１）番目のアドレスレジスタ群として書込
   み動作を行うものである第２項のベクトル処理装置。 ４、該アドレスレジスタ群の全群数をｎとしたとき、該
   選択手段は、該繰シ返し回数ｊがｎをこえたとき、ｊ　
   ｎｔ（ｔ：正整数）番目のアドレスレジスタ群を該３番
   目のアドレスレジスタ群として選択するものであシ、該
   書込み手段は、該（ｊ＋１）がｎをこえたときに、（ｊ
   ＋１−ｎｔ）番目のアドレスレジスタ群を該（ｊ＋１　
   ）番目のアドレスレジスタ群として書込み動作を行うも
   のである第２項のベクトル処理装置。 ５、該命令実行制御手段は、ベクトル命令を順次解読す
   る手段と、解読した命令が実行可能か否か判別する手段
   と、起動不可能な命令の解読情報を該繰シ返し回数と対
   にして保持する命令キューレジスタとを有し、該判別手
   段は先行する命令の実行が終わるごとに、次に解読され
   た命令又は該命令キューレジスタ内の実行待ちの命令に
   ついて起動可否の判別を行うものであシ、起動しようと
   する命令が必要とするリソースが利用可能であシ、かつ
   、その命令よシ先に解読され、該命令キューレジスタ内
   にある命令に対してレジスタコンフリクトがないときに
   起動可能と判断するものである第１項から第４項のいず
   れμクト〜処理装置。