JP2804485B2

JP2804485B2 - 記憶制御方式

Info

Publication number: JP2804485B2
Application number: JP63235087A
Authority: JP
Inventors: 政男古川; 忠章磯部; 茂子矢澤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-21
Filing date: 1988-09-21
Publication date: 1998-09-24
Anticipated expiration: 2013-09-24
Also published as: JPH0283778A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、計算機システムにおける記憶制御方式に係
り、特に、複数のベクトル処理装置から発行されるアク
セス要求の競合を無くし、アクセス命令を高速に処理す
る記憶制御方式に関する。

〔従来の技術〕

独立にアクセス可能な複数の記憶単位（記憶バンク）
で構成される記憶装置に対して、複数のアクセス要求制
御装置がアクセス要求を同時に発行する記憶制御方式に
関する従来技術として、例えば、特開昭62−251956号公
報等に記載された技術が知られている。

以下、この種従来技術による記憶制御方式を第５図な
いし第10図により説明する。

第５図は要素並列パイプライン処理を行う計算機シス
テムの主要部の構成例である。ここで計算機システム
は、複数（本実施例では４とする）の演算装置50Aない
し50D、該演算装置50と記憶装置55間のデータバツフア
の役割をもつベクトルレジスタ装置51Aないし51D、アク
セス要求制御装置52Aないし52D、記憶制御装置53、記憶
装置55を備えて構成されている。記憶装置55は、各々独
立にアクセス可能な複数（本実施例では４つとする）の
記憶バンク55Aないし55Dから成り、アクセス要求に伴な
うアドレス情報をデコードした結果どの記憶バンクにア
クセスするかが決定される。記憶制御装置53は、アクセ
ス要求制御装置対応のアクセス要求スタツク回路53Aな
いし53D、読出データバツフア回路56Aないし56D、記憶
バンク対応のアクセス要求優先順位決定回路54Aないし5
4Dから成る。

第５図に示す計算機システムにおいて、記憶装置から
の読出，演算，記憶装置への書込という動作を例にとつ
て説明する。

まず記憶装置55からベクトルデータを読み出してベク
トルレジスタ51に格納する動作の場合、ベクトルの各要
素は、以下のようにアクセス要求制御装置52Aないし52D
に割当てられ、アクセス要求が生成される。

同時に生成されたアクセス要求は、対応するアクセス
要求スタツク回路53Aないし53Dに四つの要素が同時に送
られる。該各スタツク回路は、アクセス要求のアドレス
に基づき、目的の優先順位決定回路54Aないし54Dのいず
れかにその要求を送出する。該各優先順位決定回路は、
複数のアクセス要求が競合した場合、所定の優先順位に
従つて一つのアクセス要求を選択し、それぞれ対応する
記憶バンク55Aないし55Dに対してアクセス要求を送出す
る各記憶バンクに送出したアクセス要求に対応する読出
データは、固定時間（記憶装置を構成するRAMのアクセ
ス時間に相当）後に記憶制御装置53に返送され、それぞ
れアクセス要求制御装置52Aないし52Dに対応した読出デ
ータバツフア回路56Aないし56Dにセツトされる。この読
出しデータは、アクセス要求制御装置52Aなし52Dが同時
に発行した４個のアクセス要求のデータがすべて読出さ
れた時点で、発行順に各アクセス要求制御装置に返送さ
れ、ベクトルレジスタ51Aないし51Dに同時に格納され
る。ベクトルレジスタと各要素の割当てを以下に示す。

次に、ベクトルレジスタ51Aないし51Dに格納されたデ
ータを演算する場合、ベクトルの各要素は以下のように
演算装置50Aないし50Dに割当てられ、その演算結果は、
再びベクトルレジスタに格納される。

この演算動作では、４個の演算装置50Aないし50Dは、
完全に同期して演算を行い、例えば、第0,1,2,3要素の
結果は同時に求められ、同時刻でベクトルレジスタ51A
ないし51Dに格納される。

最後に、ベクトルレジスタ51Aないし51Dに格納された
データを記憶装置55に書込む場合、前述したデータ読出
と同様に各要素がアクセス要求制御装置52Aないし52Dに
割当てられ、４個の要素、例えば第0,1,2,3要素が、対
応するアクセス要求スタツク回路53Aないし53Dに送出さ
れる。以降の記憶装置55へのアクセス要求送出までの処
理は、前述した読出動作と同様である。

以上述べたように、各々４個の演算装置50Aないし50
D、ベクトルレジスタ51Aないし51D、アクセス要求制御
装置52Aないし52Dは、同期して各要素を処理する。した
がつて、同期して動作させる要素並列処理方式では、一
つの制御系論理で各々４個の演算装置50Aないし50D、ベ
クトルレジスタ51Aないし51D、アクセス要求制御装置52
Aないし52Dを制御するような論理構成をとることができ
る。

ところが、記憶制御装置53内では、アクセスする記憶
バンクの状態（先行アクセス要求による使用中など）や
他のアクセスとの競合の為に、アクセス要求制御装置52
Aないし52Dが同期して同時に送出した４個の各アクセス
要求が同時に処理されず、記憶バンクへのアクセス要求
の送出に時間的なずれが生じることがある。この為、記
憶制御装置53内の読出データバツフア56Aないし56Dにお
いては、アクセス要求制御装置52Aないし52Dから同期に
送出されたアクセス要求に対応する読出データがすべて
格納されるまで待合せ、すべての読出データが格納され
た時点で４個の読出データをアクセス要求制御装置に同
時に送出するような制御方式をとる必要がある。

以下、記憶制御装置における同期制御方式についての
従来技術について第６図を用いて説明する。

第６図は第５図に示す記憶バンク55Aないし55Dを含め
た記憶制御装置53の構成例を示す。記憶制御装置53は、
アクセス要求スタツク回路53Aないし53D、優先順位決定
回路54Aないし54D、読出データ転送制御回路62Aないし6
2D、アクセス要求識別子制御回路61、読出データバツフ
ア回路56Aないし56Dから構成される。

アクセス要求制御装置52Aないし52Dから同時に発行さ
れた４個のアクセス要求（例えば第0,1,2,3要素に対応
する要求）は、アクセス要求スタツク回路53Aないし53D
に到着する。例えばアクセス要求スタツク回路53Aに到
着したアクセス要求は、入力制御回路534が示すスタツ
クS0（530A）,S1（530B）,S2（530C）,S3（530D）のい
ずれか、例えばスタツクS0（530A）にセツトされる。入
力制御回路534は、アクセス要求を格納すべきスタツク
位置“0"〜“3"（S0〜S3に対応）を、スタツクに対して
信号354aで指示する回路であり、アクセス要求が１個ス
タツクに格納される毎に、次に格納すべきスタツク位置
を示す信号534aを“0"→“1"→“2"→“3"→“0"……の
ように送出する。

一方、スタツクS0〜S3に格納されたアクセス要求は、
出力制御回路535が示すスタツク位置、例えばスタツクS
0（530A）から選択回路533を介して優先順位決定回路54
Aないし54Dに送出される。こゝで出力制御回路535は、
アクセス要求を取出すべきスタツク位置“0"〜“3"の値
を信号535aで示し、入力制御回路534と同様に“0"→
“1"→“2"→“3"→“0"……のようにアクセス要求を一
つ出力する毎にその値を変えて選択回路533に送出す
る。但し、出力制御回路535が入力制御回路534と異なる
点は、スタツクS0〜S3に対応するアクセス要求送出制御
用フリツプフロツプ531Aないし531Dの値によつて、該ス
タツクからのアクセス要求の出力を制御することであ
る。

出力制御回路535は、該出力制御回路535が取り出そう
とするスタツク、例えばS0（530A）に対するアクセス要
求送出制御用フリツプフロツプ531Aが“1"であれば、該
スタツクS0（530A）のアクセス要求を優先順位決定回路
54Aないし54Dに送出する。一方、出力制御回路535は、
該フリツプフロツプ531Aが“0"であれば、アクセス要求
識別子制御回路61からの信号61aによつて該フリツプフ
ロツプ531Aが“1"にセツトされるまで、スタツクS0（53
0A）からのアクセス要求の送出を抑止するとゝもに、出
力制御回路535が送出する信号535aのスタツク番号も
“0"に保持するよう制御される。

尚、該フリツプフロツプ531Aが“1"であり、対応する
スタツクS0（530A）からアクセス要求を取り出し、優先
順位決定回路54Aないし54Dに送出した場合には、出力制
御回路535は、送出したという情報を信号535bを使つて
出力し、該フリツプフロツプの値を“0"にリセツトす
る。そして、出力制御回路535が次に取り出そうとする
スタツクはS1となる。

また、優先順位決定回路54Aないし54Dに送出されるア
クセス要求533aは、例えばスタツクS0（530A）に格納さ
れていたアドレス情報に加え、アクセス要求識別子生成
回路532Aないし532Dから送出される当該アクセス要求ス
タツク装置53Aの番号（０）とスタツク番号（０〜３）
を示す２桁のアクセス要求識別子（00,01,02,03）とか
らなる。例えば、スタツクS0（530A）の場合、アクセス
要求識別子は“00"である。

以上は、アクセス要求スタツク回路53Aの動作につい
て説明したが、他のスタツク回路53Bないし53Dについて
も同様であり、４個のアクセス要求制御装置から同時に
発行された４個のアクセス要求は、各スタツク回路の同
一スタツク位置に格納されて処理される。

さて、アクセス要求スタツク回路53Aから送出された
アクセス要求533aは、そのアクセスするアドレスに基づ
き記憶バンク対応の優先順位決定回路54Aないし54Dのい
ずれか一つ、例えば、54Aに到着する。優先順位決定回
路54Aに到着したアクセス要求533aは、他のアクセス要
求スタツク回路53Bないし53Dから送出されたアクセス要
求との間で優先順位が決定され、選択されると、該当記
憶バンク55Aに対してアクセス要求54Aaが送出される。
優先順位決定回路54Aは、このアクセス要求54Aaの送出
に伴い、アクセス要求識別子54Abを、アクセス要求識別
子制御回路61に送出する。

第７図に該アクセス要求識別子制御回路61の詳細を示
す。アクセス要求識別子54Abは解読回路70Aに入力さ
れ、アクセス要求スタツク回路53Aないし53Dの番号をデ
コードするデコーダ71、該回路内のスタツク番号をデコ
ードするデコーダ72Aないしい72Dの組合せにより、アク
セス要求スタツク回路とスタツク番号を特定する。この
解読回路70Aで得られた信号により、ORゲート730ないし
73Fを通して、前記解読回路で特定された信号に対応す
るアクセス要求スタツク回路別のアクセス要求識別子有
効表示用フリツプフロツプ740ないし74Fのなかのいずれ
か一つを“1"にセツトする。同様にして、他の優先順位
決定回路54Bないし54Dから送られてきたアクセス要求識
別子54Bbないし54Dbも解読回路70Bないし70Dでデコード
され、特定のアクセス要求識別子有効表示フリツプフロ
ツプを“1"にセツトする。

各アクセス要求スタツク回路53Aないし53Dの同一スタ
ツク番号に対応する該フリツプフロツプ、例えば740,74
4,748,74Cがすべて“1"になつたということは、各アク
セス要求スタツク回路53Aないし53Dに同時に到着してス
タツク位置S0にセツトされた４個のアクセス要求が、す
べて記憶装置55に送出されたことを意味しており、これ
をANDゲート75Aで検出し、信号61aを使つて各アクセス
要求スタツク回路53Aないし53D内のスタツクS0に対応す
るアクセス要求送出制御用フリツプフロツプ531Aを“1"
にセツトする。これにより、アクセス要求スタツク回路
53Aないし53DのスタツクS0に格納された後続のアクセス
要求は、優先順位決定回路54Aないし54Dに対して送出可
能な状態になる。また、信号61aをアクセス要求スタツ
ク回路53Aないし53Dに送出した時点で、該信号に対応す
るアクセス要求識別子有効表示用フリツプフロツプ740,
744,748,74Cは、信号61aにより“0"にリセツトされる。

一方、記憶バンク55Aないし55Dに送出されたアクセス
要求54aないし54Daに対応する。読出しデータ55Aaない
し55Daは、アクセス要求識別子バツフア62Aないし62Dで
記憶バンクアクセスとの時間合せをしたアクセス要求識
別子62Aaないし62Daとゝもに、読出しデータバツフア回
路56Aないし56Dへ送られる。読出データバツフア回路56
Aないし56D内では、アクセス要求識別子が示すアクセス
要求スタツク回路番号に基づき、選択回路560によりア
クセス要求スタツク回路53Aないし53Dに各々対応する読
出データバツフア回路56Aないし56Dの、スタツクS0ない
しS3に対応するデータバツフアB0（561A）ないしB3（56
1D）のいずれかに読出しデータを格納する。例えば、該
識別子62Aaが“00"であれば、読出データバツフア回路5
6A内のデータバツフアB0（561A）に読出データ55Aaを格
納する。

一方、データバツフアへの格納とは独立に、読出デー
タ送出制御回路63により、読出データバツフア回路56A
ないし56Dに格納された４個の読出データを同時にアク
セス要求制御装置52Aないし52Dへ送出する処理を行う。

第８図に読出データ送出制御回路63の詳細を示す。

読出データ送出制御回路63には、アクセス要求識別子
制御回路61から、４個のアクセス要求スタツク回路53A
ないし53D内の同一スタツク位置に格納されていたアク
セス要求がすべて記憶バンクに送出されたことを示す信
号61aないし61dが送られる。この信号61aないし61dは、
言い換えれば固定時間（記憶バンクのアクセス時間に相
当）後に４個の読出データバツフア回路56Aないし56Dの
各々B0（561A）ないしB3（561D）の中の一つのバツフア
に読出データがすべて格納されていることを意味する。
したがつて、該信号を記憶バンクアクセスとの待合せ用
バツフア84Aないし84Dを通過させて、これによりフリツ
プフロツプ80Aないし80Dをセツトすることにより、対応
する読出データバツフア位置B0（561A）ないしB3（561
D）の読出データの有効性を表示することができる。

こゝで、読出データ送出制御回路63は、有効性が表示
された読出データバツフア位置のデータをS0（561A）か
らB1（561B）,B2（561C）,B3（561D）と順次送出する為
の制御信号63aを読出データバツフア回路56Aないし56D
に送出する。但し、読出データ取出ポインタ84がデコー
ダ85でデコードし、該ポインタ84が指しているバツフア
位置に対応する読出データ有効表示用フリツプフロツプ
が“0"を示している場合、つまり、アクセス要求スタツ
ク回路53Aないし53D内の、該ポインタ84が指している位
置のスタツクに格納されていた４個のアクセス要求の少
なくとも一つに対応する読出しデータが、まだ読出デー
タバツフアに到着していない場合は、読出制御信号63a
の送出はアンドゲート81Aないし81Dで抑止され、該フリ
ツプフロツプ80Aないし80Dが“1"にセツトされるまで該
ポインタ84の値もそのまゝ保持される。その後、該ポイ
ンタ84が示すバツフア位置の読出データ有効表示用フリ
ツプフロツプが“1"になると、ANDゲート81Aないし81D
とORゲート82でこれを検出し、フリツプフロツプ83Aを
介して読出制御信号63aを送出する。これと同時に信号8
2aにより、該ポインタ84が指す該当読出データ有効表示
用フリツプフロツプを“0"にリセツトし、更に該ポイン
タ84の値を＋１回路86で“＋1"加算した値に更新する。

一方、読出制御信号63aは同時に４個の読出データバ
ツフア回路56Aないし56Dで受取られ、出力制御回路563
に入力される。出力制御回路563は、信号563aによつて
選択回路562を制御し、前記読出制御信号63aが指定した
バツフア番号の読出しデータを取り出す。

以上の動作により、４個の読出データバツフア回路56
Aないし56Dから４個の読出データが同期して並列にアク
セス要求制御装置52Aないし52Dに送出されることにな
る。

〔発明が解決しようとする課題〕前述した従来技術による複数のベクトル処理装置を有
する計算機システムは、複数のジヨブを複数のベクトル
処理装置に割り当てて処理する場合も、１つのジヨブを
複数のベクトル処理装置に分割して処理する場合も、複
数のベクトル処理装置を全て使用して処理することがで
きれば、その処理時間を短かくすることが可能である。
しかし、同時に発行されたアクセス要求の同期をとりつ
つ処理を行う、いわゆる要素並列パイプライン処理方式
により処理されるメモリアクセスパイプラインを備える
前記従来技術は、多重プロセツサのように複数のベクト
ル処理装置と記憶装置との間にメモリアクセスパイプラ
インが有る場合、各々のメモリアクセスパイプラインの
アクセス要求の競合のため性能が低下することがあると
いう問題点を有する。この点について、第９図，第10図
により具体的に説明する。

第９図の例は、ベクトル処理装置を二台備え、ベクト
ル処理装置Ａからのメモリアクセスパイプラインを転送
パイプラインＡ、ベクトル処理装置Ｂからのメモリアク
セスパイプラインを転送パイプラインＢとし、各々の転
送パイプラインは、４個のアクセス要求制御装置を有
し、４個のアクセス要求の同期をとりつつ処理を行うシ
ステムである。いま、第10図に示すように、転送パイプ
ラインＡは、バンク番号「00」から連続領域をアクセス
し、転送パイプラインＢは、１マシンサイクル遅れてバ
ンク番号「06」から連続領域をアクセスするものとす
る。まず転送パイプラインＡのアクセス要求制御装置S0
0,S01,S02,S03には、時刻T0では、「00」，「01」，「0
2」，「03」のバンク番号が割り当てられる。このと
き、転送パイプラインＢの起動が１マシンサイクル遅れ
るため、転送パイプラインＡからのアクセス要求は、競
合するアクセス要求が無くS00,S01,S02,S03から発行し
たアクセス要求は、記憶装置に送出される。時刻T2で
は、転送パイプラインＡのアクセス要求制御装置S00,S0
1,S02,S03にはそれぞれバンク番号「04」，「05」，「0
6」，「07」が割り当てられ、転送パイプラインＢのア
クセスが要求制御装置S10,S11,S12,S13にはそれぞれバ
ンク番号「06」「07」，「08」，「09」が割り当てられ
る。S00,S01から発行されるアクセス要求は、この場合
も競合が無いので記憶装置に送出される。S02,S03から
発行されるアクセス要求は、S10,S11から発行されるア
クセス要求と同一バンク番号をアクセスする（競合発
生）ため、決められた優先順位に従つて記憶装置に送出
するアクセス要求を選択する。この場合その優先順位
が、「S00＞S01＞S02＞S03＞S10＞S11＞S12＞S13」であ
るとすると、S02,S03から発行されるアクセス要求が選
択される。又S12,S13から発行されるアクセス要求は競
合が発生していないため、記憶装置に送出される。結局
時刻T4で記憶装置に送出されるアクセス要求は、S00,S0
1,S02,S03,S12,S13のアクセス要求制御装置が発行した
アクセス要求である。次に時刻T4で各々アクセス要求制
御装置S00,S01,S02,S03に割り当てられるバンク番号は
「08」，「09」、「0A」，「0B」で、S10,S11,S12,S13
に割り当てられるバンク番号はそれぞれ「0A」，「0
B」，「0C」，「0D」である。S00,S01から発行されたア
クセス要求は、前マシンサイクル（時刻T2）でS12,S13
から発行されたアクセス要求と同一バンク番号であるた
め、バンクビシイー（記憶装置を構成するRAMのサイク
ルタイム分アクセス要求の送出を抑止する。）時間分待
たなければならない。S10,S12から発行されるアクセス
要求は、前マシンサイクル時と同様、S02,S03から発行
されるアクセス要求と競合をおこし、前記優先順位に従
いS02,S03から発行されるアクセス要求が選ばれる。こ
の結果時刻T6で記憶装置に発行されるアクセス要求は、
S02,S02,S12,S13から発行されるアクセス要求である。
同様に時刻T8,T10,T12……で記憶装置に送出されるアク
セス要求は、時刻T6で送出されるアクセス要求と同じで
ある。即ち、第10図に示されるごとく、記憶装置に送出
されるアクセス要求は、アクセス要求制御装置S02,S03,
S12,S13から発行されるアクセス要求で、アクセス要求
制御装置S00,S01,S10,S11から発行されるアクセス要求
は、バンクビジイー時間分だけ待たされることになる。
このように、要素並列パイプライン処理方式により処理
される転送パイプラインでは、同時に発行されるアクセ
ス要求間の同期をとつて処理するため同時に発行される
アクセス要求のあるアクセス要求だけ待たされることに
なり、著るしい性能低下をまねくことになる。その性能
低下を防ぐには、先行する転送パイプラインを優先的に
処理し、後続の転送パイプラインは、バイクビジイー時
間分だけ、処理を中断させ（待たせ）て、処理を開始す
る時間を遅らせる方がバンクの競合を無くし、結果的に
は処理時間が短縮できる。従つて要素並列パイプライン
処理方式で処理する転送パイプラインは、バンクビジイ
時間分だけ処理開始時刻をずらす方が望ましい。ところ
が前述した従来技術による記憶制御方式は、１本の転送
パイプラインで処理することを前提としており、転送パ
イプラインを複数有する記憶制御方式については考慮さ
れておらず、複数の転送パイプラインを要素並列パイプ
ライン処理方式により処理する場合、メモリアクセスの
過半数以上を示めるアドレス連続ケースにおいて前述し
たように著るしい性能低下をまねくという問題がある。

本発明の目的は、前述した従来技術の問題点を解決
し、同時に発行される複数のアクセス要求間の同期をと
つて処理されるいわゆる要素並列パイプライン処理され
る転送パイプラインを複数有する記憶制御方式において
も、性能低下を最小限（バイクビジイー時間分の待時
間）にとどめ、かつ複数のアクセス要求間の同期をとり
つつ高速に処理する記憶制御方式を提供することにあ
る。

〔課題を解決するための手段〕

本発明によれば、前記目的は、各々のベクトル処理装
置のアクセス要求制御装置が、命令解読情報とアドレス
情報とをもとに記憶装置上の連続領域をアクセスするか
否かを検出し、その検出結果をアクセス要求に付加し
て、優先順位決定装置に送出し、優先順位決定装置にお
いては、記憶装置上の連続領域をアクセスするなら、先
行するベクトル処理装置からのアクセス命令を処理する
転送パイプラインのバンク番号を毎マシンサイクル覚え
ると共に次にアクセスされるバンク番号を計算してお
き、後続の他ベクトル処理装置からのアクセス命令を処
理する転送パイプラインのバンク番号が先行した転送パ
イプラインと競合を起こす可能性が有れば、後続の他ベ
クトル処理装置からのアクセス命令を処理する転送パイ
プラインのアクセス要求を待たせ、先行している転送パ
イプラインの処理を優先的に処理することにより達成さ
れる。

〔作用〕

ベクトルデータの如き一連のデータに対するアクセス
動作を、複数のアクセス要求制御装置に要素を分割して
割り当てて処理する転送パイプラインを複数有する計算
機システムで処理する際、各アクセス要求制御装置は、
記憶装置上の連続領域をアクセスすることを検出し、そ
の検出結果をアクセス要求に付加してアクセス要求を発
行する。優先順位決定装置は、複数のアクセス要求制御
装置から同時に発行されるアクセス要求とその付加情報
をもとに、先行するアクセス命令を処理する転送パイプ
ラインのメモリアクセスと後続する他ベクトル処理装置
からのアクセス命令を処理する転送パイプラインのメモ
リアクセスとが競合を起こしそうな時には、後続する他
ベクトル処理装置からのアクセス命令を処理する転送パ
イプラインのアクセス要求を待たせ、先行するアクセス
命令の転送パイプラインのアクセス要求を優先的に処理
することにより、競合を無くして複数の転送パイプライ
ンを処理する。これにより、複数のアクセス要求制御装
置から同時に発行されるアクセス要求間の同期ずれを少
なくし並列にかつ高速に記憶装置へアクセス要求を発行
することができる。また、記憶制御装置に対して先行し
てアクセス要求を先行した転送パイプラインの処理を優
先して先に処理するため、プログラム実行上も望ましい
処理形態とできる。

〔実施例〕

以下、本発明による記憶制御方式の一実施例を図面に
より詳細に説明する。

第１図（ａ）は優先順位決定装置の構成を示すブロツ
ク図、第１図（ｂ）はアクセス要求制御装置が生成する
アドレスを説明する図、第１図（ｃ）は最終優先順位決
定回路の構成を示すブロツク図、第２図は本発明を適用
した計算機システムの構成を示すブロツク図、第３図は
スカラ処理装置、ベクトル処理装置、アクセス要求制御
装置の相互関係を説明する図、第４図はアクセス要求制
御装置の構成を示すブロツク図である。

第１図〜第４図において、1A2,1B2は優先順位決定回
路、2A,2Bはベクトル処理装置、2A1,2B1はベクトル演算
器、2A2,2B2はベクトルレジスタ、2A3はアクセス要求制
御装置、13は最終優先順位決定回路、24はアクセス要求
スタツク装置、25は優先順位決定装置、26は記憶装置、
27はデータバツフア、3A,3Bはスカラ処理装置である。

第２図は、要素並列パイプライン処理方式によりベク
トル命令を処理するベクトル処理装置を２台有する計算
機システムの主要部の構成例である。

第２図に示す計算機システムは、複数のベクトル演算
器2A10ないし2A13（総称する場合2A1）、2B10ないし2B1
3（総称する場合2B1）及びベクトルレジスタ2A20ないし
2A23（総称する場合2A2）、2B20ないし2B23（総称する
場合2B2）から成るベクトル処理装置2A,2Bと、各々のベ
クトル処理装置からの指示によりアクセス要求を生成、
発行及びアドレス計算を行うアクセス要求制御装置2A30
ないし2A33（総称する場合2A3）、2B30ないし2B33（総
称する場合2B3）と、アクセス要求制御装置からのアク
セス要求とそのアクセス要求に付加されているアドレス
情報差をスタツクし、アドレス情報をデコードし対応す
る記憶バンクにアクセス要求を送出するアクセス要求ス
タツク装置2A40ないし2A43、2B40ないし2B43（総称する
場合24）と、各々独立にアクセス可能な記憶バンクの集
まりから成る記憶バンク群260〜263と、その記憶バンク
群対応に前記アクセス要求スタツク装置から送出された
アクセス要求の優先順位を決定し該当記憶バンクに選択
したアクセス要求を送出する優先順位決定装置250ない
し253（総称する場合25）と、前記記憶バンク群対応に
アクセス要求を受け付け、処理を行い、読み出し時には
記憶バンク群対応に読み出しデータを返送する記憶装置
26と、記憶装置の各記憶バンク群260ないし263から読み
出されたデータを各々アクセス要求発行元のアクセス要
求制御装置に対応するようデータの並び換えを行うデー
タバツフア装置2A70ないし2A73、2B70ないし2B73（総称
する場合27）とにより構成される。

第２図に示す計算機システムにおいて、要素並列パイ
プライン処理方式により処理した場合の動作概要につい
て、記憶装置からの読み出し演算、書き込みという動作
を例にとつて説明する。

まず、記憶装置26からベクトルデータを読み出し、ベ
クトルレジスタ2A2又は2B2に格納する動作の場合、ベク
トルの各要素を以下のようにアクセス要求制御装置2A30
ないし2A33または2B30ないし2B33に割り当てアクセス要
求を生成させる。

アクセス要求制御装置2A30ないし2A33または2B30ないし
2B33は、同時に発行されるアクセス要求のアドレスを計
算し、対応するアクセス要求スタツク装置2A40ないし2A
43または2B40ないし2B43にアクセス要求と共に送出す
る。該各々のアクセス要求スタツク装置2A40ないし2A43
または2B40ないし2B43は、アクセス要求に付加されたア
ドレスに基づき、目的の優先順位決定装置250ないし253
のいずれかに送出する。該各々の優先順位決定装置250
ないし253は、複数のアクセス要求が競合した場合、所
定の優先順位に従つて一つのアクセス要求を選択し、そ
れぞれ対応する記憶バンク群260ないし263に対してアク
セス要求を送出する。各々の記憶バンク群に送出したア
クセス要求に対応する読み出しデータは、固定時間（記
憶装置を構成するRAMのアクセス時間に相当）後にデー
タバツフア装置27に送出され、それぞれアクセス要求制
御装置2A30ないし2A33または2B30ないし2B33に対応した
読み出しデータバツフア2A70ないし2A73または2B70ない
し2B73にセツトされる。この読み出しデータは、アクセ
ス要求制御装置2A30ないし2A33または2B30ないし2B33が
同時に発行した４個のアクセス要求のデータが全て読み
出された時点で、発行順に各々ベクトルレジスタ2A20な
いし2A23または2B20ないし2B33に格納される。ベクトル
レジスタ2Aまたは2B2と各要素の割り当てを次に示す。

次に、ベクトルレジスタ2A20ないし2A23または2B20な
いし2B23に格納されたデータを演算する場合、ベクトル
の各要素を次のようにベクトル演算器2A10ないし2A13ま
たは2B10ないし2B13に割り当て、演算結果を再びベクト
ルレジスタに格納する。

この演算動作では、４個のベクトル演算器2A10ないし
2A13または2B10ないし2B13は、完全に同期して演算を実
行し、同時刻に演算結果がベクトルレジスタ2A20ないし
2A23または2B20ないし2B23に格納される。

最後に、ベクトルレジスタ2A20ないし2A23または2B20
ないし2B23に格納されたデータを記憶装置26に書き込む
場合、前述した読み出し動作と同様に要素を分割してア
クセス要求制御装置2A30ないし2A33または2B30ないし2B
33に割り当て、対応するアクセス要求スタツク装置2A40
ないし2A43または2B40ないし2B43にアドレス情報等と共
にアクセス要求が送出される。以降の記憶装置26へのア
クセス要求送出までの処理は、読み出し動作と同様であ
る。以上述べたように、各々４個のベクトル演算器2A10
ないし2A13または2B10ないし2B13、ベクトルレジスタ2A
20ないし2A23または2B20ないし2B23、アクセス要求制御
装置2A30ないし2A33または2B30ないし2B33は、同期して
処理を実行する。従つて、同期して動作させる要素並列
パイプライン処理方式は、一つの制御系論理で各々４個
のベクトル演算器2A10ないし2A13または2B10ないし2B1
3、ベクトルレジスタ2A20ないし2A23または2B20ないし2
B23、アクセス要求制御装置2A30ないし2A33または2B30
ないし2B33を制御するような論理構成をとることができ
る。

ところが優先順位決定装置25では、各々アクセス要求
スタツク装置2A40ないし2A43または2B40ないし2B43から
発行されたアクセス要求のアドレスによつては各々のア
クセス要求間で競合を起こすため、アクセス要求制御装
置2A30ないし2A33または2B30ないし2B33から同時に発行
される４個のアクセス要求を同期して記憶装置26に送出
することができない場合が生じる。更に、ベクトル処理
装置2A,2Bからのアクセス要求が同時に発行されるとき
に、各々のベクトル処理装置2A,2Bから発行されるアク
セス要求がぶつかり、各々４個のアクセス要求のある特
定のアクセス要求だけが待たされ、同時に発行されたア
クセス要求間の同期をとつて処理する要素並列パイプラ
イン処理を行うと著るしい性能低下を招くことがある。
このため、各々のベクトル処理装置2A,2Bからのアクセ
ス要求の処理を部分的にシリアライゼーシヨンし、競合
を発生させない優先順位決定装置を有する記憶制御方式
が必要である。

以下、記憶制御装置における両ベクトル処理装置から
のアクセス要求を部分的にシリアライゼーシヨンする優
先順位決定装置について説明する。

第３図はスカラ処理装置、ベクトル処理装置、アクセ
ス要求制御装置の相互関係を説明する図であり、まず、
これについて説明する。

通常、ベクトル処理装置は、ベクトルのアクセス命令
を実行する前にアドレスレジスタ部3A4または3B4に記憶
装置のアドレスを指示するデータをスカラ命令により格
納しておき、アドレスレジスタ部3A4または3B4にアドレ
スが格納されたのちベクトル命令を起動する。本発明の
実施例ではベクトル処理装置2A,2B両方ともベクトルロ
ード（読み出し）命令を実行することにする。スカラ処
理装置3Aまたは3Bは、ベクトル処理装置起動命令をスカ
ラ命令制御部3A0または3B0で解読すると各々のベクトル
処理装置起動命令が指示する記憶領域よりベクトル命令
を読み出しバツフアメモリ3A2または3B2に格納し、バツ
フアメモリ3A2または3B2のべクトル命令を順次読み出し
ベクトル命令スタツク3A1または3B1にスタツクする。ベ
クトル処理装置2Aまたは2Bのベクトル命令解読部3A3ま
たは3B3は、スタツクされているベクトル命令を順次受
け取り、ベクトル命令を解読する。この例ではベクトル
ロード命令がベクトル命令解読部3A3または3B3で受け取
られる。ベクトル命令解読部3A3または3B3は、ベクトル
命令を解読し指定されているアドレスレジスタ部3A4ま
たは3B4の内容を読み出す。ここで読み出されるアドレ
スレジスタは、ベクトルアドレスレジスタ、ベクトルア
ドレスベースレジスタ、ベクトルアドレス増分レジスタ
である。ベクトル命令解読部3A3または3B3は、読み出し
たアドレスレジスタの内容と、解読した命令が単純ロー
ド命令（リストベクトルのロードではない。）という情
報と、記憶装置に対するアクセス幅が4Byteであるか8By
teであるかを検出し、それらの情報とアクセス要求発行
指示をアクセス要求制御装置2A30ないし2A33または2B30
ないし2B33に送出する。

第４図はアクセス要求制御装置の構成図であり、以
下、これについて説明する。

各々のアクセス要求制御装置2A30ないし2A33または2B
30ないし2B33は、アドレス命令解読部3A3または3B3から
送出される「単純ロード命令である」という情報がフリ
ツプフロツプ40にセツトされ（単純ロード命令であると
“1"がセツトされる）、処理する命令が8Byte幅のアク
セスならばフリツプフロツプ41が“1"にセツトされ、8B
yte幅以外のアクセスならばフリツプフロツプ41には
“0"がセツトされる。また、処理する命令が4Byte幅の
アクセスならばフリツプフロツプ42に“1"が4Byte幅以
外のアクセスならば“0"がセツトされ、レジスタ（フリ
ツプフロツプの集り）43にはベクトル増分レジスタの値
が、レジスタ44にはベクトルアドレスレジスタの値が、
レジスタ45には、ベクトルアドレスベースレジスタの値
がセツトされる。この中でフリツプフロツプ40,41,42
は、次のベクトルアクセス命令の動作を行う時までは更
新されない。アクセス要求制御装置2A30ないし2A33また
は2B30ないし2B33は、レジスタ43,44,45にセツトされて
いるベクトルアドレス増分レジスタ、ベクトルアドレス
レジスタ、ベクトルアドレスベースレジスタの値をアド
レス計算器49に入力しアクセスする記憶装置上のアドレ
スを求める。単純ロード命令のアドレス計算方法は、次
のとおりである。

更にアクセス要求制御装置2A30ないし2A33または2B30
ないし2B33は、フリツプフロツプ40の出力とフリツプフ
ロツプ41の出力とレジスタ43の出力とのANDをとるANDゲ
ート46を有し、該ANDゲート46は、「単純ロード命令で
ある」かつ「8Byte幅のアクセス命令である」かつ「ベ
クトルアドレス増分レジスタの値が±8Byteである」時
に“1"を出力する（すなわち記憶装置の連続領域をアク
セスする）。また、アクセス要求制御装置は、フリツプ
フロツプ40の出力とフリツプフロツプ42の出力とレジス
タ43の出力のANDをとるANDゲート47を有し、該ANDゲー
ト47は、「単純ロード命令である」かつ「4Byte幅のア
クセス命令である」かつ「ベクトルアドレス増分レジス
タの値が±4Byteである」時に“1"を出力する（この時
も記憶装置の連続領域をアクセスする）。この２つのAN
Dゲート46,47の出力は、ORゲート48に入力され、ANDゲ
ート46,47の出力のうちどちらかが“1"ならばORゲート4
8の出力が“1"となり、記憶装置の連続領域をアクセス
する（以下アドレス連続と呼ぶ）ことを意味する。

束ねられた４個のアクセス要求制御装置2A30ないし2A
33または2B30ないし2B33は、前述したアドレス計算結果
とアドレス連続情報とを同時に求めアクセス要求に付加
してアクセス要求スタツク装置2A40ないし2A43または2B
40ないし2B43に対して送出する。アクセス要求スタツク
装置2A40ないし2A43または2B40ないし2B43は、アクセス
要求、アドレス，アドレス連続情報をスタツクするスタ
ツク回路を備えており（本例では４個とする）、アクセ
ス要求制御装置から発行される順にスタツク番号0,1,2,
3,0……というようにスタツクする。また、スタツク番
号０の内容が優先順位決定装置に送出されるまでは、ス
タツク番号０の内容が更新されないように制御されてい
る。アクセス要求スタツク装置2A40ないし2A43または2B
40ないし2B43は、スタツクされたアドレスの内容を読み
出しデコードを行いどの記憶バンク群対応の優先順位決
定装置にアクセス要求を送出するかを決定し、その決定
された記憶バンク群対応の優先順位決定装置に対してア
ドレスとアドレス連続情報を付加してアクセス要求を送
出する。

次に、優先順位決定装置を第１図により説明する。記
憶バンク群対応の優先順位決定装置250ないし253は第１
図（ａ）に示すように、アクセス要求スタツク装置2A40
ないし2A43からのアクセス要求，アドレス，アドレス連
続情報をセツトするレジスタ1A10ないし1A13と、アクセ
ス要求スタツク装置2B40ないし2B43からのアクセス要
求，アドレス，アドレス連続情報をセツトするレジスタ
1B10ないし1B13と、アクセス要求制御装置2A40ないし2A
43からのアクセス要求の優先順位を決定する優先順位決
定回路1A2と、アクセス要求制御装置2B40ないし2B43か
らのアクセス要求の優先順位を決定する優先順位決定回
路1B2とを備えている。優先順位決定装置250ないし253
は、記憶装置との間に２組のインターフエースPort A,P
ort Bを備え、Port Aは、アクセス要求制御装置2A40な
いし2A43からのアクセス要求が、Port Bは、アクセス要
求制御装置2B40ないし2B43からのアクセス要求を処理す
る。優先順位決定装置は、もし、Port A,Port Bでアク
セスされるバンク番号が同じならば、Port Aを優先して
処理する最終優先順位決定回路13と、Port A側で選択さ
れたアクセス要求，アドレス，アドレス連続情報をセツ
トする各レジスタ1A4,1A5,1A6と、Port B側で選択され
たアクセス要求，アドレス，アドレス連続情報をセツト
する各レジスタ1B4,1B5,1B6と、Port Aで選択されたア
ドレスの加算あるいは減算を行う演算器1A7と、Port B
で選択されたアドレスの加算あるいは減算を行う演算器
1B7とをさらに備えている。演算器1A7,1B7は、アドレス
連続であるならば１マシンサイクル後に、あるいは２マ
シンサイクル後に、あるいは３マシンサイクル後に、…
…に入力される（記憶装置のサイクルタイム中に入力さ
れる）アドレスを予測するために設けられている。例え
ば本実施例では、アクセス要求制御装置は、それぞれ４
個有り第１図（ｂ）に示すようにアクセス要求制御装置
2A40は（4n）_HEX、アクセス要求制御装置2A41は（4n＋
１）_HEX、アクセス要求制御装置2A42は（4n＋２）_HEX、
アクセス要求制御装置2A43は（4n＋３）_HEXというアド
レスを生成し、アドレス（4n）_HEXのアクセス要求は記
憶バンク群対応の優先順位決定装置250に、アドレス（4
n＋１）_HEXのアクセス要求は優先順位決定装置251に、
アドレス（4n＋２）_HEXのアクセス要求は優先順位決定
装置252に、アドレス（4n＋３）_HEXのアクセス要求は優
先順位決定装置253に入力される。各々の優先順位決定
装置250ないし253で各々のアクセス要求が選択され次に
来そうなアクセス要求のアドレスは「選択されたアドレ
ス±4m」と予測できる（４は優先順位決定装置の数、ｍ
は記憶装置を構成するRAMのサイクルタイムに相当する
マシンサイクル数）。ｍ＝３とすると本実施例の演算器
1A7,1B7は、「選択されたアドレス±４」、「選択され
たアドレス±８」、「選択されたアドレス±12」の計算
を同時に行い３マシンサイクル以内に来そうなアドレス
を予測する。更に、その結果（予測したアドレス）は、
最終優先順位決定回路13に入力される。

最終優先順位決定回路13は、第１図（ｃ）に示すよう
に構成され、前記アドレス予測演算器1A7の出力結果とP
ort B側の優先順位決定回路1B2で選択されたアクセス要
求のアドレスとを比較回路1A8で比較し、もし予測した
アドレスと一致したならば出力信号を“1"にしてANDゲ
ート1A9に送る。ANDゲート1A9は、該信号とPort A側で
選択されたアクセス要求がアドレス連続であることを示
すフリツプフロツプ1A6の出力とのANDをとり、ANDゲー
ト1A9の出力を“1"にしこの時Port B側で選択されたア
クセス要求を記憶装置に送出しないように抑止する（但
し、アクセス要求は無くなる訳ではなく、記憶装置に送
出するまで、すなわち抑止信号が落ちるまで待つだけで
ある。）。各々の記憶バンク群対応の優先順位決定装置
250ないし253は、前述と同様の動作を行い、抑止論理に
より先行したアクセス要求が４個並んで記憶装置に送出
されることになる。また、Port B側にも同様の手段、す
なわち、アドレス予測演算器1B7、アドレス比較回路1B
8、抑止検出ANDゲート1B9が備えられ、先にPort B側の
アクセス要求が選択された場合、抑止信号によりPort A
側のアクセス要求を待たせることになる。また、Port A
側,Port B側両方共選択され両方抑止信号が“1"になる
時にはどちらかの抑止信号を落とすような回路も設けら
れている。結局、後続のメモリアクセスも、記憶装置を
構成するRAMのサイクルタイム分だたけ待たされるが、
連続してアクセス要求が送出できることになる。アクセ
ス要求を記憶装置に送出した後のロード命令（データ読
み出し）は前述した通りである。

第11図（ａ），（ｂ）は、従来技術と本発明の実施例
の場合の処理時間を説明する図である。

第11図（ａ）は、従来技術の場合であり、転送パイプ
ラインＡ及びＢの間で、そのアクセス要求間に競合がお
き、それぞれのパイプラインで全アクセス要求を並列に
処理することができない場合が生じ、それぞれのパイプ
ランインの処理時間が大きくなつていることを示してい
る。また、第11図（ｂ）は、本発明の実施例の場合であ
り、この例では、転送パイプラインA,Bでそのアクセス
要求に競合が生じた場合、転送パイプラインＢ側をバン
クビイジイー時間分待たせることにより、転送パイプラ
インＢに対する処理の開始を遅らせるが、その後の処理
で、両パイプラインA,Bのアクセス要求間での競合をな
くすことができ、全体の処理時間を短縮できることを示
している。

前述した本発明の実施例によれば、アクセス要求制御
装置2A40ないし2A43、2B40ないし2B43から同時に発行さ
れたアクセス要求間の同期をとりつつ処理する要素並列
パイプライン処理方式のメモリアクセスパイプラインを
複数有する記憶制御装置においても、問題点で記した性
能低下を防止し、アクセス命令を高速に処理することが
できる。

〔発明の効果〕

以上説明したように、本発明によれば、複数のアクセ
ス要求制御装置に対して一つのアクセス命令の要素を分
割して割り当てて処理する要素並列パイプライン処理方
式において、複数のメモリアクセスパイプラインで同時
に複数のアクセス命令を処理する際、複数のパイプライ
ン間の処理を部分的にシリアライゼーシヨンし、競合に
よる乱れを無くすことにより、各々のメモリアクセスパ
イプラインの処理を高速に実行できる。

更に要素並列パイプライン処理において、著るしい性
能低下を防ぐことができるため、多重プロセツサでの要
素並列パイプライン処理方式の実現容易性の向上に大き
な効果がある。

【図面の簡単な説明】

第１図（ａ）は優先順位決定装置の構成を示すブロツク
図、第１図（ｂ）はアクセス要求制御装置が生成するア
ドレスを説明する図、第１図（ｃ）は最終優先順位決定
回路の構成を示すブロツク図、第２図は本発明を適用し
た計算機システムの構成を示すブロツク図、第３図はス
カラ処理装置、ベクトル処理装置、アクセス要求制御装
置の相互関係を説明する図、第４図はアクセス要求制御
装置の構成を示すブロック図である。また、第５図〜第
10図は従来技術を説明する図であり、第５図は従来技術
による計算機システムの一例を示すブロツク図、第６図
は記憶制御装置の構成を示すブロツク図、第７図はアク
セス要求識別制御回路の構成を示すブロツク図、第８図
は読出データ送出制御回路の構成を示すブロツク図、第
９図は２台のベクトル処理装置を備えた計算機システム
の一例を示すブロツク図、第10図はアクセス要求の処理
の流れを説明する図、第11図（ａ）、（ｂ）は従来技術
と本発明の実施例における処理時間を説明する図であ
る。 1A2,1B2……優先順位決定回路、2A,2B……ベクトル処理
装置、2A1,2B1……ベクトル演算器、2A2,2B2……ベクト
ルレジスタ、2A3,2B3……アクセス要求制御装置、13…
…最終優先順位決定回路、24……アクセス要求スタツク
装置、25……優先順位決定装置、26……記憶装置、27…
…データバツフア、3A,3B……スカラ処理装置。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/16 G06F 12/06 G06F 15/16

Claims

(57)【特許請求の範囲】

【請求項１】独立にアクセス可能な複数の記憶単位によ
り構成される記憶装置と、前記記憶装置を共用する複数
のベクトル処理装置と、各々のベクトル処理装置から発
行されるアクセス要求の優先順位を決定し、選択したア
クセス要求を前記記憶装置に送出する記憶制御装置とを
備える計算機システムにおいて、前記記憶制御装置は、
各々のベクトル処理装置から将来発行されるアクセス要
求を予測し、この予測されるアクセス要求が、他のベク
トル処理装置から発行されるアクセス要求と競合する可
能性を検出し、競合の可能性を検出した場合には、後続
のベクトル処理装置からのアクセス要求を待たせること
により、先行するベクトル処理装置からのアクセス要求
を優先的に処理することを特徴とする記憶制御方式。
【請求項２】前記将来発行されるアクセス要求の予測
は、処理すべきアクセス命令が前記記憶装置上の連続領
域のベクトルに対してアクセスする命令であることを検
出した場合に行われることを特徴とする特許請求の範囲
第１項記載の記憶制御方式。
【請求項３】前記アクセス要求の競合の可能性の検出
は、前記アクセス要求の予測により求められたアドレス
と他ベクトル処理装置からのアクセス要求アドレスとの
比較結果に基づいて行われることを特徴とする特許請求
の範囲第２項記載の記憶制御方式。