JPS63175970A

JPS63175970A - 記憶制御方式

Info

Publication number: JPS63175970A
Application number: JP750287A
Authority: JP
Inventors: Koichi Hiroki; 広木　光一; Tadaaki Isobe; 磯部　忠章
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1987-01-16
Filing date: 1987-01-16
Publication date: 1988-07-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、記憶制御方式に関し、特にベクトル処理装置
における複数のアクセス要求装置から１つの記憶バンク
にアクセスした要求の競合を軽減させることができる計
算機システムの記憶制御方式に関するものである。

〔従来の技術〕

一般に、ベクトル形のデータの各要素に同一の操作を施
す作業を、並列的に実行するように設計されたプロセッ
サをベクトル処理装置Ｉ（アレイプロセソ廿）と呼ぶ。

その中で、多数の同一処理回路を並べて、各回路をベク
トルの各要素に割り当てて同一の操作を実行させる方式
を、空間的並列処理方式と呼び、操作内容を逐次処理さ
れる複数のステージに分割し、パイプライン処理を行う
方式を、時間的並列処理方式と呼ぶ。このようなベクト
ル処理装置におけるベクトルデータ幅は、記憶装置番；
おけるアクセス幅に対して１倍、２倍、・・・・・、ま
たは１／２倍、１／４、・・・・の値をとる９例えば、
１ワード（１６バイト）のアクセス幅の記憶装置に対す
るベクトルデータ幅は、それぞれ１６バイト、３２バイ
ト、・・・・・または８バイト、４バイト、・・・・・
である、この中で、ベクトルデータ幅が記憶装置に対す
るアクセス幅に対して分数の値をとる場合、次のような
間層が生じる。

例えば、アクセス幅が８バイトの記憶装置に対して、ベ
クトルデータの各要素が４バイト幅であり、記憶装置に
連続して格納されている場合のペクｔ・ルデータのフェ
ッチ・アクセス要求処理について、以下に検討する。い
ま、第ｉ要素のアドレスに該当する記憶装置の８バイト
データに対して、第１要素のベクトルデータ４バイトと
第ｊ要素のベクトルデータ４バイトが、それぞれアクセ
スされるものと仮定する。すなわち、第１要素のベクト
ルデータが記憶装置の前半４バイトデータに対応し、第
ｊ要素のベクトルデータが記憶装置の後半４バイトデー
タに対応する。この場合、第ｉ要素に対するアクセス要
求と第ｊ要素に対するアクセス要求とは、アクセス儂先
順位回路において競合することになる。そのため、２要
素に１回の割合でアクセス要求の競合が生じ、記憶装置
と同じアクセス幅である８バイトアクセス要求に比較し
て、フェッチアクセス要求処理のスループットが低下す
る。

このように、記憶装置のアクセス幅より小さいアクセス
要求に対して、記憶装置にそれらのアクセス要求に対応
するデータが連続的に割付けられている場合、競合を避
けるために、複数のアクセス要求を１つにまとめて記憶
装置にアクセスする方法が、従来より考えられている（
例えば、特開昭６０−１３６８７４号公報参照）。上記
ベクトル処理装置では、複数のベクトル要素に対するリ
クエストを１つにまとめて記憶制御装置に転送し、ここ
でそのリクエストを単一のリクエストとして処理し、フ
ェッチリクエストレ一対しては、フェッチデータを複数
のリクエスト対応のデータに分割して順次ベクトルレジ
スタに転送し、ストアリクエストに対しては、ベクトル
レジスタから転送される複数のストアデータを、データ
転送回路で１つのリクエストに付加して記憶制御回路に
転送し、主記憶装置に１度に書き込んでいる。これによ
り、アクセス要求間の競合を回避することができる。

しかし、従来、このような制御方式においては、１つの
アクセス命令（オペランド）を１つのアクセス要求制御
回路に割当てて処理することを前提にしており、このよ
うな方式にのみ上記提案は有効であった。従って、１つ
のベクトルアクセス命令中の要素を複数のアクセス要求
制御回路に分割し、割り当てて並列に処理する要素並列
方式、つまりオペランドとアクセス制御装置との関係が
多対多であるような処理方式に関しては、何等考慮され
ていなかった。ここで、要素並列方式とは、ベクトルデ
ータを保持するベクトルレジスタと、それらのデータを
演算する演算器、記憶装置、およびベクトルレジスタ間
のデータ転送を管理するアクセス要求制御装置を各々備
えたベクトル処理装置において、１つのベクトル命令中
の要素を同一種のリソースに同時に割当てて、並列に処
理するものである。なお、リソースとは、ベクトルレジ
スタ、演算器、アクセス要求制御装置である。

〔発明が解決しようとする問題点〕

上述のように、従来の技術では、オペランドと記憶制御
装置とを１対１で割当てるような処理方式を対象として
いたが、オペランドと記憶制御装置とを多対多に割当て
る処理方式、すなわち複数のリソースを同時に割当てて
並列に処理する要素並列方式に複数のアクセス要求を１
つにまとめて処理することについては、何も配慮されて
いなかった。従って、個々の記憶装置に複数のアクセス
要求が送出されるときには、これらの複数アクセス要求
間で競合が生じるため、記憶装置のデータ読出しのスル
ープットが低下するという問題があった９本発明の目的は、このような従来の問題を解決し、複数
のアクセス要求制御装置から１つの記憶バンクにアクセ
スする際の競合を軽減して、記憶装置のデータ読出しの
スルーブツトを向上させることが可能な記憶制御方式を
提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の記憶制御方式は、複
数のアクセス要求元から同時刻あるいは異なる時刻に発
生した複数のアクセス要求に対し、記憶単位ごとに発生
順にグループに分割するとともに、アクセス要求の受付
は時刻番；対応したアクセス要求識別子を付加し、該グ
ループをまとめて単一のアクセス要求として記憶装置に
アクセスし、該記憶装置から読出されたデータを複数個
のアクセス要求元およびアクセス要求識別子ごとに区別
されたデータバッファに格納することに特徴がある。

〔作　　用〕

本発明においては、複数のアクセス要求制御装置に対し
て、１つのベクトルアクセス命令の要素を分割して割付
けることにより処理する記憶装置を対象とし、記憶装置
の同一記憶バンクにアクセスする複数のアクセス要求を
１つにまとめて、これらのアクセス要求間の田合を回避
する。そのために、複数のアクセス要求制御装置から発
行されたアクセス要求を１つのアクセス要求とし、識別
子を付加して記憶装置にアクセスし、記憶装置からの読
出しデータをアクセス要求を発行した複数のアクセス要
求制御装置に対応するデータバッファに格納する。また
、異なる時刻に発行された複数のアクセス要求制御装置
からのアクセス要求を、１つのアクセス要求として記憶
装置にアクセスすることを許可する。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第２図は、本発明が適用される処理装置の全体構成図で
ある。第２図において、処理装置は複数の演算装＠２０
Ａ〜２０Ｄと、これら演算装置と複数の記憶バンク１５
Ａ〜１５０との間のデータバッファの役目を果すベクト
ルレジスタ装置２１Ａ〜２１Ｄと、アクセス要求制御装
＠２２Ａ〜２２Ｄと、１台の記憶制御装５！！１０から
構成される。

記憶装置１５は、各々独立にアクセスが可能な複数の記
憶バンク１５Ａ〜１５Ｄからなり、アクセス要求に伴う
アドレス情報をデコードした結果で、どの記憶バンクに
アクセスするかが決定される。記憶制御′！Ａ百１０は
、アクセス要求制御装置対応にアクセス要求スタック回
路１０Ａ〜１０Ｄ。

読出しデータバッファ回路１４Ａ〜Ｌ４Ｄ、および記憶
バンク対応にアクセス要求優先順位決定回ＩＬＩＡ〜Ｌ
ＩＤが設けられている。また、読出しデータバッファ回
路は、アクセス要求識別子の数に等しい数（ここでは、
４つ）の読出しデータバッファ＠路１４Ａ−１４Ｄから
構成される。

本実施例においては、ベクトルデータにおける一連のデ
ータに対するアクセス要求を、複数のアクセス要求制御
装［２２Ａ〜２２０に分割して割当て、各アクセス要求
制御装置ｉ！２２Ａ〜２２Ｄが発行するアクセス要求を
要求発生順にａ個単位のグループに分割し、各ａ個中の
各アクセス要求にＯ〜（ａ　−１）のアクセス要求：ｒ
１別子を付加してアクセス要求を発行する方式である。

そして、アクセス要求制御装置２２Ａ〜２２Ｄが発行す
るアクセス要求がある特定の記憶装置中の記憶バンク１
５Ａ〜１５Ｄに発行される場合、「最大（ａ個）×（ア
クセス要求制御装置数）」のアクセス要求を１つのアク
セス要求として、まとめて記憶装置１５にアクセスし、
１つの記憶バンクから読出す。一方、読出しデータに対
応して発行される読出しデータ許可信号を、アクセス要
求制御装［２２Ａ〜２２Ｄが発行したアクセス要求に対
応し、またアクセス要求識別子に対応して分配し、上記
読出しデータ許可信号により、１つの記憶バンク１５Ａ
〜１５Ｄから読出されたデータをデータバッファ１４Ａ
〜１４Ｄにセットする。これにより、読出しデータのバ
ッファ１４Ａ−１４Ｄに同一識別子のデータが全て格納
された時点で、識別子の順番通りにデータ要求元に対し
て並列に同期して送出される。

また、異なる時刻に複数のアクセス要求制御装置１２２
Ａ〜２２Ｄから発行されるアクセス要求が。

記憶装置の同一記憶バンクにアクセスする場合、任意の
１つのアクセス要求が他の要求に代表して記憶装置１５
にアクセスする。この時、読出しデータを、アクセス要
求を発行したアクセス要求制御装置対応に、かつ複数の
識別子対応に、データバッファ１４Ａ〜１４Ｄにセット
する。この場合、まとめられたアクセス要求は、これら
のアクセス要求に対応する識別子が有効である他に、ま
とめられた他のアクセス要求に対応する識別子が全て有
効状態となるまでは送出されない、まとめるアクセス要
求に対応する全ての識別子が有効状態となるごとに、こ
れらのアクセス要求に対する読出しデータが、アクセス
要求元に順次返送される。

第１図は、本発明の一実施例を示す記憶制御装置の構成
図である。第１図においては、第２図の記憶制御装置１
０の各記号と対応している。要素並列処理方式を適用し
た場合の記憶装置からの読出し、演算の各動作を、−例
を挙げて説明する。

先ず、第２図において、記憶袋［１５からベクトルデー
タをベクトルレジスタ２１に格納する場合、ベクトルの
各要素を次のよう番；アクセス要求制御袋＠２２Ａ〜２
２Ｄに割当てて、アクセス要求を生成させる。

アクセス要求制御袋＠２２において、２２Ａ−−−第０，４，８．　　・・・４ｎ要素２２Ｉ
３−−−第１，５，９．　・・・４ｎ＋１要素２２Ｃ−
−−第２．６，１０．　　・・４ｎ＋２要素２２Ｄ・−
−第３．７，１１．　・・４ｎ＋３要素（ここで、ｎは
正の整数である）同時に生成された４つのアクセス要求（例えば、第Ｏ要
素〜第３要素）は、記憶制御装置１０内の対応するアク
セス要求スタック回路１０Ａ〜１０Ｄに同時に送出され
る。アクセス要求スタック回路１０Ａ〜ＩＯＣの内部詳
細構成は、第１図の１０Ａに示す通りである。これらの
スタック回路１０Ａ〜ＩＯＣでは、アクセス要求識別子
（０〜３のいずれか）が順次付加されて、アクセス要求
のアドレスに基づき、対応する優先順位決定回路１１Ａ
〜ＩＩＤのいずれかにアクセス要求が送出される。これ
らの優先順位決定回路１１Ａ〜１１Ｄでは、複数のアク
セス要求が競合した場合、所定の優先順位に従って、１
つのアクセス要求を選択し、記憶バンク１５Ａ〜１５Ｄ
のいずれかに対してアクセス要求を送出する。アクセス
要求が記憶バンク１５Ａ〜１５Ｄに送出されると、それ
に対応する読出しデータが固定時間（つまり、アクセス
時間に相当する時間）経過後に記憶制御装置ＩＯに返送
される。読出しデータは、記憶制御装置１０のアクセス
要求制御装置２２Ａ〜２２Ｄに対応し、かつアクセス要
求識別子に対応した読出しデータバッファ回路１４Ａ〜
１４Ｄにセットされる。読出しデータバッファ１４Ａ〜
１４Ｄの内部構成は、第１図の１４ＡＫ示す通りである
。第２＠に示すように、読出しデータは、アクセス要求
制御袋Ｗ１２２Ａ〜２２Ｄにより同時に発行された４個
のアクセス要求が読出された時点で、アクセス要求の発
行順にデータバッファ回路１４Ａ〜１４０からアクセス
要求制御装置！２２Ａ〜２２Ｄに返送され、ベクトルレ
ジスタ２１Ａ〜２１Ｄに同時に格納される。

ベクトルレジスタ２１Ａ〜２１０と各要求の割当ては、
例えば次のようになっている。

２１Ａ−・−第０，４，８．・・・４ｎ要素２１Ｂ・・
・第り、５，９．’　”　”　４ｎ＋１要素２１Ｃ−−
−第２，６，１０．　・・４ｎ＋２要素２１Ｄ−−−第
３．７，１１．　・・４ｎ＋３要素ベクトルレジスタ２
１Ａ〜２１Ｄに格納されたデー、りを演算する際には、
ベクトルデータの各要素を次のように各演算装置に２０
Ａ〜２００に割当て、これらの演算袋＠２０Ａ〜２０Ｄ
で演算した後、各演算結果を再びベクトルレジスタ２１
Ａ〜２１Ｄに格納する。なお、上記演算動作においては
、４個の演算袋ｆｉ！！２０Ａ〜２０Ｄが完全に同期し
ており、例えば第０．Ｌ、２，３要素の結果が同時に求
められて、同時刻にベクトルレジスタ２１Ａ〜２１Ｄに
格納される。

演算装置２０Ａ〜２０Ｄと各要素の割当ては、次の通り
である。

２ＯＡ・−−第０，４，８．・・・４ｎ要素２０［３・
・−第１ｔ　５ｔ　Ｌ−−−４ｎ−ｚ要素２０Ｃ−−−
第２．Ｇ、ＬＯ，・・４ｎ＋２要素２０Ｄ−−−第３，
７，１１．・・４ｎ＋３要素次に、複数のアクセス要求
が１つにまとめられる場合の処理を詳述する。

（ａ）同一時刻に発行されるアクセス要求を１つにまと
めて処理する場合、この場合には、アクセス要求制御装置２２Ａ〜２２Ｄよ
り同一一時刻に発行されるアクセス要求（例えば、第０
．１，２．３要素）が１つの記憶バンクに対して発行さ
れ、その読出しデータがベクトルレジスタ２１Ａ〜２１
ｒｌに格納される。すなわち、第２図において、アクセ
ス要求制御装置２２Ａ〜２２Ｄは、ベクトルデータの先
頭アドレス（第０要素）、ベクトルデータの増分値に基
づき、第０要素〜第３要素が同一の記憶バンク（例えば
１５Ａ）にアクセスすることを判定し、アクセス要求制
御装置２２Ａが２２Ａ〜２２Ｄのアクセス要求を１つに
まとめて、２２Ａからアクセス要求スタック回路１０Ａ
に送出する。

第１図において、アクセス要求スタック回路１０Ａでは
、到着したアクセス要求にアクセス要求識別子（例えば
、識別子０）を付加して、優先順位決定回路１１Ａに送
出する。この優先順位決定回路１１Ａにおいてこのアク
セス要求が選択されると、記憶バンク１５Ａにアクセス
要求が送出される。固定時間後に、記憶バンク１５Ａか
らデータが読出され、アクセス要求識別子に対応するデ
ータバッファ１４Ａ〜１４Ｄの全てにセットされる。こ
の結果、第０要濃から第３要素までの全てのアクセス要
求が読出されたことにより、データバッファ１４Ａ〜１
４Ｄからアクセス要求制御袋［２２Ａ〜２２Ｄに返送さ
れ、さらにベクトルレジスタ２１Ａ〜２１Ｄに転送され
て格納される。

（ｂ）異なる時刻に発行されるアクセス要求を、１つに
まとめて処理する場合、いま、アクセス要求制御袋＠２２Ｂ、２２Ｃ。

２２Ｄ、２２Ａより異なる時刻に発行されるアクセス要
求、すなわち現在クロックで２２Ｂ〜２２Ｄからアクセ
ス要求が発行され、次クロックで２２Ａからアクセス要
求が発行され、かつ、１つの記憶バンク１５Ａに対して
発行されたときには、記憶バンク１５Ａからの読出しデ
ータは次のようにしてベクトルレジスタ２１Ａ〜２１Ｄ
に格納される。

アクセス要求制御装置２２Ｂは、ベクトルデータの先頭
アドレス（第Ｏ要素）およびベクトルデータの増分値に
基づき、第１粟素から第４要素までが同一の記憶バンク
（例えば、１５Ａ）にアクセスすることを判定して、ア
クセス要求制御装置２２Ｂ〜２２Ｄおよび次クロック以
降に送出されるはずの２２Ａのアクセス要求をまとめて
、アクセス要求制御装置１ｉ２２ｒ３からアクセス要求
をアクセス要求スタック回路１０Ｂに送出する。

アクセス要求スタック回路１０１３では、到着したアク
セス要求に対してアクセス要求識別子（例えば、識別子
０）を付加し、優先順位決定回路ｔｉｎに送出する□ Ｉ先順位決定回路ｔｔＢにおいて、そのアクセス要求が
選択されると、記憶バンク１５Ａに対してアクセス要求
を送出する。そして、固定時間後に記憶バンク１５Ａか
らデータが読出され、アクセス要求識別子（０）４：対
応するデータバッファ１４Ｔｈ〜１４Ｄにセットされ、
次のアクセス要求識別子（１）に対応するデータバッフ
ァＬ４Ａにセットされる。

この時に、第０要素から第３要素までの全てのデータが
読出されると、アクセス要求識別子（０）に対応するデ
ータがアクセス要求制御装置２２Ａ〜２２Ｄに返送され
、さらにベクトルレジスタ２１Ａ〜２ＬＤに格納される
。また、第４要素は、次のアクセス要求識別子（１）に
対応する第５要素から第７要素までの全てのデータが読
出されるまで待機され、全てのデータが読出された時点
で、アクセス要求制御装置ｉ！３２Ａ〜３２Ｄに返送さ
れて、ベクトルレジスタ２１Ａ〜２１Ｄに格納される。

ところで、前述のように、異なる時間に発行されたアク
セス要求を１つのアクセス要求にまとめる場合、記憶制
御装置ＬＯ内では、例えば第１要素から第４要素までを
まとめたアクセス要求に関して、次のような制御を行う
。例えば、ベクトルデータの第０要素から第３要素まで
のアクセス要求に対応するアクセス要求識別子をＯとし
、次クロック以降に発行されるアクセス要求に対応する
アクセス要求識別子を１とする場合、アクセス要求識別
子を付加した記憶制御方式では、アクセス要求が優先順
位決定回路１１Ａ〜ＩＩＤに送出できるようになるのは
、そのアクセス要求に付加されるアクセス要求識別子が
重複しないこと、つまり、以前に送出されたアクセス要
求において同じアクセス要求識別子を付加したアクセス
要求が既に記憶装置をアクセスした場合であって、これ
をアクセス要求識別子が有効であると呼ぶ９例えば、ア
クセス要求識別子０の有効状態を検出して、優先順位決
定回路１１Ａ〜ＩＩＤに対しアクセス要求を発行する場
合、以前に送出されたアクセス要求識別子１に対するア
クセス要求による読出しデータがベクトルレジスタ２１
Ａ〜２ＬＤに格納される前に、第１要素のアクセス要求
でまとめられたアクセス要求による読出しデータにより
、読出しデータバッファ１４Ａ〜１４Ｄが更新されるこ
とがある。これを防止するため、第１要素のアクセス要
求でまとめられたアクセス要求の発行は、第４要素から
第７粟素までのデータに付加されるアクセス要求識別子
１が有効状態となるまで待ち会わせて、そのアクセス要
求識別子が有効状態となった時点で開始するのである。

しかし、上記ベクトルデータが第３要素で終了している
場合には、次のアクセス要求識別子の有効状態となるま
で待ち合わせを行う必要はない。

次に、上記リクエスト送出制御方式について、第１図に
より詳述する。

アクセス要求制御装置１１２２Ａ〜２２Ｄから同時に発
行された４個のアクセス要求（例えば、第０゜１．２．
３要素に対するアクセス要求）が、アクセス要求スタッ
ク回路１０Ａ〜ＩＯＤに到着して、例えばスタックＳＯ
にセットされたとする。スタックＳＯに格納されたアク
セス要求は、出力制御回路１０５がスタックＳＯを示す
ことにより、パス１０ＯＡから選択回路１０３を経由し
て、優先順位決定回路１１Ａ〜ＩＩＤに送出される。こ
こで、出力制御回路１０５は、アクセス要求を取出すべ
きスタック位置“０″〜ＩＩ　３　ｎの値を信号１０５
ａで示し　ＩＩ　Ｑ　Ｔｌ→“１″→ｔｔ　２　Ｉｔ→
１１３　Ｎ→“０”→・・・のように、アクセス要求を
１つ出力するごとにその値を変えて、選択回路１０３に
送出する。ただし、出力制御回路１０５が取出すスタッ
ク、例えば５Ｏ（１００Ａ）に対応するアクセス要求送
出制御用フリッププロップ１０１ＡがＩＩ　Ｉ　Ｈであ
れば、フリップフロップ１０１Ａからの制御出力を出力
制御回路１０５に送出することにより、出力制御回路１
０５の制御でそのスタック５ｏ（１００Ａ）のアクセス
要求を優先順位決定回路１１Ａ〜ＩＩＤに送出する。一
方、フリップフロップ１０１ＡがＩＩ　ＯＨである場合
には、アクセス要求識別子制御回路１３からの信号１３
ａによりフリッププロップ１０１Ａがｒｒ　Ｉ　Ｈにセ
ットされるまで、スタック５ｏ（１００Ａ）からのアク
セス要求の送出を抑止するとともに、出力制御回路１０
５が送出する信号１０５ａのスタック番号も“０”に保
持するように制御する。また、フリップフロップ１０１
Ａが＃　１１１であり、対応するスタック８０（１００
Ａ）からアクセス要求を取り出して、優先順位決定回路
１１Ａ〜ＬＩＤに送出した場合には、送出したという情
報を出力制御回路１０５からパス１０５ｂを介してフリ
ップフロップ１０１Ａの値を′″０〃にリセットする。

ここでは、アクセス要求スタック回路ＬＯＡの動作のみ
につき述べたが、他のスタック回路１０Ｂ〜ＩＯＤにつ
いても同じであり、４個のアクセス要求制御装置２２Ａ
〜２２Ｄから同時に発行された４個のアクセス要求は、
各スタック回路１゜Ａ−１００の同一スタック位置に格
納されて、処理される。

前述のように、４つのアクセス要求を１つのアクセス要
求にまとめてアクセス要求制御装置（例えば２２Ａ）か
ら発行されたアクセス要求（例えば、第０．１，２．３
要素をまとめた第０要素のアクセス要求）は、アクセス
要求スタック回路１ｏＡに到着してスタックＳＯにセッ
トされる。スタックＳＯに格納されたアクセス要求は、
出力制御回路１０５がスタック位置ＳＯを指示した時点
で、パス１００Ａおよび選択回路１０３を経由して、ア
クセス要求識別子（例えば、０）とともに優先順位決定
回路１１Ａに送出される。これと同時に、スタックＳＯ
に対応するアクセス要求送出制御用フリッププロップｌ
０ＩＡを、１１０　＃＃にリセットする。また、アクセ
ス要求を送出しないアクセス要求スタック回路１０１１
１〜１００に対応するアクセス要求送出制御用フリップ
プロップ１０１Ｂ〜１０１Ｄは、スタック回路Ｉｏ３〜
１００内の出力制御回路１０５がスタック位置ＳＯに相
当する位置を示すとともに、それらのフリッププロップ
１０１Ｂ〜１０１Ｄを４１１１′にセットする。

次に、発生時間が異なる４つのアクセス要求を１つのア
クセス要求にまとめて、アクセス要求制御装置２２Ｉ３
からアクセス要求を発行する場合を述べる。例えば、同
時刻に発生した第１．２，３要素に対するアクセス要求
と、それより遅れて発生した第４要素に対するアクセス
要求を、まとめて第１要素のアクセス要求として発行す
る場合について考える。アクセス要求は、アクセス要求
スタック回路１０Ｂに到着して、スタックＳＯにセット
され、次の時点でパス１００Ａおよび選択回路１０３を
経由して、アクセス要求識別子（例えば、０）とともに
優先順位決定回路ｔｔｎに送出される。アクセス要求の
送出時点は、出力制御回路１０５がスタック位＠ＳＯを
示した時点であり、スタック位置ＳＯに対応するアクセ
ス要求制御フリッププロップ１０１Ａが１″′であって
、かつ、次のスタック位＠８１に対応するフリッププロ
ップ１０１Ｂが′″ｌ″の時点である。また、アクセス
要求を優先順位決定回路１１Ａ〜ＩＩＤに送出しないア
クセス要求スタック回路ｔｏｃ、ＩＯＤ。

１０Ａに対応するフリップフロップｌ０ＩＣ，１０ＬＤ
、ｌ０ＩＡは、スタック回路１０Ｃ，１０Ｄ、ＩＯＡ内
の出力制御回路１０５がスタック位Ｉｉ！ＳＯを示すと
同時に、各々セットされる。

次に、データバッファの制御について、第１図、第２図
により詳述する。前述のように、アクセス要求制御袋＠
２２Ａ〜２２Ｄから同時刻に発生した４つのアクセス要
求は、１つにまとめられて制御装置２２Ａからデータス
タック回路！ＯＡを経由し、アクセス要求識別子（例え
ば０）を付加されて優先順位決定回路！ＯＡに送出され
る。優先順位決定回路１１Ａでそのアクセス要求が選択
されると、そのアクセス要求は記憶バンク１５Ａに送出
され、またそのアクセス要求とアクセス要求識別子がデ
ータバッファ制御回路１２Ａに送出される。データバッ
ファ制御回路１２Ａでは、アクセス要求をアクセス要求
制御装置１２２Ａ〜２２Ｄ対応に、また識別子対応に、
アクセス要求の変換を行い、パス１２Ａａ上番；変換さ
れた要求を出力する。この時、データバッファ制御回路
１２Ａは、送出される情報に基づいて、まとめたアクセ
ス要求の個数分に対応して上記アクセス要求を分配し、
これらを出力する。出力された情報は、アクセス要求が
記憶バンク１５Ａをアクセスするまで待ち合わせ、その
後、データバッファ識別子０に対応するデータバッファ
１４Ａ〜１４Ｄの識別子Ｏに対応するデータバッファＢ
Ｏに、そのアクセス要求による読出しデータの格納指示
信号となる。

これによって、４つのアクセス要求制御装置２２八〜２
２Ｄから送出されたアクセス要求が１つにまとめられて
、記憶装置をアクセスした後、読出されたデータを各ア
クセス要求制御装置２２Ａ〜２２Ｄに対応した読出しデ
ータバッファ１４Ａ〜１４Ｄに格納することができる。

一方、データバッファ１４Ａ〜１４Ｄへの格納とは独立
に、データバッファ１４Ａ〜１４０に格納された４個の
読出しデータを、同時にアクセス要求制御装置２２Ａ〜
２２０に送出する。

また、アクセス要求制御袋＠２２Ａ〜２２Ｄから異なる
時刻に発生した４つのアクセス要求を、１つにまとめて
処理する場合には、次のように行う。例えば、ベクトル
データの第１要素〜第３要素を識別子Ｏに割当て、第４
要素を識別子１に割当てる５：ｈ合には、第１要素〜第
４要素を１つにまとめて、第１要素に対応するアクセス
要求に識別子Ｏを付加し、優先順位決定回路１１Ｂに送
出する。優先順位決定回路１１１３でアクセス要求が選
択されると、記憶装置ｉ！１５に対してアクセス要求を
、またデータバッファ制御回路１２Ａに対してアクセス
要求とアクセス要求識別子０を、それぞれ送出する。デ
ータバッファ制御回路１２Ａでは、アクセス要求制御装
置対応に、また識別子対応に、アクセス要求の変換を行
い、パス１２Ａａ上に変換されたアクセス要求を出力す
る。この結果、第１要素〜第３要素のアクセス要求を送
出したアクセス要求制御装置に対応し、識別子０に対応
するデータバッファの格納指示信号と、第４要素のアク
セス要求を送出したアクセス要求制御装置に対応し、識
別子１に対応するデータバッファの格納指示信号とが、
それぞれ生成される。データバッファの格納指示信号に
より、そのアクセス要求に対する読出しデータが、第１
要素〜第４要素に対応するデータバッファにセットされ
る。

次に、読出しデータバッファ制御回路１６により、識別
子０，１の順にデータバッファに格納された読出しデー
タをアクセス制御袋＠２２Ａ〜２２Ｄに送出する処理を
行う。

第３図は、第１図におけるデータバッファ制御回路の詳
細構成図である。

アクセス要求およびアクセス要求識別子は、識別子対応
に設けられたデコーダ回路に入力される。

すなわち、アクセス要求識別子の番号をデコードするデ
コーダ３０Ａ〜３０Ｄと、データバッファ制御回路１Ｇ
内のアクセス要求制御装置の番号をデコードするデコー
ダ３１Ａ〜３１Ｄとの組合わせにより、アクセス要求制
御装置とアクセス要求識別子を特定する。このデコーダ
３０Ａ〜３０Ｄ。

３１Ａ〜３１Ｄの組合おせにより得られた信号を、ＯＲ
回路３２Ａ〜３２Ｄを通して、セレクタ３３Ａ〜３３Ｄ
に入力する。これらのセレクタ３３Ａ〜３３Ｄには、ア
クセス要求と同期して、まとめられたリクエストの個数
を示す情報がパス３３０を介して入力され、セレクタ３
３Ａ〜３３Ｄはそれらの情報により出力パスを選択する
０例えば、セレクタ３３Ａでは、その情報がｇｔ　Ｏｐ
ｓを示す場合にはパス３３１を選択し、その情報が１１
　ｉ　ＩＩを示す場合にはパス３３２を選択し、その情
報が１″２″を示す場合にはパス３３３を選択し、その
情報が′３″′を示す場合にはパス３３４を選択する。

セレクタ３３Ａ〜３３Ｄの出力は、記憶バンクアクセス
時間の待ち合わせの後、データバッファ回路１４Ａ−１
４Ｄに送出される。

第４図は、異なる時刻に発生したアクセス要求元ど記憶
バンクとデータバッファとの対応説明図である。

先ず、（、）のアクセス要求元Ａ、［３，Ｃ，Ｄ、は、
アクセス要求制御装置２２Ａ〜２２Ｄに対応しており、
いまアクセス要求０−０が前の時刻でまとめられたとす
る。他の同時刻（００）に発生したアクセス要求１−１
．１−２．１−３と、次の時刻（０１）に発生したアク
セス要求１−４とが同一の記憶バンク１５Ａにアクセス
することを判別して、これら４つのアクセス要求をまと
めて送出する、。さらに、次の時刻（０１）に発生した
アクセス要求２−５．２−６．２−７と、次の時刻（０
２）に発生したアクセス要求２−８とが、同一の記憶バ
ンク１５１３にアクセスすることを判別して、これら４
つのアクセス要求をまとめて送出する。第４図（ｂ）で
は、アクセス要求スタック回路１０において、まとめら
れたアクセス要求１−１〜１−３に対しアクセス要求識
別子０を付加し、１−４に対しアクセス要求識別子１を
付加し、優先順位決定回路１１を介して記憶バンク１５
Ａに送出する。このようにして、第１要素〜第４要素に
対応するアクセス要求が記憶バンク１５Ａをアクセスす
る。また、まとめられたアクセス要求２−５〜２−７に
対して、アクセス要求識別子１を付加し、また２−８に
対してアクセス要求識別子２を付加して、記憶バンク１
５Ｉ３に送出する。第４図（ｃ）では、記憶バンク１５
Ａから読出されたデータは、各データバッファ１４Ｂ〜
１４Ｄのアクセス要求識別子０に対応するメモリ、およ
びＬ４Ａのアクセス要求識別子１に対応するメモリに、
それぞれセットされる。さらに、記憶バンク１５Ｂから
読出されたデータは、各データバッファ１４Ｉ３〜Ｌ４
Ｄのアクセス要求識別子１に対応するメモリ、および１
４Ａのアクセス要求識別子２に対応するメモリに、それ
ぞれセットされる。アクセス要求識別子０，１，２．　
　・・に対応する各々のデータがデータバッファ１４Ａ
〜１４Ｄに揃った時点で、データバッファ１４からアク
セス要求制御装置２２Ａ〜２２Ｄに転送される。

〔発明の効果〕

以上説明したように、本発明によれば、複数のアクセス
要求制御装置から１つの記憶バンクにアクセスするアク
セス要求を１つにまとめて処理できるので、アクセス要
求間の記憶バンクの競合を軽減でき、記憶装置のアクセ
ス要求処理を大幅に向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す記憶制御装置の構成図
、第２図は本発明が適用される計算機システムの主要部
のブロック構成図、第３図は第１図における読出しデー
タ送出制御回路の構成図、第４図は第１＠において、異
なる時刻に発生したアクセス要求と記憶バンク、データ
バッファとの対応図である。１０：記憶制御装置、ＩＯＡ〜１０Ｄ：アクセス要求ス
タック回路、ＩＩＡ−１１Ｄ：優先順位決定回路、Ｌ２
Ａ〜１２Ｄ＝データバッファ制御回路、１３：アクセス
要求識別子制御回路、１４Ａ〜１４Ｄ：読出しデータバ
ッファ制御回路、１５Ａ〜Ｉ　５　Ｄ　：、記憶バンク
、１６：請出しデータ送出制御回路。

Claims

【特許請求の範囲】１、独立にアクセス可能な複数の記憶単位を備えた記憶
装置を制御する記憶制御方式において、複数のアクセス
要求元から同時刻あるいは異なる時刻に発生した複数の
アクセス要求に対し、記憶単位ごとに発生順にグループ
に分割するとともに、アクセス要求の受付け時刻に対応
したアクセス要求識別子を付加し、該グループをまとめ
て単一のアクセス要求として記憶装置にアクセスし、該
記憶装置から読出されたデータを複数個のアクセス要求
元およびアクセス要求識別子ごとに区別されたデータバ
ッファに格納することを特徴する記憶制御方式。２、上記複数のアクセス要求が異なる時刻に発生した場
合、該アクセス要求に対応するアクセス要求識別子が各
々有効であることを判別してから、複数の要求を１つに
まとめたアクセス要求を記憶装置に送出することを特徴
とする特許請求の範囲第１項記載の記憶制御方式。