JPH0650511B2

JPH0650511B2 - 記憶制御方式

Info

Publication number: JPH0650511B2
Application number: JP682688A
Authority: JP
Inventors: 政男古川; 忠章磯部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-01-18
Filing date: 1988-01-18
Publication date: 1994-06-29
Anticipated expiration: 2009-06-29
Also published as: JPH01183779A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、計算機システムにおける記憶制御方式に係
り、特に、複数のアクセス要求制御装置の同期ずれを最
小限にし、かつ、記憶装置に対してアクセス要求を連続
して送出できるようにした記憶制御方式に関する。

〔従来の技術〕

独立にアクセス可能な複数の記憶単位（記憶バンク）で
構成される記憶装置と、複数のアクセス要求制御装置を
備えるベクトルプロセツサと、アクセス要求制御装置を
備える他のプロセツサ（例えば、スカラプロセツサ、入
出力プロセツサ等）とにより構成される計算機システム
が、従来一般に知られている。この種計算機システムに
おいて、ベクトルプロセツサ及び他のプロセツサのアク
セス要求制御装置が、記憶装置に対してアクセス要求を
発行する場合の従来技術による記憶制御方式を以下図面
により説明する。

第５図は従来技術による記憶制御方式を適用した計算機
システムの構成例を示すブロツク図である。第５図にお
いて、２Ｖはベクトルプロセツサ、２Ｓはスカラプロセ
ツサ、２０Ａ〜２０Ｅはアクセス要求制御装置、２１Ａ
〜２１Ｅはアクセス要求スタツク装置、２２はスタツク
回路、２３はアクセス要求送出制御部、２４Ａ〜２４Ｄ
はアクセス要求優先順位決定装置、２５は優先順位決定
回路部、２６はアクセス要求選択通知回路、２７は記憶
装置、２８Ａ〜２８Ｄは記憶バンクである。

従来技術による記憶制御方式が適用される計算機システ
ムは、第２図に示すように、アクセス要求制御装置２０
Ａ〜２０Ｄを有するベクトルプロセツサ２Ｖと、アクセ
ス要求制御装置２０Ｅを有するスカラプロセツサ２Ｓ
と、アクセス要求制御装置２０Ａ〜２０Ｅが発行するア
クセス要求をスタツクするアクセス要求スタツク装置２
１Ａ〜２１Ｅと、スタツクされたアクセス要求の優先順
位を決定するアクセス要求優先順位決定装置２４Ａ〜２
４Ｄと、記憶バンク２８Ａ〜２８Ｄを有する記憶装置２
７とにより構成される。

アクセス要求スタツク装置２１Ａ〜２１Ｅの夫々は、ス
タック回路２２とアクセス要求送出制御部２３とにより
構成され、アクセス要求制御装置２０Ａ〜２０Ｅから発
行されるアクセス要求をスタツクし、スタツクされたア
クセス要求を、スタツク順に、そのアドレス情報に応じ
てアクセス要求優先順位決定装置２４Ａ〜２４Ｄのいず
れかに送出する。アクセス要求優先順位決定装置２４Ａ
〜２４Ｄの夫々は、記憶装置の記憶バンク２８Ａ〜２８
Ｄ対応に設けられ、優先順位決定回路部２５とアクセス
要求選択通知回路２６とにより構成され、アクセス要求
スタツク装置２１Ａ〜２１Ｅから与えられるアクセス要
求相互間の優先順位を決定し、記憶装置２７の各記憶バ
ンク２８Ａ〜２８Ｅにアクセス要求を発行する。

いま、アクセス要求制御装置２０Ａがアクセス要求を発
行したものとする。そのアクセス要求は、アクセス要求
スタツク装置２１Ａのスタツク回路２２にスタツクされ
アクセス要求送出制御部２３の指示に従つてアクセス要
求に付随するアドレス情報が示す記憶バンクに対応する
アクセス要求優先順位決定装置２４Ａ〜２４Ｄに送出さ
れる。アクセス要求優先順位決定装置２４Ａ〜２４Ｄ
は、各アクセス要求スタツク装置２１Ａ〜２１Ｅから送
出されたアクセス要求間の優先順位をとりどれか１つを
選んで記憶装置２７の該当記憶バンク２８Ａ〜２８Ｄに
送出する。アクセス要求優先順位決定装置２４Ａは、該
装置２４Ａに対してアクセス要求スタツク装置２１Ａ〜
２１Ｅから送出されたアクセス要求間の優先順位を優先
順位決定回路部２５でとり、前記アクセス要求中の一つ
を選択して記憶装置２７の記憶バンク２８Ａに送出す
る。また、アクセス要求選択通知回路２６は、アクセス
要求スタツク装置２１Ａ〜２１Ｅに対して当該アクセス
要求が選択されたことを通知する。このとき、選ばれな
かつたアクセス要求は、優先順位決定回路部２５の入口
で待たされる。

アクセス要求は、アクセス要求スタツク装置２１Ａのス
タツク回路２２がいつぱいになるまでアクセス要求制御
装置２０Ａから送出される。また、アクセス要求スタツ
ク装置２１Ａは、前のマシンサイクル（システムを構成
する順序回路群が同期して動作する周期的な一定時間間
隔）中に発行したアクセス要求２９が選択されたことを
示す信号２Ａが、例えばアクセス要求優先順位決定装置
２４Ａから返つた時点で、後続のアクセス要求２９を送
出する。この動作は、アクセス要求制御装置２０Ａから
発行されたアクセス要求の発行順に記憶装置２７に対す
るデータの読み書きを行い、アクセス要求の順序性を保
証するための動作である。

科学技術計算を高速に処理するためのベクトルプロセツ
サは、ベクトルデータを保持するベクトルレジスタと該
データを演算する演算器、記憶装置とベクトルレジスタ
間のデータ転送を司るアクセス要求制御装置とを各々複
数個備え、一つのベクトル命令中の要素を同一種の複数
のリソース（ベクトルレジスタ、演算器、アクセス要求
制御装置等）に同時に割り当て並列に処理する、いわゆ
る要素並列パイプライン方式を採用して構成されること
が多くなつてきている。この場合一般的に言つて、要素
並列パイプライン処理で同時に動作している同一種のリ
ソースは、完全に同期して割当てられた要素を処理する
ことが望ましい。同期して動作させることにより、並列
に動作している同一種のリソース間で制御回路を共通化
することが可能となりまた制御論理も簡単にすることが
できる。このとき問題となるのは、記憶装置を構成する
記憶バンクへのアクセス競合による待時間の発生であ
る。したがつて、同一種の複数のリソース間で同期して
動作させるためには、前記待時間によるリソース間のず
れを吸収し、完全に同期化した記憶装置が必要である。

なお、この種の記憶制御方式に関連する従来技術とし
て、例えば、特願昭６１−９６５６０号（特開昭６２−
２５１９５６号公報参照）等に記載された技術が知られ
ている。この従来技術は、アクセス要求制御装置がアク
セス要求に複数個のアクセス要求識別子を付加し、同一
アクセス要求識別子を持つ全てのアクセス要求が記憶装
置に対して発行された事を検出し、この時点で該識別子
を付加する後続のアクセス要求の発行を許可する制御手
段を設け、これにより複数個のアクセス制御装置を完全
に同期をとつて並列に動作をさせることを可能とするも
のである。

科学技術計算を高速に行う手段として要素並列パイプラ
イン方式を採用した計算機システムが多く用いられるよ
うになつていることは、すでに述べた通りであるが、こ
のような計算機システムにおいて、さらにスループツト
の向上を図るためには、ロード／ストアのパイプライン
の多重度を増加させ、あるいは、マルチプロセツサ方式
を採用して計算機システムを構成する必要がある。

〔発明が解決しようとする課題〕

前述したような、ロード／ストアのパイプラインの多重
度を増加し、あるいは、マルチプロセサ形式を採用した
計算機システムにおける従来技術による記憶制御方式
は、アクセス要求制御装置が論理的・物理的に増加しそ
れにともない優先順位決定装置の金物量が増えるために
全アクセス要求制御装置から発行されるアクセス要求の
優先順位を同時に決定すること（１段階優先順位決定）
が不可能であるという問題点を有する。この問題点を解
決した記憶制御装置方式として、アクセス要求制御装置
が発行するアクセス要求を複数個のアクセス要求群に分
割し、まずアクセス要求群の中で優先順位を決定しアク
セス要求を１つ選択し、次に、各々のアクセス要求群の
間で優先順位を決定し最終的に１つのアクセス要求に絞
り込む（多段階優先順位決定）方式を採用した制御方式
が知られている。この種記憶制御方式は、優先順位決定
を多段階に分けて行うため、ある１つのアクセス要求が
他のアクセス要求群からのアクセス要求に負け続け、そ
のアクセス要求が受付けられない場合が生じるという問
題点を有する。以下、この問題点を図により説明する。

第６図は多段階優先順位決定方式による記憶制御方式を
説明するタイムチヤートである。

第６図において、アクセス要求「Ａ」が時刻Ｔ０で、ア
クセス要求「Ｂ」が時刻Ｔ０，Ｔ４，Ｔ８で３個発行さ
れたものとする。時刻Ｔ０で発行されたアクセス要求
「Ａ」は、アクセス要求群「Ａ」にグルーピングされ、
第１優先順位決定装置「Ａ」により第１優先順位が決定
される。時刻Ｔ０，Ｔ４，Ｔ８で発行されたアクセス要
求「Ｂ」は、アクセス要求群「Ｂ」にグルーピングさ
れ、第１優先順位決定装置「Ｂ」により第１優先順位が
決定される。時刻Ｔ０で発行されたアクセス要求群
「Ａ」のアクセス要求「Ａ」は、時刻Ｔ２で優先順位決
定装置内にあるフリツプフロツプ「Ａ」をセツトする。
該フリツプフロツプ「Ａ」は、アクセス要求「Ａ」を受
け付けたときにセツトされ、第２優先順位決定装置でこ
のアクセス要求「Ａ」が選択されたときにリセツトされ
るフリツプフロツプである。第２優先順位決定装置で該
アクセス要求「Ａ」が選択された事を検出するために
は、物理的制限により２マシンサイクル要する。従つて
前記フリツプフロツプにセツトされているアクセス要求
「Ａ」の時間は最も早いケースで２マシンサイクルであ
る。時刻Ｔ０，Ｔ４，Ｔ８で発行されるアクセス要求群
「Ｂ」のアクセス要求「Ｂ」はフリツプフロツプ「Ａ」
と同様のセツト・リセツト論理を持つフリツプフロツプ
「Ｂ」をセツトする。フリツプフロツプ「Ａ」の出力
は、時刻Ｔ２で第１優先順位決定装置「Ａ」に入力さ
れ、第１優先順位が決定される。図示例では、アクセス
要求群Ａに属するアクセス要求は、アクセス要求「Ａ」
しかないため、第１優先順位決定装置「Ａ」は、アクセ
ス要求「Ａ」、即ちフリツプフロツプ「Ａ」の出力を選
択する。選択されたフリツプフロツプ「Ａ」の出力は、
第１選択アクセス要求「Ａ」として、第２優先順位決定
装置に入力される。フリツプフロツプ「Ａ」の出力は、
第２優先順位決定装置で選択されるまで、第１優先順位
決定装置「Ａ」に入力されているが、アクセス要求を出
しすぎないために、第１優先順位決定装置「Ａ」は、フ
リツプフロツプ「Ａ」を選択した次のマシンサイクルで
は、無条件にフリツプフロツプ「Ａ」の入力を無視して
優先順位を決定する。したがつて、この例では、アクセ
ス要求群「Ａ」には他のアクセス要求が無いため、次の
マシンサイクルでは、第１選択アクセス要求「Ａ」は出
力されない。フリツプフロツプ「Ｂ」の出力もフリツプ
フロツプ「Ａ」と同様に制御され、第１優先順位決定装
置「Ｂ」から第１選択アクセス要求「Ｂ」が第２優先順
位決定装置に入力される。第２優先順位決定装置は、
“第１選択アクセス要求「Ｂ」“＞“第１選択アクセス
要求「Ａ」“の優先順位でアクセス要求を選択し、送出
する。従つて、第６図の例のように第２優先順位決定装
置に入力されるべき、第１選択アクセス要求「Ａ」と第
２選択アクセス要求「Ｂ」が時間的に重つたケースで
は、第１選択アクセス要求「Ａ」（元はアクセス要求
「Ａ」））は、第２優先順位決定装置で選ばれない。そ
のために、アクセス要求が毎マシンサイクル出なくなる
と共に、アクセス要求「Ａ」だけがいつまでも選択され
ないことになる。このため、特に、要素並列パイプライ
ン処理を実行する計算機システムにおいては、著しくそ
の性能を低下させることになる。

また、前述した従来の記憶制御方式は、並列に動作させ
る複数のアクセス要求制御装置からのアクセス要求の同
期ずれをいかに吸収するかという同期化方式についての
解決を見ることができるが、アクセス要求間の同期ずれ
をいかに小さくするかについての配慮がなされておら
ず、並列に動作させる複数のアクセス要求制御装置間で
同期をとつて処理するために、性能が低下するという問
題点がある。

本発明の目的は、前述したような従来技術の問題点を解
決し、複数のアクセス要求制御装置に対して、一つのベ
クトル記憶装置アクセス命令の要素を分割して割付けて
処理するベクトル処理装置等において、アクセス要求間
の同期をとりつつ、且つ、同期ずれを最小にし、高速に
アクセス要求の発行を可能とする記憶制御方式を提供す
ることにある。

〔課題を解決するための手段〕本発明によれば、前記目的は、複数のアクセス要求制御
装置が発行するアクセス要求の優先順位を多段階の優先
順位決定装置により決定し、前段優先順位決定装置に、
該優先順位決定装置で選択されたアクセス要求を後続の
アクセス要求の有無により、後段優先順位決定装置に毎
クロツク連続して送出する再送手段を設け、後段優先順
位決定装置に、前段優先順位決定装置から発行されるア
クセス要求が選択されたことにより、毎クロツク連続し
て発行されるアクセス要求を無効化するとともに、前段
優先順位決定装置のアクセス要求の再送を抑止する手段
を設けることにより達成される。

〔作用〕

アクセス要求の優先順位を多段階の優先順位決定手段に
よつて決定する際に、記憶装置に対して連続してアクセ
ス要求を送出するために、前段優先順位決定装置は、一
度選択したアクセス要求を後続アクセス要求が無いこと
を確認して連続して再送する。前段優先順位決定装置か
ら再送されるアクセス要求は、後段優先順位決定装置で
選択されたかどうかは知らずに連続して送出されるため
に、後段優先順位決定装置は、前段優先順位決定装置か
ら発行されたアクセス要求が選択されたことを検出し、
前段優先順位決定装置のアクセス要求再送装置に通知す
ることによりアクセス要求の再送を抑止すると共に、ア
クセス要求再送抑止が間に合わずに送出されたアクセス
要求を、後段優先順位決定装置内で該アクセス要求を無
効化する手段により無効化する。これらの一連の動作に
より、記憶装置に対してアクセス要求を余分に送出する
ことは無くなるので、誤動作せずに、高速にアクセス要
求の発行を行うことが可能となる。

〔実施例〕

以下、本発明による記憶制御方式の一実施例を図面によ
り詳細に説明する。

第１図は本発明を実施する記憶制御装置内の多段階優先
順位決定装置の一実施例を示すブロツク図、第２図は本
発明が適用される要素並列パイプライン方式を採用した
計算機システムの構成例を示すブロツク図、第３図は記
憶制御装置内の優先順位決定装置と、アクセス要求スタ
ツク装置と、記憶装置との相互接続関係を示す図、第４
図は本発明の一実施例の動作を説明するタイムチヤート
である。第１図〜第３図において、10Ａ〜10Ｄは入力フ
リツプフロツプ、１１は第１優先順位決定回路、１２は
アクセス要求有無検出回路、１４は選択アクセス要求フ
リツプフロツプ、１５は選択回路、１８Ａ，１８Ｂはア
クセス要求抑止回路、１９は第２優先順位決定回路、２
０は検出回路、３０，３０Ａ〜３０Ｄは演算装置、３１
はベクトルレジスタ装置、３１Ａ〜３１Ｄはベクトルレ
ジスタ、３２，３２Ａ〜３２Ｄ，４０Ａ〜４０Ｆはアク
セス要求制御装置、３３Ａ〜３３Ｄ，４１Ａ〜４１Ｆは
アクセス要求スタツク装置、３４Ａ〜３４Ｄ，４２Ａ〜
４２Ｃは優先順位決定装置、３５，４５は記憶装置、３
５Ａ〜３５Ｄ，４６Ａ〜４６Ｃは記憶バンク、３６Ａ〜
３６Ｄは読出データバツフア装置、４３Ａ，４３Ｂは第
１優先順位決定装置、４４は第２優先順位決定装置であ
る。

まず、本発明が適用される計算機システムについて説明
する。

本発明が適用される計算機システムは、第２図に示すよ
うに、複数（第２図では４個であるがいくつあつてもよ
い）の演算装置３０Ａ〜３０Ｄ（全体をいうときは単に
演算装置３０という）と、この演算装置３０及び記憶装
置３５間のデータバツフアの役割をもつベクトルレジス
タ３１Ａ〜３１Ｄによるベクトルレジスタ装置３１と、
アクセス要求制御装置３２Ａ〜３２Ｄ（全体をいうとき
は単にアクセス要求制御装置３０という）と、記憶制御
装置３３と、記憶装置３５とを備えて構成されている。
記憶装置３５は、各々独立にアクセス可能な複数の記憶
バンク３５Ａ〜３５Ｄから成り、アクセス要求に伴なう
アドレス情報をデコードした結果どの記憶バンクにアク
セスするかが決定される。記憶制御装置３３は、アクセ
ス要求制御装置対応のアクセス要求スタツク装置３３Ａ
〜３３Ｄ、読出データバツフア装置３６Ａ〜３６Ｄ、記
憶バンク対応のアクセス要求優先順位決定装置３４Ａ〜
３４Ｄから成る。

第２図に示す計算機システムにおいて、要素並列パイプ
ライン処理方式を適用した場合の動作概要について、記
憶装置からの読出、演算、記憶装置への書込という動作
を例にとつて説明する。

まず記憶装置３５からベクトルデータを読み出してベク
トルレジスタ装置３１に格納する動作の場合、ベクトル
の各要素を以下のようにアクセス要求制御装置３２Ａ〜
３２Ｄに割当て、アクセス要求を生成させる。

アクセス要求制御装置同時に生成したアクセス要求は、対応するアクセス要求
スタツク装置３３Ａ〜３３Ｄに四つの要素が同時に送ら
れる。該各スタツク装置は、アクセス要求のアドレスに
基づき、アクセス要求を目的の優先順位決定装置３４Ａ
〜３４Ｄのいずれかに送出する。該各優先順位決定装置
は、複数のアクセス要求が競合した場合、所定の優先順
位に従つて一つのアクセス要求を選択し、それぞれ対応
する記憶バンク３５Ａ〜３５Ｄに対してアクセス要求を
送出する。各記憶バンクに送出したアクセス要求に対応
する読出データは、固定時間（アクセス時間に相当）後
に記憶制御装置３３に返送され、それぞれアクセス要求
制御装置３２Ａ〜３２Ｄに対応して読出データバツフア
装置３６Ａないし３６Ｄにセツトされる。この読出しデ
ータは、アクセス要求制御装置３２Ａ〜３２Ｄが同時に
発行した４個のアクセス要求のデータがすべて読出され
た時点で、発行順に各アクセス要求制御装置に返送さ
れ、ベクトルレジスタ３１Ａ〜３１Ｄに同時に格納され
る。ベクトルレジスタと各要素の割当を以下に示す。

ベクトルレジスタ次に、ベクトルレジスタ３１Ａ〜３１Ｄに格納されたデ
ータを演算する場合、ベクトルの各要素を以下のように
演算装置３０Ａ〜３０Ｄに割当て、演算結果を再びベク
トルレジスタに格納する。

演算装置この演算動作は、４個の演算装置３０Ａ〜３０Ｄが完全
に同期動作して行われ、例えば、第０，１，２，３要素
の結果が同時に求められ、同時刻にベクトルレジスタ３
１Ａ〜３１Ｄに格納される。

最後に、ベクトルレジスタ３１Ａ〜３１Ｄに格納された
データを記憶装置３５に書込む場合、前述したデータ読
出と同様に各要素がアクセス要求制御装置３２Ａ〜３２
Ｄに割当てられ、４個の要素、例えば第０，１，２，３
要素が、対応するアクセス要求スタツク装置３３Ａ〜３
３Ｄに送出される。以降の記憶装置３５へのアクセス要
求送出までの処理は、読出動作と同様である。

以上述べたように、各々４個の演算装置３０Ａ〜３０
Ｄ、ベクトルレジスタ３１Ａ〜３１Ｄ、アクセス要求制
御装置３２Ａ〜３２Ｄは、同期して各要素を処理する。
したがつて、同期して動作させる要素並列処理方式の計
算機システムは、一つの制御系論理で各々４個の演算装
置３０Ａ〜３０Ｄのベクトルレジスタ３１Ａ〜３１Ｄ、
アクセス要求制御装置３２Ａ〜３２Ｄを制御するような
論理構成をとることができる。

ところが、記憶制御装置３３内での動作は、アクセスす
る記憶バンクの状態（先行アクセス要求による使用中な
ど）や他のアクセスとの競合の為に、アクセス要求制御
装置３２Ａ〜３２Ｄが同期して同時に送出した４個の各
アクセス要求が同時に処理されるという保証がなく、記
憶バンクへのアクセス要求の送出に時間的なずれが生じ
ることがある。この為、記憶制御装置３３内の読出デー
タバツフア装置３６Ａ〜３６Ｄにおいては、アクセス要
求制御装置３２Ａ〜３２Ｄから同時に送出されたアクセ
ス要求に対応する読出データがすべて格納されるまで待
合せ、すべて格納された時点で４個の読出しデータアク
セス要求制御装置に送出するような制御方式をとつてい
る。

次に多段階優先順位決定手段において優先順位を決定す
る方法を第３図により説明する。

第３図において、アクセス要求制御装置４０Ａ〜４０Ｄ
は、一つのベクトル命令を要素を分割して割付けて処理
するいわゆる要素並列パイプライン処理方式でベクトル
命令を処理するベクトルプロセツサからのメモリアクセ
ス要求を生成・制御し、アクセス要求制御装置４０Ｅ
は、スカラプロセツサからのメモリアクセス要求を生成
・制御し、また、アクセス要求制御装置４０Ｆは、入出
力プロセツサからのメモリアクセス要求を生成・制御す
る。アクセス要求スタツク装置４１Ａ〜４１Ｆは、前記
各々のアクセス要求制御装置が発行するアクセス要求を
スタツクする。優先順位決定装置４２Ａ〜４２Ｃは、記
憶装置４５の各記憶バンク４６Ａ〜４６Ｃに対応して設
けられている。記憶バンク対応の優先順位決定装置の夫
々は、アクセス要求制御装置４０Ａ〜４０Ｄが発行する
アクセス要求群Ａの優先順位を決定する第１優先順位決
定装置「Ａ」４３Ａと、アクセス要求制御装置４０Ｅ，
４０Ｆが発行するアクセス要求群Ｂの優先順位を決定す
る第１優先順位決定装置「Ｂ」４３Ｂと、第１優先順位
決定装置「Ａ」「Ｂ」で選択されたアクセス要求を更に
１つのアクセス要求に決定する第２優先順位決定装置４
４とにより構成されている。アクセス要求制御装置４０
Ａ〜４０Ｅが発行したアクセス要求は、アドレス情報を
デコードし各記憶バンク４６Ａ〜４６Ｃに対応する優先
順位決定装置４２Ａ〜４２Ｃに送出される。優先順位決
定装置４２Ａ〜４２Ｃは、アクセス要求制御装置４０Ａ
〜４０Ｄが発行したアクセス要求群の優先順位を第１優
先順位決定装置「Ａ」４３Ａで決定する（優先順位は４
０Ａ＞４０Ｂ＞４０Ｃ＞４０Ｄと固定）。また、第１優
先順位決定装置「Ｂ」４３Ｂは、アクセス要求制御装置
４０Ｅ，４０Ｆが発行したアクセス要求群の優先順位を
決定する（優先順位は４０Ｆ＞４０Ｅと固定）。第１優
先順位決定装置「Ａ」，「Ｂ」で選択された各々のアク
セス要求は、第２優先順位決定装置４４に与えられ、こ
こで優先順位が決定される（優先順位は４３Ｂ＞４３Ａ
と固定）。そして、第２優先順位決定装置４４で選択し
たアクセス要求は、記憶装置４５の記憶バンク４６Ａ〜
４６Ｃに送出される。

優先順位決定装置４２Ａ〜４２Ｃは、前述したように、
第１優先順位決定装置「Ａ」，「Ｂ」及び第２優先順位
決定装置４４により構成されるが、この詳細な構成が第
１図に示されている。第１優先順位決定装置「Ａ」４３
Ａは、第１図に示すように、アクセス要求制御装置４０
Ａ〜４０Ｄからのアクセス要求によりセツトされる入力
フリツプフロツプ１０Ａ〜１０Ｄと、第１優先順位決定
回路１１と、アクセス要求の有無を検出するアクセス要
求有無検出回路１２と、アクセス要求の優先順位が決定
され、選択されたアクセス要求がパス１６に送出された
ときセツトされる選択アクセス要求フリツプフロツプ１
４と、セレクタ１５とにより構成される。第１図には示
していないが、第１優先順位決定装置「Ｂ」４３Ｂも、
前の第１優先順位決定装置「Ａ」４３Ａと同様に構成さ
れ、アクセス要求制御装置４０Ｅ，４０Ｆからのアクセ
ス要求の優先順位を決定し、選択したアクセス要求をパ
ス１７に送出する。

第２優先順位決定装置４４は、アクセス要求抑止回路１
８Ａ，１８Ｂと、第２優先順位決定回路１９と、第１優
先順位決定装置「Ｂ」４３Ｂからのアクセス要求が最終
的に選択されたことを検出する検出回路２０と、最終的
なアクセス要求が選択されたときにセツトされる記憶装
置送出アクセス要求フリツプフロツプ２２とにより構成
されている。

前述のように構成される本発明の一実施例の動作を、第
４図に示すタイムチヤートに基づいて、かつ、第１図、
第３図を参照して以下に説明する。第４図において、時
刻Ｔ０でアクセス要求制御装置４０Ａ，４０Ｂ，４０
Ｃ，４０Ｄ，４０Ｅが、時刻Ｔ４でアクセス要求制御装
置４０Ｆが、時刻Ｔ８でアクセス要求制御装置４０Ｅ
が、それぞれアクセス要求を発行したものとする。アク
セス要求のアドレス情報をデコードした結果、アクセス
要求制御装置４０Ａ，４０Ｅ，４０Ｆからのアクセス要
求が、優先順位決定装置４２Ａへ、アクセス要求制御装
置４０Ｂ，４０Ｃ，４０Ｄからのアクセス要求が、その
他の優先順位決定装置へ送出されたとする。アクセス要
求制御装置４０Ａからのアクセス要求は、優先順位決定
装置４２Ａ内の入力フリツプフロツプ１０Ａを時刻Ｔ２
でセツトする。入力フリツプフロツプ１０Ａは、アクセ
ス要求制御装置４０Ａから発行されるアクセス要求によ
り、入力フリツプフロツプ１０Ｂは、アクセス要求制御
装置４０Ｂから発行されるアクセス要求により、入力フ
リツプフロツプ１０Ｃは、アクセス要求制御装置４０Ｃ
から発行されるアクセス要求により、入力フリツプフロ
ツプ１０Ｄはアクセス要求制御装置４０Ｄから発行され
るアクセス要求により、それぞれセツトされ、各々アク
セス要求が第２優先順位決定装置４４で選択され記憶装
置にアクセス要求を送出したときにリセツトされるフリ
ツプフロツプである。フリツプフロツプ１０Ａにセツト
されたアクセス要求は、第１優先順位決定回路１１に入
力され優先順位が決定される。本発明の図示実施例で
は、他のアクセス要求制御装置４０Ｂないし４０Ｄから
のアクセス要求は、異記憶バンクに発行されているため
フリツプフロツプ１０Ｂ〜１０Ｄにセツトされているア
クセス要求は無いため、フリツプフロツプ１０Ａにセツ
トされたアクセス要求が選択され第２優先順位決定装置
４４に第１選択アクセス要求「Ａ」としてパス１６に送
出されると共に選択アクセス要求フリツプフロツプ１４
を時刻Ｔ４でセツトする。第２優先順位決定装置４４
は、第１優先順位決定装置「Ａ」４３Ａから送出される
アクセス要求（パス１６を介した第１選択アクセス要求
「Ａ」）と第１優先順位決定装置「Ｂ」４３Ｂから送出
されるアクセス要求（パス１７を介した第２選択アクセ
ス要求「Ｂ」との優先順位を第２優先順位決定回路１９
で決定し、第２選択アクセス要求「Ｂ」（この場合、ア
クセス要求制御装置４０Ｅからのアクセス要求であると
する）を選択し記憶装置送出アクセス要求フリツプフロ
ツプ２２を時刻Ｔ４でセツトし記憶装置４５にアクセス
要求を送出する。選択されたアクセス要求がどちらの第
１優先順位決定装置から発行されたアクセス要求なのか
を検出する検出回路２０は、第１優先順位決定装置
「Ｂ」４３Ｂから送出されたアクセス要求であることを
検出し、第１優先順位決定装置「Ｂ」４３Ｂから余分に
発行されるパス１７を介したアクセス要求をアクセス要
求抑止回路１８Ｂで抑止し、更に第１優先順位決定装置
「Ｂ」４３Ｂに送出することにより該アクセス要求の入
力フリツプフロツプを時刻Ｔ６でリセツトする。第１優
先順位決定装置「Ａ」４３Ａの時刻Ｔ４では、フリツプ
フロツプ１０Ａ以外のアクセス要求が無いことを検出す
る回路１２により、他アクセス要求が無い事を示す信号
１３の指示により、選択回路１５を切り換え選択アクセ
ス要求フリツプフロツプ１４の出力をパス１６を使用し
て第２優先順位決定装置４４に送出する（選択アクセス
要求フリツプフロツプ１４にセツトされているのは、入
力フリツプフロツプ１０Ａにセツトされているアクセス
要求である。）。時刻Ｔ４において、第２優先順位決定
装置４４は、前述したように第１選択アクセス要求
「Ｂ」としてパス１７を介するアクセス要求が抑止回路
１８Ｂによつて抑止されているため、第２優先順位決定
回路１９により、第１選択アクセス要求「Ａ」としての
パス１６からのアクセス要求、すなわち、アクセス要求
制御装置４０Ａからのアクセス要求を選択する。選択さ
れたアクセス要求は、記憶装置送出アクセス要求フリツ
プフロツプ２２に時刻Ｔ６でセツトされ、記憶装置に送
出されると共に、検出回路２０により第１優先順位決定
装置「Ａ」４３Ａから発行されたアクセス要求であるこ
とが検出され、第１優先順位決定装置「Ａ」４３Ａから
余分に発行されるアクセス要求を、アクセス要求抑止回
路１８Ａで抑止し更に第１優先順位決定装置「Ａ」４３
Ａの入力フリツプフロツプ１０Ａを時刻Ｔ８でリセツト
する。時刻Ｔ４で発行されたアクセス要求制御装置４０
Ｆからのアクセス要求は、時刻Ｔ６で第１優先順位決定
回路「Ｂ」４３Ｂの入力フリツプフロツプにセツトさ
れ、他アクセス要求が無いため、第１選択アクセス要求
「Ｂ」としてパス１７より第２優先順位決定装置４４に
入力される。時刻Ｔ６において、先に選択されたアクセ
ス要求は、アクセス要求抑止回路１８Ａでパス１６を介
して第１選択アクセス要求「Ａ」を抑止しているため、
第２優先順位決定回路１９は、他に競合するアクセス要
求が無いため（競合するアクセス要求があつても優先順
位は高い）、無条件にパス１７を介した第１選択アクセ
ス要求「Ｂ」を選択し、時刻Ｔ８で記憶装置送出アクセ
ス要求フリツプフロツプ２２をセツトし、このアクセス
要求を記憶装置に送出すると共に、検出回路２０により
第１優先順位決定装置「Ｂ」から発行されたアクセス要
求であることを検出し、第１優先順位決定装置「Ｂ」４
３Ｂから余分に発行されるアクセス要求を、アクセス要
求抑止回路１８Ｂで抑止し、更に第１優先順位決定装置
「Ｂ」４３Ｂの入力フリツプフロツプをリセツトする。
時刻Ｔ８で発行されるアクセス要求制御装置４０Ｅから
のアクセス要求も、時刻Ｔ４で発行されたアクセス要求
４０Ｆと同様な動作により、時刻Ｔ１２で記憶装置に対
するアクセス要求として送出される。

本発明の一実施例は、前述した一連の動作により、アク
セス要求を連続して送出することが可能となり、計算機
システムの性能低下を防止することが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、複数のアクセス
要求制御装置に対して、一つのベクトルアクセス命令の
要素を分割して割付けて同時に処理する要素並列パイプ
ライン処理方式において、多段階優先順位決定方式でア
クセス要求再送手段を設けたことにより、アクセス要求
を毎マシンサイクル発行することができ、記憶制御装置
のアクセス要求処理能力の大幅な向上を図ることができ
る。

更に、要素並列パイプライン処理において、アクセス要
求のばらつきを最小限にとどめることができ、要素並列
パイプライン処理方式の実現容易性の向上に大きな効果
がある。

【図面の簡単な説明】

第１図は本発明を実施する記憶制御装置内の多段階優先
順位決定装置の一実施例を示すブロツク図、第２図は本
発明が適用される要素並列パイプライン方式を採用した
計算機システムの構成例を示すブロツク図、第３図は記
憶制御装置内の優先順位決定装置と、アクセス要求スタ
ツク装置と、記憶装置との相互接続関係を示す図、第４
図は本発明の一実施例の動作を説明するタイムチヤー
ト、第５図は従来技術による記憶制御方式を適用した計
算機システムの構成例を示すブロツク図、第６図は多段
階優先順位決定方式による記憶制御方式を説明するタイ
ムチヤートである。２Ｖ……ベクトルプロセツサ、２Ｓ……スカラプロセツ
サ、１０Ａ〜１０Ｄ……入力フリツプフロツプ、１１…
…第１優先順位決定回路、１２……アクセス要求有無検
出回路、１４……選択アクセス要求フリツプフロツプ、
１５……選択回路、１８Ａ，１８Ｂ……アクセス要求抑
止回路、１９……第２優先順位決定回路、２０……検出
回路、３０，３０Ａ〜３０Ｄ……演算装置、３１……ベ
クトルレジスタ装置、３１Ａ〜３１Ｄ……ベクトルレジ
スタ、２０Ａ〜２０Ｅ，３２，３２Ａ〜３２Ｄ，４０Ａ
〜４０Ｆ……アクセス要求制御装置、２１Ａ〜２１Ｅ，
３３Ａ〜３３Ｄ，４１Ａ〜４１Ｆ……アクセス要求スタ
ツク装置、２２……スタツク回路、２３……アクセス要
求送出制御部、２４Ａ〜２４Ｄ，３４Ａ〜３４Ｄ，４２
Ａ〜４２Ｃ……優先順位決定装置、２５……優先順位決
定回路部、２６……アクセス要求選択通知回路、２７，
３５，４５……記憶装置、２８Ａ〜２８Ｄ，３５Ａ〜３
５Ｄ，４６Ａ〜４６Ｃ……記憶バンク、３６Ａ〜３６Ｄ
……読出データバツフア装置、４３Ａ，４３Ｂ……第１
優先順位決定装置、４４……第２優先順位決定装置。

Claims

【特許請求の範囲】

【請求項１】独立にアクセス可能な複数の記憶単位で構
成される記憶装置と、該記憶装置に対してアクセス要求
を発行する複数のアクセス要求制御装置と、該アクセス
要求制御装置が発行する複数のアクセス要求の優先順位
を決定し、選択したアクセス要求を該当記憶単位に送出
する記憶制御装置とを備えて構成される計算機システム
において、前記複数のアクセス要求制御装置が発行する
アクセス要求を複数段階に分けて段階的に優先順位を決
定する第１の手段と、該第１の手段における前段の優先
順位決定手段で選択されたアクセス要求を、後続のアク
セス要求の有無により、後段の優先順位決定手段に毎ク
ロツク連続して再送出する第２の手段と、前段の優先順
位決定手段から発行されたアクセス要求が後段の優先順
位決定手段で選択されたとき、前段の優先順位決定手段
から連続的に発行されるアクセス要求を無効化し、前段
の優先順位決定手段からのアクセス要求の再送を抑止す
る第３の手段とを備えたことを特徴とする記憶制御方
式。