JPH0449145B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、計算機システムの記憶制御方式に関
し、詳しくは、記憶装置に対し連続して発行され
るアクセス要求間の順序性を保証するようにした
ものである。

〔発明の背景〕

従来の記憶制御方式を第１図により説明する。
第１図において、１，２，３，４はアクセス要求
制御装置であり、アクセス要求を発行する源であ
る。５，６，７，８はアクセス要求スタツク装置
であり、それぞれアクセス要求制御装置１，２，
３，４から発行されるアクセス要求をスタツク
し、スタツクされた順にアクセス要求を、そのア
ドレス情報に応じてアクセス要求優先順位決定装
置９，１０，１１，１２のいずれかに送出する。
１３は記憶バンク１３Ａ，１３Ｂ，１３Ｃ，１３
Ｄより成る記憶装置である。

アクセス要求制御装置１に関して言えば、該装
置１から発行されたアクセス要求は、アクセス要
求スタツク装置５中のスタツク５Ａにスタツクさ
れ、制御部５Ｂの指示に従つて、記憶装置１３の
中のアクセス要求のアドレスが指示する記憶バン
クに対応するアクセス要求優先順位決定装置に送
出される。アクセス要求優先順位決定装置９，１
０，１１，１２は、各アクセス要求スタツク装置
５，６，７，８から送出されたアクセス要求間の
優先順位をとり、どれか一つを選んで記憶装置１
３に送出する。

アクセス要求優先順位決定装置９に関して言え
ば、該装置９に対してアクセス要求スタツク装置
５，６，７，８から送出されたアクセス要求間の
優先順位を優先順位決定論理９Ａでとり、前記ア
クセス要求中の一つが選ばれて記憶装置に送出さ
れる。この時選ばれなかつたアクセス要求は、優
先順位決定論理９Ａの入口で待たされる。ここ
で、アクセス要求は、アクセス要求スタツク装置
５のスタツク５Ａが一杯になるまでアクセス要求
制御装置１より送出される。また、アクセス要求
スタツク装置５からは、前のMC（MC：Machine
Cycle、システムを構成する順序回路群が同期し
て動作する周期的な一定時間間隔）中に発行され
たアクセス要求５Ｃが選択されたことを示す信号
５Ｄが、アクセス要求優先順位決定装置９から返
つた時点で、後続のアクセス要求５Ｃが送出され
る。これは、アクセス要求制御装置１から発行さ
れたアクセス要求の順で記憶装置１３から該アク
セスのデータを読出すことを保証するために必要
な制御方式である。

前記のようなシステム構成において、アクセス
要求スタツク装置５からアクセス要求５Ｃが
1MCピツチで送出されるためには、第２図ａに
示すうに、少なくともアクセス要求（Req，）の
送出後、同一MC内に優先順位決定（Priority）
後、選択信号（Ack.）がアクセス要求スタツク
装置５に戻る必要があり、同一MC内に戻らない
場合、例えば第２図ｂに示すように、優先順位決
定装置９内の処理（Priority）が2MCに渡るよう
な場合には、後続のアクセス要求の発行可・不可
の決定が2MC後に延ばされ、これによりアクセ
ス要求スタツク装置５からのアクセス要求５Ｃ
は、最高でも2MCピツチに低下してしまい、こ
れが装置全体の性能低下につながることになる。

一方では、システム全体の性能を向上させるた
めに、多数のアクセス要求制御装置およびアクセ
ス要求スタツク装置を備えるようになり、更に独
立した動作可能な多数の記憶バンクを設けるよう
になつてきた。この様な金物量の増加に伴い、ア
クセス要求間の優先順位を決定するための機構の
物理的な広がりおよび実現回路の複雑度が増加
し、その結果、アクセス要求の発行から、アクセ
ス要求が選択されたことを示す信号の受取りまで
を1MC以内で実現することは不可能になる。従
つて、性能向上を目的として前記の様な金物の増
強を図つても、アクセス要求制御装置からのアク
セス要求発行ピツチが低下して、システム全体の
性能向上にはつながらないという問題が発生して
いた。

更に、前記の構成において、連続して発行する
アクセス要求に対応する読出データの順序性を保
証する必要があるために、アクセス要求制御装置
から発行するアクセス要求が、アクセス要求優先
順位決定装置で選択されない限り、後続のアクセ
ス要求を発行することができない。このため同一
アクセス要求制御装置の後続のアクセス要求が、
複数個備えている記憶装置の中の一つで処理可能
であるにもかかわらず送出できないという状態が
発生し、これにより、アクセス要求発行ピツチの
低下はもとより、記憶装置の使用率の低下にもつ
ながり、システムの性能を著しく低下させる要因
となつていた。

〔発明の目的〕

本発明の目的は、多数のアクセス要求制御装置
が、アクセス要求に対する読出データの順序性を
保証しつつ、毎クロツクピツチでアクセス要求の
発行を可能とするアクセス要求制御方式を提供す
ることにある。

〔発明の概要〕

本発明の要点は、ベクトルデータの如き一連の
データに対するアクセス動作において、アクセス
要求制御装置が発行するアクセス要求を要求発生
順にｍ個単位のグループに分割し、各ｍ個中の各
アクセス要求に０〜（ｍ−１）のアクセス要求識
別子を付加してアクセス要求を発行し、一方の記
憶単位に直結するアクセス要求優先順位決定装置
においては、当該発行アクセス要求が選択された
ことを示すアクセス要求の識別子を発行元のアク
セス要求制御装置に返送することにより、アクセ
ス要求制御装置は最少ｍ個までのアクセス要求
を、アクセス要求優先順位決定装置で選択された
か否かを意識せずに連続して発行することを可能
にするというものである。更に、１番目に発行し
たアクセス要求（識別子‘0'）に対する前記装置
で選択されたことを示す信号が戻つていれば、
（ｍ−１）の識別子をもつたアクセス要求に続き、
連続して識別子０をもつたアクセス要求を発行す
ることが可能になり、以降同様にして連続したア
クセス要求の発行を可能にするものである。

一方、アクセス要求に対する読出データをアク
セス要求発行元対応に送出する読出データ制御装
置では、読出データに付随する識別子を認識して
識別子に対応したバツフア位置にデータを格納
し、格納したデータは識別子の順番通りにデータ
要求元に対して送出する。これによりアクセス要
求制御装置に返送される優先順位決定装置で選択
されたことを示す信号を確認せずに発行したアク
セス要求に対応する読出データの順序性を保証す
ることを可能にするものである。

〔発明の実施例〕

第３図に本発明の一実施例を採用した計算機シ
ステムの主要部の構成例を示す。ここで計算機シ
ステムは、演算装置２０、複数（本実施例では４
とする）のアクセス制御装置４０，４１，４２，
４３、記憶制御装置５０、記憶装置６０、記憶装
置６０と演算装置間のデータバツフアの役割をも
つベクトルレジスタ装置３０を備えている。記憶
装置６０は、各々独立にアクセス可能な複数（本
実施例では４つとする）の記憶バンク６００，６
１０，６２０，６３０からなる。

第４図に、第３図の記憶バンク６００，６１
０，６２０，６３０を含めた記憶制御装置５０の
構成例を示す。記憶制御装置５０は、アクセス要
求スタツク回路７０Ａ，７０Ｂ，７０Ｃ、７０
Ｄ、優先順位決定回路８０、アクセス要求識別子
制御回路８１Ａ，８１Ｂ，８１Ｃ，８１Ｄ、読出
データ転送回路８５、読出データバツフア回路９
０Ａ，９０Ｂ，９０Ｃ，９０Ｄより構成される。

アクセス要求制御装置から発行された参照しよ
うとする記憶装置のアドレス情報を含んだアクセ
ス要求は、該装置対応に設けたアクセス要求スタ
ツク回路７０Ａ，７０Ｂ，７０Ｃ，７０Ｄ、ここ
では、例えば７０Ａに到着する。アクセス要求ス
タツク回路７０Ａに到着したアクセス要求は入力
制御回路７１が示すスタツク位置SO７２ａ，S1
７２ｂ，S2７２ｃ，S3７２ｄのいずれか、例え
ばここではスタツクS0７２ａにセツトされる。
入力制御回路７１は、アクセス要求を格納すべき
スタツク位置‘0'〜‘3'（S0７２ａ〜S3７２ｄに
対応）をスタツクに対して信号７１ａで指示する
回路であり、アクセス要求が１個スタツクに格納
される毎に、次に格納すべきスタツク位置を示す
信号７１ａを‘0'→‘1'→‘2'→‘3'→‘0'…の
ように送出する。

前述において、アクセス要求制御装置から発行
されるアクセス要求は、要求そのもの（コマン
ド）と参照する記憶装置のアドレス情報とから構
成され、このコマンドにより、入力制御回路７１
が示すスタツク位置にセツトされる。そして、図
示していないが、前記コマンドは、入力制御回路
７１にも入力され、入力制御回路７１は、これに
よりアドレス要求をスタツクする位置を示すスタ
ツク番号を１つ進める。

また、後述するようにしてスタツクからアクセ
ス要求を取り出す制御を行つている出力制御回路
７４は、スタツクからアクセス要求を取り出す
と、図示していないが、アクセス要求制御装置に
対して、‘アクセス要求をスタツクから１つ取り
出した’という信号を送出する。

アクセス要求制御装置は、これにより、アクセ
ス要求スタツク回路内のアクセス要求数を管理し
ながらアクセス要求を発行しており、アクセス要
求がアクセス要求スタツク回路からあふれること
はない。

一方、スタツクS0７２ａ、S1７２ｂ、S2７２
ｃ、Ｓ７２ｄに格納されたアクセス要求は、出力
制御回路７４が示すスタツク位置、例えばスタツ
クS0７２ａから選択回路７６を介して優先順位
決定回路８０に送出される。ここで出力制御回路
７４は、アクセス要求を取出すべきスタツク位置
‘0'〜‘3'の値を信号７４ａで示し、入力制御回
路と同様に‘0'→‘1'→‘2'→‘3'→‘0'のよう
にアクセス要求を一つ出力する毎にその値を変え
て選択回路７６に送出する。但し、出力制御回路
７４が入力制御回路７１と異なる点は、スタツク
S0７２ａ、S1７２ｂ、S2７２ｃ、S3７２ｄに対
応するアクセス要求送出制御用フリツプフロツプ
７３ａ，７３ｂ，７３ｃ，７３ｄの値によつて、
該スタツクからのアクセス要求の出力を制御する
ことである。

出力制御回路７４が取り出そうとするスタツ
ク、例えばS0７２ａに対応するアクセス要求送
出制御用フリツプフロツプ７３ａが‘1'であれ
ば、該スタツクS0７２ａのアクセス要求を優先
順位決定回路８０に送出し、一方、該フリツプフ
ロツプ７３ａが‘0'であれば、アクセス要求送出
制御回路７５によつて該フリツプフロツプ７３ａ
が‘1'にセツトされるまで、スタツクS0７２ａか
らのアクセス要求の送出を抑止するとともに、出
力制御回路７４が送出する信号７４ａのスタツク
番号も‘0'に保持するように制御される。

なお、該フリツプフロツプ７３ａが‘1'であ
り、対応するスタツクS0７２ａからアクセス要
求を取り出し、優先順位決定回路８０に送出した
場合には、送出したという情報を出力制御回路７
４からアクセス要求送出制御回路７５を通じて該
フリツプフロツプ７３ａの値を‘0'にリセツトす
る。更にスタツクへのアクセス要求の格納と取出
しのぶつかりを回避する為、入力制御回路７１と
出力制御回路７４に関して、入力制御回路７１が
示すスタツク番号‘0'〜‘3'は出力制御回路７４
が示すスタツク番号より０〜３大きな値（mod.4
の加算において）となるよう制御され、逆に出力
制御回路７４が示すスタツク番号‘0'〜‘3'は、
入力制御回路７１が示すスタツク番号よりmod.4
の加算において小さな値を示すように制御され
る。よつてこのスタツク値の関係を保証する為、
必要であればスタツクS0７２ａ、S1７２ｂ、S2
７２ｃ、S3７２ｄへのアクセス要求の格納およ
び取出しを抑止する。

一方、優先順位決定回路８０に送出されるアク
セス要求７６ａは、例えばスタツクS0７２ａに
格納されていたアドレス情報に加え、アクセス要
求識別子生成回路７７ａ，７７ｂ，７７ｃ，７７
ｄから送出される格納されていたアクセス要求ス
タツク装置７０Ａの番号とスタツク番号を示すア
クセス要求識別子00、01、02、03、例えばスタツ
クS0７２ａに対応する00とから構成される。

優先順位決定回路８０に到着したアクセス要求
７６ａは、そのアクセスしようとする記憶バンク
毎に、他アクセス要求スタツク回路７０Ｂ，７０
Ｃ，７０Ｄから送出されたアクセス要求との間で
優先順位が決定され、選択されると、アクセスし
ようとする記憶バンク、例えばMS0６００に対
してアクセス要求８０ａが送出される。

このアクセス要求８０ａの送出に伴い、アクセ
ス要求識別子８０ｂが、アクセス要求識別子制御
回路８１Ａ（または８１Ｂ，８１Ｃ，８１Ｄに送
られ、アクセス要求識別子の解読器８２によつ
て、該アクセス要求発行元のアクセス要求スタツ
ク回路７０Ａ，７０Ｂ，７０Ｃ，７０Ｄが認識さ
れ、例えばアクセス要求識別子が00、01、02、03
のいずれかであれば、該アクセス要求が記憶バン
クに送出されたことを示すアクセス要求識別子７
５ａが、アクセス要求送出制御回路７５に返送さ
れる。アクセス要求送出制御回路７５では返送さ
れたアクセス要求識別子をもとに、対応するアク
セス要求送出制御用フリツプフロツプ７３ａ，７
３ｂ，７３ｃ，７３ｄを‘1'にセツトする。例え
ば返送されたアクセス要求識別子が00であれば、
該フリツプフロツプ７３ａを‘1'にセツトする。
これにより、スタツクS0７２ａに格納された後
続のアクセス要求は、優先順位決定回路８０に対
して送出可能な状態になる。

一方、記憶バンクMS0６００に対して送出さ
れたアクセス要求８０ａに対応する読出データ６
００ａは、アクセス要求識別子バツフア８３で記
憶バンクアクセスとの時間合せをしたアクセス要
求識別子８３ａとともに、読出データ転送回路８
５へ送られる。読出データ転送回路８５では、ア
クセス要求識別子が示すアクセス要求スタツク回
路番号に基づき、アクセス要求スタツク回路７０
Ａ，７０Ｂ，７０Ｃ，７０Ｄに各々対応する読出
データバツフア回路９０Ａ，９０Ｂ，９０Ｃ，９
０Ｄに読出データ、アクセス要求識別子、例えば
８５ａ，８５ｂを分配する。読出データバツフア
回路９０Ａでは、入力制御回路９１がアクセス要
求識別子８５ｂを取込み、該識別子が示す値00、
01、02、03に対応するデータバツフアB0９４ａ，
B1９４ｂ，B2９４ｃ、B3９４ｄのいずれか、例
えば該識別子８５ｂが00であればB0９４ａに読
出データ８５ａを格納する。これと同時にデータ
バツフアに対応するデータ有効表示用フリツプフ
ロツプ９５ａ，９５ｂ，９５ｃ，９５ｄ、例えば
該識別子８５ｂが00であれば該フリツプフロツプ
９５ａを‘1'にセツトする。

一方、データバツフアへの格納とは独立に、出
力制御回路９２はB0９４ａからB1９４ｂ、B2９
４ｃ、B3９４ｄと順次読出データを選択回路９
３を介してアクセス要求制御装置に対して送出す
る。但し、出力制御回路が取出そうとするバツフ
ア９４ａ，９４ｂ，９４ｃ，９４ｄに対応するデ
ータ有効表示用フリツプフロツプ９５ａ，９５
ｂ，９５ｃ，９５ｄが‘0'を示していれば、読出
データのアクセス要求制御装置への送出は抑止さ
れ、該フリツプフロツプ９５ａ，９５ｂ，９５
ｃ，９５ｄが‘1'にセツトされるまでアクセス要
求制御装置へのデータ送出は待たされる。また、
読出データを該データバツフアからアクセス要求
制御装置へ送出した場合には、例えばデータバツ
フアB0９４ａからであれば、対応するデータ有
効表示用フリツプフロツプ９５ａを‘0'にリセツ
トする。

以上説明したように、本実施例によればアクセ
ス要求の送出側において、連続する４個のアクセ
ス要求の範囲であれば順不同で記憶バンクに対し
て送出することが可能であり、先行するアクセス
要求が記憶バンクに対して送出できない為に後続
のアクセス要求が待たされるという問題が排除で
き、最大３個のアクセス要求の追越しが可能にな
る。

すなわち、優先順位決定回路８０は、各アクセ
ス要求スタツク７０Ａ〜７０Ｄから所定の順序で
送られてくるアクセス要求のMS６０へのアクセ
スの順序の逆転が許されているので、アクセス要
求スタツクのアクセス要求の内、他のアクセス要
求スタツクからのアクセス要求等によりアクセス
中である記憶バンク以外の記憶バンクへのアクセ
ス等の疎外要因のないアクセス要求を時間的に早
く処理することが可能である。

このため、本発明の実施例は、複数の記憶バン
クを持ち、複数のアクセス要求装置からのアクセ
スが行われる記憶装置全体として、単位時間当た
りのアクセス要求処数を増加させることができ、
記憶装置の使用率の向上を図ることができる。

一例として、アクセス要求スタツク回路に入力
される５個のアクセス要求について考えてみる。
５個のアクセス要求をA0、A1、A2、A3、A4と
すると、まず４個のアクセス要求A0、A1、A2、
A3が各々スタツクS0７２ａ、S1７２ｂ、S2７２
ｃ、S3７２ｄに格納される。アクセス要求はス
タツクS0７２ａから順次優先順位決定回路に送
出され、スタツクS0７２ａにはアクセス要求A0
が送出された次のMC（Machine Cycle）でアク
セス要求A4が格納される。なお、アクセス要求
を送出したスタツクに対応するアクセス要求送出
制御用フリツプフロツプ７３ａ，７３ｂ，７３
ｃ，７３ｄは‘0'にリセツトされる。

優先順位決定回路８０で選択され、記憶バンク
に送出されたアクセス要求はその識別子をアクセ
ス要求送出制御回路７５に返送する。ここでは、
アクセス要求A0以外のA1、A2、A3が記憶バン
クに送出されたものとすると、前記フリツプフロ
ツプ７３ｂ，７３ｃ，７３ｄが‘1'にセツトされ
る。つまり、この段階でアクセス要求４個の範囲
内で記憶バンクへの送出順序が入替わつたわけで
ある。但し、アクセス要求Ａ４は、スタツクS0
７２ａに対応するアクセス要求送出制御用フリツ
プフロツプ７３ａが‘1'にセツトされない為、優
先順位決定回路への送出は抑止され、出力制御回
路７４がアクセス要求を取出すスタツク位置も
S0７２ａつまり値‘0'を示したまま保持される。
しかだつて、４個のアクセス要求の範囲を越えて
その記憶バンクへの送出順序が入替わることがな
い。

一方、読出データバツフア側は、アクセス要求
A0に対する読出データがバツフアB0９４ａに到
着し、読出データ有効表示用フリツプフロツプ９
５ａを‘1'にセツトするまで、出力制御回路９２
が、読出データを取出すバツフア位置をB0９４
ａに示したまま保持しており、アクセス要求４個
の範囲で読出データの順序性が乱れることはな
い。

また、アクセス要求A0、A1、A2が記憶バンク
に送出され、アクセス要求A3が未だ記憶バンク
に送出されていなに場合、アクセス要求A0、
A1、A2に対応する読出データは、これらに対応
するデータバツフアに一旦蓄積された後アクセス
要求制御装置に出力される。

その後、アスセス要求A4（＝A0）があり、こ
の要求がアクセス要求A3より先に処理され、そ
の読出データがデータバツフアに保持されても、
出力制御回路９２は、アクセス要求A3に対応す
るデータが読み出されていないことにより、この
アクセス要求A4に対応するデータの送出を待た
せことになる。

すなわち、アクセス要求A4に対応するデータ
は、アクセス要求A3に対応するデータが要求元
に送出された後順番を守つて送出される。本発明
の実施例は、これにより、記憶装置でのアクセス
では順序の逆転が生じるものの、アクセス要求元
に対しては、その要求順序に従つてデータを返送
することができる。

前述のように、本発明の一実施例は、４個を超
えるアクセス要求の範囲に関しても、アクセス要
求の送出側でその順序性を保証することができ、
対応する読出データの順序が乱れることはない。

従つて、本発明は、アクセス要求制御装置に供
給する読出データの順序性を完全に保証すること
が可能である。

〔発明の効果〕

本発明によれば、複数のアクセス要求制御装置
が発行するアクセス要求において、各アクセス要
求をｍ個ずつの単位に分割し、読出データの順序
性を保証しつつ該ｍ個のアクセス要求の範囲内で
記憶装置に対する発行順序を入れ替えることがで
きるので、複雑で多段の優先順位決定回路を備え
る記憶制御装置においても、アクセス要求制御装
置から毎クロツクピツチでアクセス要求が発行可
能であり、更に同一アクセス要求制御装置から発
行するアクセス要求は、ｍ個の範囲内であれば、
記憶装置が受付可能なアクセス要求から順序を入
れ替えて処理可能であり、記憶装置の使用率を高
めることができるので、記憶制御装置のアクセス
要求処理能力の大幅な向上に効果がある。

なお、本実施例では記憶バンク１個に対して一
組のアクセス要求受口／読出データ送出口（ポー
ト）を対応付けたが、一般に記憶バンク内の記憶
素子の動作は記憶制御装置等に比べて低速である
ので、１ポートを複数記憶バンク間で共用する構
成としてもよい。

更に、本実施例では単純な優先順位決定回路を
示したが、アクセス要求制御装置、記憶バンクの
増加に伴い、多段構成の優先順位決定回路または
網構成の優先順位決定回路を用いてもよい。

【図面の簡単な説明】

第１図は従来の記憶制御装置の構成例を示す
図、第２図は優先順位決定のために必要な時間と
アクセス要求発行ピツチの関係を示す図、第３図
は本発明の一実施例を採用した計算機システムの
主要部の構成例を示す図、第４図は第３図の記憶
制御装置の構成例を示す図である。 ７０Ａ，７０Ｂ，７０Ｃ，７０Ｄ……アクセス
要求スタツク回路、７３ａ，７３ｂ，７３ｃ，７
３ｄ……アクセス要求送出制御用フリツプフロツ
プ、７１……入力制御回路、７４……出力制御回
路、７５……アクセス要求送出制御回路、８２…
…アクセス要求識別子の解読器、７７ａ，７７
ｂ，７７ｃ，７７ｄ……アクセス要求識別子生成
回路、９１……入力制御回路、９２……出力制御
回路、９５ａ，９５ｂ，９５ｃ，９５ｄ……読出
データ有効表示用フリツプフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ 独立にアクセス可能な複数の記憶単位で構成
   される記憶装置に対して、複数のアクセス要求制
   御装置が独立にアクセス要求を発生し、前記記憶
   単位毎に設けられたアクセス要求優先順位決定手
   段で該アクセス要求間の優先順位を決定し、選択
   されたアクセス要求を該当記憶単位に送出する記
   憶制御方式において、 複数のアクセス要求制御装置に対応して設けら
   れ、各アクセス要求装置が発生するアクセス要求
   をｍ個記憶するｍ個のスタツクと、 ｍ個のスタツクに記憶される各アクセス要求に
   アクセス要求識別子を付加して前記アクセス要求
   優先順位決定手段に送出する送出手段と、 前記アクセス要求識別子対応に設けられ、アク
   セス要求を前記アクセス要求優先順位決定手段に
   送出した時点でリセツトされる第１のフラグと、 前記アクセス要求優先順位決定手段が、前記送
   出手段からのアクセス要求識別子付きアクセス要
   求を選択したとき、そのアクセス要求識別子に対
   応する前記第１のフラグをセツトする手段と、 前記アクセス要求識別子対応に設けられ、記憶
   装置からの読出データをアクセス要求識別子に対
   応する位置に格納するｍ個の読出しデータバツフ
   アと、 該ｍ個のデータバツフアの１つを選択して、デ
   ータをアクセス要求制御装置に送出する選択手段
   と、 読出しデータが前記バツフアのアクセス要求識
   別子に対応する位置に書き込まれた時点でセツト
   され、該バツフアより読出された時点でリセツト
   される第２のフラグとを備え、 前記送出手段は、前記第１のフラグを参照し、
   該フラグがセツトされているときに、そのアクセ
   ス要求を前記アクセス要求優先順位決定手段に送
   出することが可能であり、 前記選択手段は、前記第２のフラグを参照し、
   該フラグがセツトされているときにそのデータを
   アクセス要求装置に送出することが可能であるこ
   とを特徴とする記憶制御方式。