JPS6125178B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、処理装置やチヤネル等の複数のプロ
セツサに対してメモリを接続するためのメモリイ
ンターフエイス装置に関するものである。

メモリが唯ひとつしか動作しない場合には、メ
モリ制御ユニツトの構成は簡単なものであるが、
スループツトを上げるために複数のメモリを同時
に動作させようとする（インターリーブを行う）
と、幾つかの難しい問題が生じてくる。

従来のインターリーブのやり方のひとつは第１
図に示すように、メモリインターフエイスライン
を複数個用意するものである。ここでは、２本の
インターフエイスラインをもつ２ウエイインター
リーブについて記してある。ここで、７が
CPU、８がチヤネルで、これらプロセツサから
のメモリ使用要求を、メモリ２に対して接続する
役割を果す部分が、メモリ制御ユニツト１であ
る。更に、９はIUポート、１０はEUポート、１
１はチヤネルポートである。メモリは、偶数アド
レスのデータを格納するバンク２−１１〜２−１
ｎと奇数アドレスのデータを格納するバンク２−
２１〜２−２ｎの２組から構成される。従つてプ
ロセツサからのメモリ使用要求は奇数のアドレス
か偶数のアドレスかをメモリ制御ユニツト１内で
判定し、指定されたメモリへの接続を行うわけで
ある。

第２図には、インターフエイスのタイミング信
号を示す。このタイミングは一般にＩ／Ｏインタ
ーフエイス等でも用いられているもので基本的な
タイミングであり、後述する部分でも同様な考え
方が用いられている。これは読出しの場合のタイ
ムチヤートを示したもので、起動タイミング信号
SRVIが出力される時にはアドレスADDRESS、
／WRITE信号が確定している。これでメ
モリに起動がかけられ、読出しが完了した時に応
答信号SRVOがDATAとともに返答される。

このようなメモリインターフエイスの第１の問
題点は、インターフエイスの信号線が多くなるこ
とである。インターフエイスラインは、アドレス
ライン３、データライン４、／WRITE線
５、タイミング線６などから構成されているが、
これが完全に２組必要となる。第２の問題点は、
偶数のバンク同志では並列動作が不可能となるこ
とである。例えば、２−１１と２−１ｎは内部に
タイミング回路をもち本来独立に動作できるのに
それがこのインターフエイス方式では実現できな
くなつている。

本発明の目的は、上記のような問題点に対して
インターフエイスラインの数を少くし、さらに、
実装されたメモリの枚数だけ独立に動作できるよ
うにする改良されたインターフエイス装置を提供
することである。

メモリ使用には、読出しと書込みの２つの場合
があるが、この中で問題となるのは読出しで、一
般にメモリアクセスタイムは時間がかかるため、
工夫が必要である。本発明では、メモリの起動と
データの読出しを別々のタイミングシーケンスと
している。即ち、メモリ読出しは、まずメモリに
起動をかけるためのタグ応答（AWSRVI、
AWSRVO）を行い、データの読出しのためのタ
グ応答（RSRV1、RSRVO）行う。また起動時に
使用するインターフエイスラインと、読出しの時
に使用するインターフエイスラインは別々のもの
である。またメモリへ書込む場合には読出しのタ
イミングシーケンスは不要であり、この場合には
起動時にアドレスと書込データとを送出すること
によつて処理が完結する。

以上のような方法によつて、メモリへのアクセ
ス時間のように長く待たされる部分では、インタ
ーフエイスラインを占有しないで済むために、高
スループツトを得ることが可能である。従つて最
良の場合、メモリの実装枚数だけ起動をかけ、
次々に読出すことが可能となる。

第３図に本発明の使われ方に関して説明した、
システム全体の構成を示す。メモリバランスライ
ンは２組に分けられる。１組は、メモリの起動時
に使われるメモリ起動ライン２２であり、これ
は、アドレスライン３Ａ、WRITEデータライン
４Ａ、／WRITEライン５、起動タイミン
グライン６Ａから構成され、もう１組は、メモリ
読出し時に使われるメモリ読込ライン２３で、こ
れはアドレスライン３Ｂ、READデータライン４
Ｂ、READタイミングライン６Ｂから構成され
る。

起動タイミングライン６Ａは、起動要求信号
AWSRVIを乗せるラインと、メモリからの起動
応答信号AWSRVOを乗せるラインとより成る。

タイミングライン６Ｂは、読出し時の読出し要
求信号RSRVIを乗せるラインと、メモリからの
読出し完了信号を乗せるラインとより成る。

この他のタグ線は説明は省略する。

メモリの読出しの場合のタイムチヤートを第４
図に示す。まずメモリ制御ユニツトからアドレス
ライン３ＡへのADDRESS(A)とREAD／WRITE
ライン５への／WRITE信号との確定後、
ライン６Ａ上にAWSRVIが乗りメモリに出力さ
れる。これをメモリ側が受取つた時、ライン６Ａ
上にAWSRVOが乗り、メモリ制御ユニツト１に
返答される。

これでメモリ読出しのための起動シーケンスが
完了したわけで、メモリ側は読出しの動作が開始
される。これで、メモリ起動ライン２２は占有が
解除され、別の起動シーケンスに使用できる状態
となる。また、続いて、メモリ読込みライン２３
では、ADDRESS(B)がアドレスライン３Ｂを介し
て出力され、且つRSRVIがメモリ起動ライン２
２のライン６Ｂを介してメモリに送られる。メモ
リ側では、メモリ読出しが完了した時に、READ
データライン４Ｂを介してRDATA（読出しデー
タ）を送ると共に、ライン６Ｂを介してRSRVO
を送り返す。ここで、アドレスラインはＡとＢの
２本あるが、Ａは、全部のビツトは必要であるの
に対し、Ｂは、メモリバンクを指定する分だけあ
れば良く、メモリバンク数が16の場合には４本
（並列伝送時）で良い。

またメモリ書込む場合には、メモリ起動ライン
２２だけ使つて、まずライン３Ａ上にADDRESS
(A)、ライン４Ａ上にWDATA、ライン５上に
／WRITEを乗せて内容確定させ、次いで
ライン６ＡにAWSRVIを乗せて出力させる。こ
れを受取るとメモリ側からライン６Ａを介して
AWSRVOが返される。この書込みの場合には、
メモリ読込みライン２３は使用されない。

以上のことを実行するためのハードウエア構成
を第５図に示す。アービタ１２は、CPU、チヤ
ネル等のプロセツサからのメモリ使用要求１４を
受けてこの中のひとつを選択して選択信号(A)１５
として出力する部分である。この選択信号１５は
セレクタ１７，１８に入力して、それぞれ４個の
入力（プロセツサ７，１０，８−１，８−２から
の４個の入力を云う）の中で、選択信号１５の該
当するプロセツサの入力を選択してライン２２上
に出力させる。セレクタ１７では選択プロセツサ
の出力する／WRITEのライン５、及びラ
イン６Ａを選択し、セレクタ１８では選択プロセ
ツサのアドレスライン３Ａ、データライン４Ａを
選択する。

かくして、選択されたプロセツサは、セレクタ
１７，１８を介してメモリと接続され、メモリ起
動ライン２２を使用して、メモリに起動をかけ
る。尚セレクタ１７，１８は簡略化して書いてあ
るが、複数のプロセツサからの信号のひとつを選
択するセレクタの役割と、メモリからの信号（タ
グ応答信号など）を、接続されたプロセツサに分
配する役割の２つの機能を持つている。

セレタク１７は、各プロセツサからの／
WRITE指令及び起動タイミングを選択する部分
で、選択結果がライン５，６Ａを介してメモリへ
伝達される。またこれは、FIFOバツフア１３へ
の書込み条件信号３５として使われる。この書込
み条件信号３５は、ライン６Ａ上のAWSRVOで
ある。

FIFOバツフア１３は、その出力１６は、セレ
クタ１９の選択用であり、セレクタ１９はこの出
力１６によりメモリ読込ライン２３と選択プロセ
ツサとを接続する。

尚、FIFOバツフア１３への書込みは、アービ
タ１２で選択されたプロセツサの中で、セレクタ
１７での出力１６がメモリ読出し要求の場合だ
け、選択プロセツサの使用要求を書込むこととす
る。ここで、プロセツサの使用要求とは選択プロ
セツサの装置番号と考えてよい。

更に、FIFOバツフア１３は、最先入力を最先
出力する。

上記メモリ読出しか否かは、／WRITE
ライン５によつて指定できる。

FIFOバツフア１３の最先出力はライン６Ｂ上
のRSRVO４７（読込み完了信号）が発生する毎
に行われる。

具体例で説明する。例えば、ポート（プロセツ
サ対応）９からメモリ読出し要求があつた場合、
先ず、アービタ１２の指示のもとに、セレクタ１
７，１８でポート９の選択を行い、起動ライン２
２を介してのポート９とメモリとの接続路を形成
する。ポート９対応のプロセツサは起動ライン２
２を介してメモリの起動を行う。

次に、信号３５のタイミングFIFOバツフアに
ポート９の対応番号（ポート番号はプロセツサ番
号と考えてもよい）を格納させる。次いで、順番
がきた時に、FIFOバツフアの指示１６のもとで
セレクタ１９が読込みライン２３を介してポート
９とメモリとの経路を形成し、次いでライン２３
を介してポート９へ読出しデータを読込ませる。

FIFOのバツフアの数は、第５図の場合には４
つで良い。これは、ひとつのポートからのメモリ
要求は、サービスが完了してからでないと、次の
要求が出されないためであり、最大限にメモリ要
求が到着した場合でも、ポート数４より大きくは
ならないからである。

第６図は、アービタ１２の詳細構成を示したも
のである。メモリの使用要求１４は、オアゲート
３２、アンドゲート３３を経由して、Ｄフリツプ
フロツプ３４がセツトされた時の条件をもつて、
ラツチレジスタ２４に記憶される。インバータ２
６〜２８、アードゲート２９〜３１は、優先度の
高いものを選択する回路であり、この優先選択が
完了したときに、デイジイ回路３６を介して、セ
ツトパルスが出力され、ラツチレジスタ２５にセ
ツトされる。この出力が選択信号(A)１５となる。
ここでフリツプフロツプ３４は、どれかが選択さ
れている時に１となるもので、転送完了タイミン
グ３５によつてリセツトされる。

また第７図は、FIFOバツフア１３の構成を示
したものである。４本のラツチレジスタ４３〜４
６は、選択信号(A)１５を取込んで記憶する部分で
あり、４進力カウンタ３７及びデコーダー３８及
びアンドゲート３９，４０，４１，４２がセツト
すべきレジスタを指定する。

ここで記憶すべき選択信号１５とは、選択プロ
セツサの装置番号（又はポート番号）である。セ
ツト手順は、先ず、書込み条件信号３５が入力す
る毎にカウンタ３７はカウントアツプ（更新）す
る。この信号３５はライン６Ａ上のAWSRVOで
あり、起動応答信号である。

カウンタ３７の計数値は、デコーダ３８でデコ
ードされ、デコード結果は選択信号１５をどのラ
ツチレジスタ４３〜４６にラツチするか決定す
る。即ち、カウンタ３７の計数値が“１”→レジ
スタ４３、“２”→レジスタ４４、“３”→レジス
タ４５、“４”→レジスタ４６へラツチさせる。

一方、読出しは、４進カウンタ４８によつて４
本のレジスタの内１本がセレクタ４９によつて選
択される。読込み完了タイミング４７は、カウン
タ４８の更新に使用される。

即ち、完了信号４７（RSRVO）が発生する毎
にカウンタ４８はカウントアツプ（更新）し、該
カウンタ４８の計数値は、レジスタ４３〜４６の
どの出力を選択するかを決定する。そのために、
先ず、カウンタ４８の計数値が“１”では43、
“２”では44、“３”では45、“４”では46の各内
容を選択信号１６として取出すべくセレクタ４９
を選択する。

次に、第８図に示した全体の動作タイミングに
より全体の動作を説明しよう。図に示す如く、
ADDRESS(A)として、１、２、３………が順次発
生するものとする。先ず、ADDRESS(A)の「１」
に対応して／WRITEが発生し、これに伴
つて起動ライン２２はADDRESS(A)の“１”によ
る占有が行われる。この占有区間はAWSRVOが
“０”になる時点で解除される。一方、FIFOに
はAWSRVOが“１”になつた時点で上記
ADDRESS(A)の「１」の情報がセツトされ
（FIFO set DATA）、同時にFIFOの性格からこ
の情報が同時出力１６（FIFO out DATA）と
なる。このFIFOによる「１」出力はRSVOが
“１”から“０”になる時点まで続く。この出力
状態下では、読み込みライン「１」によつて占有
される。次に、ADDRESS(A)の「２」に関する起
動処理に移る。この起動処理でも同様に起動動ラ
イン「２」による占有が行われ、この占有区間内
のAWSRVOが“０”から“１”になつた時点で
FIFOには「２」がセツトされる。この「２」が
セツトされた段階で“１”による読み込みライン
の占有が解除されていれば、「２」による読み込
みラインの占有に移るが、図に示すように「１」
に関する読出しデータRDATAが未だ読出されて
いない状態の時には、読み込みラインを「２」に
よつて占有することはできない。従つて、FIFO
の出力は「２」とはならない。かかる状態下で時
間経過し、「１」に関するRDATAが得られる
と、FIFOの出力の「１」に関する出力はブツシ
ユされ、次にセツトされた「２」の出力を行う。
この時、「１」による読み込みラインの占有は解
除される。次いで、「２」による読み込みライン
の占有が行われてRDATAの読出しが行われる。
以下、同様にして、起動ラインの占有、読み込み
ラインの占有が順次行われ処理されてゆく。

以下の本発明によれば、メモリ読出し時、メモ
リのアクセスタイムの間、メモリバスを占有しな
くてもよくなるために、メモリのスループツトが
向上する。且つ、メモリバスを時分割で使用する
ために、必要な線の本数を少なくできた。

【図面の簡単な説明】

第１図は従来例図、第２図はそのタイムチヤー
ト、第３図は本発明の実施例図、第４図はそのタ
イムチヤート、第５図、第６図、第７図は本発明
のより具体的な実施例図、第８図は本発明の全体
動作説明のためのタイムチヤートである。 １……メモリ制御ユニツト、２……メモリ（ボ
ード）、７……CPU、８……チヤネル、２２……
メモリ起動ライン、２３……メモリ読込みライ
ン、１２……アービタ、１３……FIFOバツフ
ア。

Claims (1)

1. 【特許請求の範囲】 １ 複数個のメモリと、 処理装置、チヤネル等の複数個のプロセツサ
   と、 該複数のプロセツサとのインターフエースを行
   うメモリ制御ユニツトと、 該メモリ制御ユニツトと上記複数のメモリとを
   結ぶ、互いに非同期な、共用のメモリ起動ライン
   と共用のメモリ読込みラインと、 上記メモリ制御ユニツトは、 複数のプロセツサのメモリの使用要求を受付け
   ると共に複数の使用要求同時発生時には優先順位
   に応じて使用要求を受付けるアービタと、 該アービタで受付けた使用要求に従つて受付け
   対象となつたプロセツサとメモリとを上記共用起
   動ラインを介して接続せしめると共に、該起動ラ
   インを介しての上記対象プロセツサからのメモリ
   アドレス及び読出し指令又は書込み指令とを送出
   し、対応メモリからの起動応答信号を上記起動ラ
   インを介して上記対象プロセツサに送出せしめる
   第１のセレクタと、 上記アービタで受付けた使用要求を、対応メモ
   リからの起動ライン上の上記起動応答信号のタイ
   ミング及び使用要求の起動順位に応じて格納する
   FIFOバツフアと、 該FIFOの最先出力によつて複数のプロセツサ
   の対応プロセツサとメモリとを上記読込みライン
   を介して接続せしめると共に、該読込みラインを
   介して上記プロセツサからのアドレスを対応メモ
   リに送出し、対応メモリからの読出し完了信号及
   び読出しデータとを該読込みラインを介して上記
   対象プロセツサに送出せしめる第２のセレクタ
   と、 該読込みライン上の読出し完了信号によつて上
   記FIFOバツフアの最先出力の順位を更新せしめ
   る手段と、 より成るメモリインターフエース装置。