JP2575557B2

JP2575557B2 - スーパーコンピユータシステム

Info

Publication number: JP2575557B2
Application number: JP3276591A
Authority: JP
Inventors: クリスチーヌ・マリー・デスノイヤーズ; デリツク・レロイ・ガーマイアー; シエリル・マリー・ジエンコ; ドナルド・ジヨージ・グリス; ウイリアム・ロバート・ミラニ; マイケル・パトリツク・ムフラダ; ドナ・キヤロル・マイヤーズ; ピーター・ケネス・スツウエツド; ヴアデイム・ミロン・シンカー; アントワネツト・エライン・ヴアロン; カール・アルフレツド・ベンダー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-11-13
Filing date: 1991-09-27
Publication date: 1997-01-29
Anticipated expiration: 2012-01-29
Also published as: US5363484A; EP0486167A3; EP0486167A2; JPH04267464A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はスーパーコンピユータシ
ステムに関し、特に複数のコンピユータを組み込んだシ
ステムについて、複数のコンピユータ及び機構間におい
て情報を共用してコンピユータ対間のデータの直接転送
をし得る内部共用共通記憶手段をもつコンバイナ／メモ
リ相互接続システムに適用して好適なものである。

【０００２】

【従来の技術】大きな科学技術上の命題を複数のコンピ
ユータを関連動作させて解決するとき、これらのコンピ
ユータは実行中のあるポイントにおいてデータを共用し
なければならない。コンピユータ間の通信チヤンネルに
よりコンピユータはコンピユータ間においてデータを転
送し共用を実行することができる。共用メモリ動作がス
タートする場合には共通の同期化機構（ロツク）を配設
することにより関連動作するコンピユータの正しい動作
を保証しなければならない。

【０００３】高性能並列インタフエース（High Perform
anceParallel Interface 「ＨＩＰＰＩ」）と称する情
報処理用のアメリカンナシヨナルスタンダーヅインステ
イテユート（ＡＮＳＩ）Ｘ３Ｔ９−３リンクは25ｍまで
の長さの燃線対銅ケーブルを用いるデータ処理装置間で
の 800又は1600Ｍバイト／秒のピークデータ速度に対し
て提案されているものである。本発明はパケツトを用い
パケツト内のバーストのピークデータ速度が高性能並列
インタフエース「ＨＩＰＰＩ」と同様に 800又は1600メ
ガバイト／秒である直接メモリアクセスリンクに関す
る。これより高速の直列光データリンクについての標準
はまだないが、このコンバイナ／メモリシステムはこの
リンクにも使用し得る。米国特許出願第３５８７７４号
（出願日1989年５月30日）には独立したバスを有するペ
ージング記憶手段をもつ「ＩＢＭ３０９０」のようなプ
ロセツサコンプレツクスについて、この新しく提案する
標準のような高速リンク（ＨＳＬ）を実施する装置及び
方法が示されている。この出願においてはプロセツサコ
ンプレツクスの外部記憶手段のページング記憶ポートを
介していかにしてこのプロセツサコンプレツクスを結合
するかが示されている。また本発明は直接メモリアクセ
スリンクアダプタ及び「３０９０」のようなコンピユー
タコンプレツクスを互いに又は他のスーパーコンピユー
タ若しくはコンピユータコンプレツクスに相互接続して
この別個のコンピユータを共通の内部共用記憶手段に相
互接続するための高性能並列インタフエース「ＨＩＰＰ
Ｉ」標準のようなケーブル構成を有するコンバイナ／メ
モリ相互接続システム及びコンピユータに関している。

【０００４】簡単な高性能並列インタフエース「ＨＩＰ
ＰＩ」クロスポイントスイツチシステムはネツトワーク
システムズ社から市販されている。各入力ポートは高性
能並列インタフエース「ＨＩＰＰＩ」互換ソース（ｃｏ
ｍｐａｔｉｂｌｅｓｏｕｒｃｅ）であり、各出力ポー
トは高性能並列インタフエース「ＨＩＰＰＩ」互換宛先
（ｃｏｍｐａｔｉｂｌｅｄｅｓｔｉｎａｔｉｏｎ）で
ある。接続は高性能並列インタフエース「ＨＩＰＰＩ
Ｉ−フイールド」により直接制御される。このフイール
ドは要求によりこのソースから送られる。スイツチはこ
のＩ−フイールドの部分を用いることにより要求された
出力ポート番号を得るようになされている。要求された
出力ポートが話中であるか又はカードケージ（ｃａｒｄ
ｃａｇｅ）にない場合にはその要求は排除され、そう
でない場合には接続がなされてＩ−フイールドが高性能
並列インタフエース「ＨＩＰＰＩ」宛先又は他のスイツ
チに通される。この高性能並列インタフエース「ＨＩＰ
ＰＩ」スイツチはＩ−フイールドに基づく接続を与え完
了するまでそのままとしその後切り離すだけである。こ
のスイツチは高性能並列インタフエース「ＨＩＰＰＩ」
ポートからこのスイツチ自身が知能を有さない他の高性
能並列インタフエース「ＨＩＰＰＩ」ポートのまでであ
る。このスイツチは「クレイ（Ｃｒａｙ）」スーパーコ
ンピユータ及び「ＩＢＭ」のメインフレームを接続し、
又は「クレイ」スーパーコンピユータのメインフレーム
は高性能並列インタフエース「ＨＩＰＰＩ」ポートの１
個を介して補助記憶高速デイスクに別途接続される。こ
のスーパーコンピユータが高速デイスク補助記憶手段を
使用する場合には、要求される量が多くても少くてもそ
のような記憶手段からデータを取り出すにはかなり長い
時間が必要である。高性能並列インタフエース「ＨＩＰ
ＰＩ」形接続のプロトコルにおいてはデータは一般にパ
ケツトとして送られる。

【０００５】

【発明が解決しようとする課題】上記米国特許出願につ
いて述べたように、例えば４台の「３０９０」のクラス
タをページング記憶バス及び高性能並列インタフエース
「ＨＩＰＰＩ」アダプタと同様の高速リンクアダプタを
用いる高速リンクを介して互いに接続することができ
る。このオペレーシヨンはページモードにより動作する
のでオペレーシヨンは非常に高速であつて命令によりブ
ロツクを動かす際の主メモリアクセス速度に非常に近い
ものである。複数の「３０９０」を互いに又は他のコン
ピユータにさらにそれらコンピユータが共通の記憶手段
を共用する拡張記憶手段に接続する方法が望まれる。

【０００６】

【課題を解決するための手段】かかる問題を解決するた
め本発明においては、スーパーコンピユータシステム１
０において、コマンド及び宛先情報を識別する各新パケ
ツトのスタート時にヘツダページをもつパケツトとして
信号を送信及び受信する直接メモリアクセスリンクアダ
プタをそれぞれ有する複数のコンピユータと、内部共用
メモリ手段及びスイツチ手段を含みかつポートにおいて
パケツトとして信号を送信及び受信する直接リンクアダ
フタをもつ複数のポートを有するコンバイナ／メモリシ
ステムと、各コンピユータ及びアダプタにおける各異な
るポート間を接続する直接メモリアクセスリンクとを具
え、スイツチ手段は受信されたヘツダページに応動して
パケツトをコマンドに従つて他のコンピユータ又は内部
共用メモリに接続する手段を含むようにする。

【０００７】

【作用】複数のコンピユータシステムをコンバイナ／メ
モリシステムにより高性能並列インタフエース「ＨＩＰ
ＰＩ」と同様の直接メモリアクセスリンクによつて相互
接続する。各コンピユータシステムはリンクアダプタを
有し、各パケツト内のバーストとしてのデータパケツト
及びコンバイナ／メモリシステムの共用内部メモリ又は
他のコンピユータとをリンクするためのコマンドを示す
各パケツト用のヘツダページを送信する。コンバイナ／
メモリシステムはこの共用内部メモリ及び上記パケツト
を送受信するための各ポートにリンクアダプタを有する
複数のスイツチシステムを含む。このスイツチシステム
はデコーダを含み、このデコーダはバケツトのヘツダペ
ージをデコードすることによりそのパケツト内のデータ
をヘツダ内のコマンドによつて他のコンピユータ又はそ
の共用内部メモリに、実用上同時に、結合するようにで
きる。

【０００８】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【０００９】図１は複数のコンピユータシステムすなわ
ち多重コンピユータシステム１０のブロツク図であり共
用コンバイナ／メモリシステム１１を含み、複数のコン
ピユータシステム１２、１３、１４、１５例えば「ＩＢ
Ｍ３０９０」マルチプロセツサシステム１２、１３及び
「クレイＸＭＰ」コンピユータ１４、１５のような他の
コンピユータをそれぞれポート１、２、３及び４におい
てそれぞれ相互に接続している。

【００１０】これら他のコンピユータは「ＩＢＭＲＩ
ＳＣ６０００」コンピユータであつても良い。情報及び
コマンド転送機構のアーキテクチヤは、情報が通信プロ
トコルを満足する限りコンピユータ設計には無関係に流
れるものである。それぞれのコンピユータは高性能並列
インタフエース「ＨＩＰＰＩ」標準リンクアダプタのよ
うな直接メモリアクセスリンクアダプタ１２ａ〜１５ａ
を有しデータは例えば256サイクルの１つのダブルワー
ドバーストとして別個の送信及び受信パケツトで送られ
る。また、この例については適正な高性能並列インタフ
エース「ＨＩＰＰＩ」制御が別個に送られる。コンピユ
ータ１２〜１５とコンバイナ／メモリシステム１１間の
ケーブル１７は高性能並列インタフエース「ＨＩＰＰ
Ｉ」標準ケーブルのような高速直接メモリアクセスリン
クケーブルである。好適な実施例においてはクロツクを
それぞれ40ナノ秒とするとデータは72ビツト幅で送られ
る。ページ境界は例えば２個の 256サイクルダブルワー
ドバーストである。すべてのパケツトについてのデータ
の第１ページはヘツダページを含む。またシステム１１
のポートを用いて他の複数のコンピユータシステムを付
加し、当該付加されたプロセツサ及びメモリの数を増す
こともできる。この共用コンバイナ／メモリシステム１
１は４台の「３０９０」又は複数台の「３０９０」又は
１台以上の例えば「クレイＸＭＰ」スーパーコンピユー
タのような他のプロセツサが単一データオペレーシヨン
に基づき動作し得るようにすることにより並列ＦＯＲＴ
ＲＡＮ性能を向上させるために使用できる。メモリユニ
ツトに対するプロセツサの比率はアプリケーシヨンによ
り決まり、付加されるコンピユータによるメモリの帯域
幅の期待利用度に合致したものであるべきである。

【００１１】図２に示すようにこのコンバイナ／メモリ
システム１１は４個のバツフアインターフエースロジツ
クサブユニツト（バツフアインタフエースロジツクＢＩ
Ｌ）２０〜２３、スイツチ２５、ロツク／構成機構２７
及び共用メモリとして４個の基本記憶モジユール（基本
記憶モジユールＢＳＭ）３０〜３３からなる。バッフア
インタフエースロジツクＢＩＬ２０〜２３はケーブル１
７及び内部スイツチ２５を介してそれぞれ接続すべきコ
ンピユータシステム１２〜１５の通信チヤンネルに対す
るインターフエースとなる。スイツチ２５はメツセージ
通過とメモリアクセスの要求との間を仲裁する。これは
コンピユータに相互の通信のためのパスを共用メモリ基
本記憶モジユールＢＳＭ３０〜３３又はロツク／構成機
構２７との通信のためのパスを与える。ロツク機構２７
はこの関連動作プロセスの同期化を実行する。「３０９
０」コンピユータ又は「クレイ」コンピユータシステム
及びシステム１１間の接続は例えぼ高性能並列インタフ
エース「ＨＩＰＰＩ」プロトコルのような高速プロトコ
ルによる。

【００１２】高性能並列インタフエース「ＨＩＰＰＩ」
バスはクロツク制御ライン、インタコネクト（ソースか
ら宛先へ）制御ライン、インタコネクト（宛先からソー
スへ）制御ライン、要求制御ライン、コネクト制御ライ
ン、送受信用のパケツト及びバースト制御ラインを有す
る。コンピユータシステム（１２〜１５）はそのアダプ
タ（１２ａ〜１５ａ）を介してクロツクとインタコネク
ト信号を送り宛先がインタコネクト信号で応じる。コン
ピユータ１２〜１５からそれらのアダプタ２０ａ〜２３
ａを介してシステム１１を通るメツセージは複数の４Ｋ
バイトのページからなるパケツトにより構成される。第
１のデータページはヘツダページであり実行されるオペ
レーシヨン又は「コマンド」を記述し、さらに宛先ポー
トを示す。図３はヘツダページフオーマツトを示す。こ
のヘツダページの後にＮ個のデータページが続く。この
ヘツダページの第１フイールド及び第１ダブルワード
（ＤＷＯ）は「コマンド」信号（ＣＮＤ）を含む。「信
号」形のコマンドの場合にはこれは１つのコンピユータ
システム（例えばシステム１２）として他のコンピユー
タ（例えばシステム１３）にデータを送らせる。「信
号」コマンド用のヘツダフイールドはパケツト内のペー
ジの総数であるブロツクカウント（ＢＣＮＴ）、宛先
（ＤＳＴ）（そのパケツトの宛先ポート）及び第５ダブ
ルワード（ＤＷ４）によりはじまるメツセージを含む。
ヘツダの「書込み」又は「記憶」コマンドはコンピユー
タが共用メモリ基本記憶モジユールＢＳＭ３０〜３３に
データブロツクを記憶し得るようにするものである。ま
たこれは各記憶手段のスタートアドレスと長さを特定す
ることにより複数の領域にわたりデータブロツクを配布
し得るようにする。ブロツクカウントフイールドはメツ
セージアドレスフイールド内にセツトされたアドレスペ
ージカウントの総数を示す。基本記憶モジユールＢＳＭ
へのデータの読取り又は書込みを含む動作については第
５ダブルワード（ＤＷ４）においてはじまる図３のメツ
セージ又はアドレスフイールドは図４に示すようにペー
ジアドレス及びページカウントのリストで構成される。
これら長さの和は記憶されているデータの総量に等しく
なくてはならない。「読取り」コマンドはプロセツサが
この共用メモリからデータを取り出し得るようにする。
そのアーキテクチヤは、複数のデータブロツクが１つの
ブロツクとして取り出し得るという点において「記憶」
のそれと同じである。「クリアデータ」コマンドにおい
てはコンピユータがこの共用メモリ内のデータをクリア
し得るようにするものである。これは「書込み」コマン
ドと同じであるがデータを送る必要はない。これにより
データブロツクが各記憶領域のスタートアドレス及び長
さを特定することにより複数のメモリ領域に亘つて配布
し得るようになる。「ロツク」コマンドは 256個の１バ
イトロツク機能をもつ「テスト」及び「セツト」コマン
ドの機能と等価の機能を実行する。その位置が使用でき
れば当該位置が新しいロツク識別（ＩＤ）番号でロツク
される。使用できなければ、その要求端末にそのロツク
の障害が通知され、このシステムは再び実行されなけれ
ばならない。ヘツダフイールドはコマンドフイールド、
ロツクテーブル内の位置（ロツクインデクスＬ．ＩＸ）
及びその指標によりポイントされる位置へ挿入されるＩ
Ｄ（ロツク識別子Ｌ．ＩＤ）により構成される。「ロツ
ク及び読取り」コマンドはロツクコマンド及び読取りコ
マンドの組合せである。読取りはロツクコマンドが有効
の場合にのみ実行される。これはヘツダページのみから
構成される。このヘツダフイールドはコマンド、ロツク
インデクス、ロツクＩＤ、ブロツクカウント及びページ
アドレス−ページカウント対から構成される。これはロ
ツク及び読取りシーケンスのオーバヘツド及び待ち時間
を減少させるために配設されている。「記憶及び更新コ
マンド」は記憶コマンド及び更新コマンドの組合せであ
り、更新は書込みコマンドが完全に有効な場合にのみロ
ツクする。これは記憶及び更新シーケンスのオーバヘツ
ド及び待ち時間の減少のために配設されている。ヘツダ
ページフイールドはコマンド、ロツクインデクス、ロツ
クＩＤ、ブロツクカウント及びページアドレス−ページ
カウント対を含む。このヘツダにはデータページが続
く。コマンド「更新ロツク」は検査を実行せずにロツク
テーブル内のロツク位置の値をポートが変更し得るよう
にするものである。これは通常１つの位置を非ロツクす
るために用いられるがエラー条件においてロツクを再配
置するために監視プログラムコードにより使用すること
ができる。「ロツクテーブル読取り」コマンドはポート
がロツクテーブル全体を読み取ることができるようにす
るものである。これは通常監視プログラムコードにより
用いられてエラー条件の診断を実行する。「構成テーブ
ル読取り」コマンドはポートが構成テーブルを読み取り
得るようになされておりこの構成テーブルは付加される
ポートの数についての情報、システム内のメモリの量及
びバツド（bad ）メモリページテーブルの位置を含む。

【００１３】図５はバツフアインタフエースロジツク
（ＢＩＬ）の機能ブロツク図である。この実施例におけ
る高性能並列インタフエース「ＨＩＰＰＩ」データ信号
は72ビツト幅であり、40ナノ秒クロツクサイクルで動作
する。データは64ビツトであり、パリテイは８ビツトで
ある。データビツトとは別に上述した受信制御信号及び
送信制御信号がある。この制御信号は40ナノ秒クロツク
信号、ソースから宛先への相互接続を行わせるインタコ
ネクト信号及び宛先からソースへの相互接続を行わせる
他の分離した制御信号とを含む。さらに「要求」（ソー
スから宛先へ）制御信号、宛先からソースへの「コネク
ト」信号、パケツト「信号」及び「バースト」信号があ
る。この順番については上述した。受信及び送信につい
てのこれら制御信号群はケーブル１７のリード１７ｃに
与えられる。さらに72ビツト幅のデータ受信ライン１７
ａ及び72ビツト幅のデータ送信ライン１７ｂが配設され
ている。本発明のシステムによれば「ＩＢＭ３０９０」
のようなコンピユータのうちの１個が１つのポート（１
〜４）に接続され、「要求」及び「コネクト」がリター
ンされて受信されるとこのシステムは接続状態のままと
なり、パケツト制御信号を待つ状態となる。コンピユー
タが接続されないとフエンスド（fensed）制御信号が与
えられる。パケツト制御信号が送られるとパケツトデー
タがヘツダページにおいてスタートし、ヘツダページ後
には任意の数の４Ｋバイトデータページを所有できる。
各パケツトは複数のバースト制御信号を含むことができ
る。ページ境界は２つの 256ワード（ 256ダブルワー
ド）バースト（ 512×８＝４Ｋバイト）である。すなわ
ち各ページはそれぞれが 256個のダブルワード（64ビツ
ト＋８パリテイビツト）を有する２個の２Ｋバイトバー
ストから構成される。本発明によればバースト当り最大
256データサイクルとなる。40ナノ秒の各クロツクサイ
クルが72ビツト幅のデータを送る。 256サイクル後にそ
のバーストの最終ワードは各ワード（ＬＬＲＣ）につい
て72ビツトうちの１つからなる冗長コードを含む。この
高性能並列インタフエース「ＨＩＰＰＩ」又は擬似高性
能並列インタフエース「ＨＩＰＰＩ」データ及び制御信
号は、同一のバツフアインタフエースロジツクＢＩＬ２
０〜２３に接続したコンピユータ１２〜１５により送ら
れる。各バツフアインターフエースロジツク（ＢＩＬ）
（２０〜２３）は図２に示すように１個の高性能並列イ
ンタフエース「ＨＩＰＰＩ」アダプタ２０ａ〜２３ａを
含む。図５の高性能並列インタフエース「ＨＩＰＰＩ」
アダプタ１０１はバツフアインタフエースロジツクＢＩ
Ｌのうちの１個（１００）についてのアダプタ２０ａ〜
２３ａのうちの１個を示しており、受信器レジスタ１０
３、送信器１０５及び制御ユニツト１０７を含む。受信
器レジスタ１０３はコンピユータからこのインターフエ
ースロジツクのポートに関連した受信データバス１７ｂ
を介して高性能並列インタフエース「ＨＩＰＰＩ」デー
タを受ける。送信レジスタ１０５は出力バツフア１１１
を介してスイツチ２５からデータを受ける。このデータ
は送信データバス１７ａを介してバツフアインタフエー
スロジツクＢＩＬに接続した宛先コンピユータに送られ
る。制御ユニツト１０７はクロツク、２つのインターコ
ネクト、要求、コネクト、パケツト及びバーストについ
ての送信及び受信高性能並列インタフエース「ＨＩＰＰ
Ｉ」制御信号を別途送信し、受信する。受信器レジスタ
１０３はコンバイナ／メモリシステム１１の局所システ
ムクロツク１１２及びバツフアインタフエースロジツク
ＢＩＬに接続したコンピユータの入力クロツク間を同期
化させなくてはならない。このアダプタの制御ユニツト
１０７に受信されるクロツク制御信号は高性能並列イン
タフエース「ＨＩＰＰＩ」接続したコンピユータ１２〜
１５に接続した高性能並列インタフエース「ＨＩＰＰ
Ｉ」のうちの１個からのクロツク信号である。高性能並
列インタフエース「ＨＩＰＰＩ」付加コンピユータから
バツフアインタフエースロジツクＢＩＬ１００への入力
データは制御ユニツト１０７に入る受信コンピユータク
ロツクにより受信レジスタ１０３へとタイミングをとら
れて入り、コンバイナ／メモリシステム１１の局所クロ
ツク１１２に基づき受信レジスタ１０３からタイミング
をとられて出る。受信レジスタ１０３はデータ捕獲ラツ
チ、同期化ロジツク及びＬＬＲＣチエツカを含む。レジ
スタ１０３からの出力は局所システムクロツク１１２に
よりクロツクされる。送信レジスタ１０５は出力バツフ
ア１１１からデータを受け取り、パリテイを検査し、そ
のデータ用のＬＬＲＣを発生して挿入し、そのデータを
送信高性能並列インタフエース「ＨＩＰＰＩ」インター
フエース１０５を介して付加されたコンピユータに送
る。受信レジスタ１０３においての受信データは入力バ
ツフア１０９に加えられる。受信レジスタ１０３は入力
バツフア１０９のステージング及びパリテイチエツクを
与える。入力バツフア１０９のステージングとは入力か
らのデータを遅延し、入力バツフアのアドレス及び制御
を処理する時間を与えることである。

【００１４】入力バツフア１０９はそれぞれ 512×72ビ
ツト（４Ｋバイト）の32ページを保持する 128Ｋバイト
アレイである。これはそれぞれ８Ｋ×72ビツトの２つの
インタリーブに区画されて、実行されるオペレーシヨン
について読取り又は書込み中に受信レジスタ１０３から
のデータの書込みを許す。

【００１５】付加されたコンピユータ（１２〜１５）が
バツフアインタフエースロジツクＢＩＬ１００に１つの
パケツトを送りしかも入力バツフア１０９に余裕があれ
ば、バツフア１０９はヘツダページ及びデータ（メツセ
ージ又はアドレス）ページを記憶するアダプタの受信バ
ツフアレジスタ１０３からデータを受信する。図３及び
その説明からこのページのフオーマツトは明らかであ
る。入力バツフア１０９内のデータはバースト（半ペー
ジ）に送られてページに記憶されておりこの入力バツフ
ア内のアドレスはリンクリストテーブル１１０に記憶さ
れる。出力バツフア１１１及び送信レジスタ１０５を通
じて送られるリターンメツセージは付加コンピユータに
そのオペレーシヨンの成功を通知するものであり、任意
の要求されたリターンデータを含む。このコンピユータ
及びアダプタ１０１は転送を許可し、その場合にはパケ
ツトの終了まで又はバツフア１０９が満杯となつて以降
のデータページの送信のために使用し得る余地ができる
まで、プロセスは待機状態となる。ヘツダの第１バース
トが受信されると、入力バツフアに結合したコマンドイ
ンタプリータ（コマンドインタプリータＣＩ）１１３は
ヘツダから取り出された10個の「コマンド」のうちのど
れを実行するかを決定する。リンクリストテーブル１１
０はそれぞれ１ページ分の入力バツフアスペースを表わ
す32個の９ビツト入力から構成される（32×４Ｋ＝ 128
Ｋバイト）。

【００１６】各ページ入力の際に、入力バツフアのアド
レスはヘツダ又はデータページ、パケツト内の最終デー
タページ及び当該パケツトについての次の入力のアドレ
スと共にリンクリストテーブル１１０に記憶される。こ
れにより入力バツフアは複数のパケツト及びバーストを
処理することができ、リンクリストにより与えられるポ
インタは入力バツフア内の各データ入力についてパケツ
トの最終データページが生ずる時及び当該パケツトの次
の入力のアドレスを知り得ることになる。従つて入力バ
ツフア内のパケツトの数及びパケツトがそのページによ
り配置される位置とは無関係に、リンクリストは当該パ
ケツトの次のエントリの入力バツフア内の位置を示し、
このシステムは当該パケツトについての入力バツフアを
出るデータを逐次化することができる。

【００１７】図６はバツフアインタフエースロジツクＢ
ＩＬカードの形のリンクリスト構造を示す。このリンク
されたリストテーブルは 1/8メガバイトすなわち32ペー
ジ（４Ｋバイト／ページ）バツフア内のすべてのページ
における位置をたどる。ビツトフイールドはこのバツフ
アに記憶されるページについての種々の情報を含む。こ
の情報はバツフア内のページの使用の可能性、記憶され
る現在のページのタイプ、この場合にはヘツダ（Heade
r）又はデータ（Data）、５ビツトフイールドにより表
される記憶されるべき次のページの位置へのポインタ、
記憶されるべき次のページのタイプ（ヘツダ又はデー
タ）、このページの高性能並列インタフエース「ＨＩＰ
ＰＩ」インターフエースを介しての送信中にエラー事象
が生じたときセツトされるエラービツト及び９ビツトリ
ンクリストワードのパリテイビツトである。

【００１８】制御ロジツクは２個の書込みレジスタポイ
ンタ、３個の読取りレジスタポインタ及び３個の状態マ
シンからなる。このリンクリストコントローラの機能は
入力バツフア（Input Buffer）への又は入力バツフアか
らの読取リ及び書込みオペレーシヨン中に最上桁ビツト
（ページアドレスビツト）を与えることである。この２
個の書込みポインタがこのバツフアに書き込み中の現在
のページのアドレス及び次に使用できるアドレスをたど
る。３個の読取りポインタは現在のヘツダページアドレ
ス、データページアドレス及びバツフアから読み取られ
る次のページのアドレスをたどる。

【００１９】バツフアインタフエースロジツクＢＩＬ入
力バツフアの現在の実行においてリイクリストコントロ
ーラはページ境界アドレスのみを制御する。入力バツフ
アは同時的な読取りと書込みのオペレーシヨンをサポー
トするのでそのバツフアからの実際の読取り／書込み要
求並びに読取り／書込み調停は図７に示す入力バツフア
コントローラにおいて実行される。

【００２０】現在のリンクリストコントローラの設計は
同時読取り／書込み要求をサポートし、次に使用できる
書込みアドレスを 500サイクルで発生すると共に次の読
取りアドレスを11サイクル程度で発生することができ
る。これらは設計変更により書込みについては４サイク
ル程度かつ読取りについては８サイクルまで改善でき
る。

【００２１】接続されたコンピユータの宛先へのそのバ
ツフアインタフエースロジツクＢＩＬ１００からのリタ
ーンデータは入力バツフア内のヘツダ情報から与えられ
るリターンヘツダによつて与えられる。このリターンヘ
ツダはデータと共に出力バツフア１１１に接続される。
ヘツダ制御信号はコマンドインタプリータロジツク１１
３に送られる。図８に示すようにこのロジツク１１３の
状態マシンの構造は現在のデータワードアドレス及び次
のデータワードからの制御ポイントをデコードするため
にそれら状態をマシン及びロジツク４２及び４３に記憶
するためのメモリ４１から構成される。必要なメモリ幅
を最小とするために、混合されたアドレスに用いられる
現在データワードの部分も制御ポイントにデコードされ
る。このコマンド及びインタプリータの基本構造を図８
に示す。このメモリへのアドレスは３つの部分から構成
される。第１の部分は現在のシステム条件の特殊なケー
スに対応する。それは現在作動している付加プロセツサ
との通信リンク（ヘツダ上の）からの「コマンド」であ
る。この条件は１つのコマンドの実行中は静止している
ことである。第２の部分もシステム条件に対応するが、
１つのコマンドの実行により動的となり得る多くのもの
に対応する。必要なアドレス幅を小さくするためにその
メモリを実際にアドレスするに用いられる条件が現デー
タワード（条件からセツトされる）の部分により制御さ
れるマルチプレクサ４６を介して選択される。アドレス
の第３の部分はデータワードの部分でありこれもシステ
ム制御ポイントにデコードされる。このデータワードは
２つの主セクシヨンに分けられる。第１のセクシヨンは
上述のように次のアドレス及びメモリにおいて用いられ
るシステム条件を制御するために用いられる。第２の部
分（状態）は上述のようにメモリをアドレスするために
用いられかつシステム制御ポイントにデコードされる。
データワードのこの部分は２つの役割を有するのでこれ
はさらに２つの部分に分けられる。ＳＴＡＴＥセクシヨ
ンはシステム制御ポイント用のデコーダ４３を通過す
る。ＳＥＱＵＥＮＣＥセクシヨンは通過しない。ＳＥＱ
ＵＥＮＣＥの目的は同一の制御ポイント群にデコードす
る２つのデータワードが異なるメモリアドレスのように
見ることができるようにすることである。

【００２２】コマンドインタプリータ（ＣＩ）１１３が
スタートされると、制御記憶手段への第１インストラク
シヨンが入力バツフア１０９からのヘツダ内の第１ワー
ド（ＤＷＯ）要求をデコードする。ヘツダページが入力
バツフア１０９に受信されると、それがヘツダページの
第１ダブルワードを送ることによりコマンドインタプリ
ータ１１３要求に応答する。このシステムのアーキテク
チヤにより、ヘツダページの第１ダブルワードはそのコ
マンド及びブロツクカウントを含む。一方、メモリ４１
内のマイクロコードはアドレスレジスタ４５にロードさ
れた当該ダブルワードを待つているが、このアドレスレ
ジスタ４５は特定のコマンドに対応する命令用に制御記
憶手段にアドレスのその部分を特定するために用いられ
る。このダブルワードのブロツクカウント部分はレジス
タ４７に記憶される。かくして、各コマンドは制御記憶
手段のそのコマンドの解釈に影響を与える命令シーケン
スを記憶する部分を特定する。マルチプレクサ４６に選
択的に与えられる条件ポイントは入力バツフア１０９か
らの「話中肯定」、「スイツチコネクト」、「ブロツク
カウント０」、「ページカウント０」及び「有効」信号
である。デコーダ４３からデコードされるメモリからの
制御ポイントは「話中（Busy）」−（スイツチへ）、
「ルートコードバリツド（Route codeValid）」−（ス
イツチへ）、「ロードブロツクカウント（Load Block C
ount）」−（ブロツクカウンタへ）、「ロードコマンド
（Load Command）」、「ロードルートコードレジスタ
（Load Route Code Register）」、「リードインプツト
バツフアヘツダ（Read Input Buffer Header）」、「リ
ードインプツトバツフアデータ（Read Input Buffer Da
ta）」、「デクレメントブロツクカウンタ（Decrement
Block Counter ）」、「デイスコネクト（Disconnec
t）」−（スイツチへ）（バツフアインタフエースロジ
ツクＢＩＬデイスコネクト）、「セレクトインプツトバ
ツフア（Select Input Buffer ）」−（出力バツフア
（ＯＢ）用マルチプレクサへ）、「セレクトスイツチ
（Select Switch ）」−（ＯＢ用マルチプレクサヘ）、
「セレクトエラーコード（Select Error Code ）」−
（ＯＢ用マルチプレクサへ）、「セレクトインプツトバ
ツフアツースイツチ（Select Input Buffer to Switch
）」−（マルチプレクサ４９へ）、「セレクト基本記
憶モジユールＢＳＭアドレスＦＲスイツチ（Select BSM
Address FR Switch）」、−（マルチプレクサ４９
へ）、「ロード基本記憶モジユールＢＳＭアドレス（Lo
ad BSM Address）」、「ロードページカウント（Load P
age Count ）」、「デクレメントページカウント（Decr
ement Page Count）」、「リセツトコントロールストア
レジスタ（Reset Control Store Register）」、「ペー
ジイン（Page In ）」−（高性能並列インタフエース
「ＨＩＰＰＩ」送信アダプタへ）、「パケツトエンド
（Packet end）」−（高性能並列インタフエース「ＨＩ
ＰＰＩ」送信アダプタへ）、そして「ノーオプ（No Op
）」である。

【００２３】コマンドインタプリータＣＩ１１３は出力
バツフア１１１のマルチプレクサ４８を含み、このマル
チプレクサはデコーダ４３からの「セレクトインプツト
バツフア（Select Input Buffer ）」制御信号により出
力バツフア１１１にヘツダを接続する。

【００２４】スイツチからのデータはデコーダ４３から
のスイツチ選択（select switch ）制御信号により出力
バツフア１１１に対し選択される。レジスタ５１からの
エラーコードはマルチプレクサ４８により選択される。

【００２５】コマンドインタプリータＣＩ１１３はさら
に入力バツフア１０９からのデータを双方向バスポート
１１３ａを介してそのスイツチに接続する。基本記憶モ
ジユールＢＳＭアドレスレジスタ５３は記憶／取出し
（store/Fetch ）コマンド用に入力バツフアによりヘツ
ダから取り出されるスタートアドレスを記憶する。全ア
ドレスはデコーダ４３からの「ロード基本記憶モジユー
ルＢＳＭアドレス（LoadBSM Address）」コマンドによ
りマルチプレクサ４９を介してそのスイツチに送られ
る。

【００２６】コマンドインタプリータＣＩ１１３はペー
ジカウンタ５５を含み、このカウンタは入力バツフアに
接続されることによりページを計数し、かつデコーダ４
３からの制御信号「ロードページカウント（Load Page
Count ）」及び「デクレメントページカウント（Decrem
ent Page Count）」に応答するようになされている。

【００２７】スイツチ２５を制御するルートコードはル
ートコードレジスタ５２により構成される。「入力」バ
ツフアからの「コマンド」信号も変換器５８に送られ、
この変換器はこのコマンドをその識別のためのコードの
うちの２ビツトに変換する。この信号コマンド（バツフ
アインタフエースロジツクＢＩＬ−バツフアインタフエ
ースロジツクＢＩＬ）についてはこのコードは例えば
「００」である。取出し（Fetch ）又は記憶（Store ）
コマンドについて及びロツクコマンドについては「１
０」である。このコードの残りの２ビツトはバツフアイ
ンタフエースロジツクＢＩＬ、基本記憶モジユールＢＳ
Ｍ又はロツク（Lock）のいずれかを識別する。バツフア
インタフエースロジツクＢＩＬ識別については入力バツ
フアにおけるヘツダ情報は宛先情報を有し、これがマル
チプレクサ６０を介して変換器５９により宛先バツフア
インタフエースロジツクＢＩＬに適したコードに変換さ
れる。基本記憶モジユールＢＳＭについては基本記憶モ
ジユールＢＳＭレジスタ５３においての基本記憶モジユ
ールＢＳＭアドレスの一部がスターテイング基本記憶モ
ジユールＢＳＭの識別のために与えられ、これら基本記
憶モジユールＢＳＭは各ページ境界においてインクリメ
ントされて基本記憶モジユールＢＳＭ間のインターリー
ブを与える。すなわち、基本記憶モジユールＢＳＭ３０
のようなスターテイング基本記憶モジユールＢＳＭが１
つのページによりロードされ又は送られた後に次の基本
記憶モジユールＢＳＭ（基本記憶モジユールＢＳＭ３
１）がロードされ又は１つのページを送り、そのページ
がロード又は送られた後に次の基本記憶モジユールＢＳ
Ｍ（基本記憶モジユールＢＳＭ３２）がロードされ又は
ページを送り、そのページがロードされ又は送られた後
に次の基本記憶モジユールＢＳＭ（基本記憶モジユール
ＢＳＭ３３）がロードされ又はページを送る。以下同様
である。レジスタ５７からの結果としてのルートコード
及び「話中（busy）」、「ルートコード有効（Route Co
de Valid）」及び「デイスコネクト（disconnect）」の
ようなスイツチ制御信号が制御信号ポート１１３ｂを介
してスイツチ２５に送られる。

【００２８】これらシーケンス全体を次に述べる。この
システムアーキテクチヤにおいて特定されるそれらコマ
ンドは３つのグループすなわち、信号、メモリ転送及び
ロツクアクセスに分けられる。

【００２９】図９はこの制御記憶手段におけるプリアン
ブルサブルーチンのフローチヤートである。コマンドイ
ンタプリータＣＩの構造を示す図４から明らかなよう
に、各命令は次の２つの部分を有する。（Ａ１）条件コード。このコードは制御記憶手段（Ｃ
Ｓ）のアドレスに影響をもつ条件ポイントを選択する。（Ａ２）状態コード。このコードはシステム制御ポイン
トにデコードされる。

【００３０】このフローチヤートにおいて、各ボツクス
は制御記憶手段内の１つの命令に対応する。多くの場
合、１つの命令は１つの条件コードを特定せず、その場
合実行は論理的な次の命令に進む。１つの条件が次の命
令を決定する場合には１つの条件コードが与えられる。
このフローチヤートにおいては１つの命令が条件コード
を含む時、当該選択された条件がリストされる。次に判
定ブロツクが選択された条件ポイントの値に基づきコー
ドの実行が進むべきところを示す。第１段階は入力バツ
フアからヘツダにおいての第１ダブルワードを読み取つ
てコマンドを得ることである。ロード入力バツフアヘツ
ダはロードコマンドを制御してロードブロツクカウント
が送られる。コマンド信号はアドレスレジスタ４５の
「ＣＭＤ」フイールドにロードされ、ブロツクカウント
はブロツクカウンタ４７にロードされる。システムはそ
のコマンドに対応する新しいサブルーチンへジヤンプす
る。

【００３１】「信号」コマンドにおいては送信コンピユ
ータがデータブロツクを受信コンピユータに送る（バツ
フアインタフエースロジツクＢＩＬからバツフアインタ
フエースロジツクＢＩＬへ）。コマンドインタプリータ
ＣＩロジツク１１３はまずヘツダページの第２ダブルワ
ード内の宛先マスクにより特定される宛先コンピユータ
（バツフアインタフエースロジツクＢＩＬを介して）と
のスイツチコネクシヨンをつくることにより当該転送を
実行する。次にそのスイツチを介してブロツクカウント
により特定される多数のデータページを従えたヘツダペ
ージを送る。このスイツチコネクシヨンの他方には他の
コマンドインタプリータＣＩがあり、これが解釈され、
そのスイツチからのデータを受けてそれを出力バツフア
に通す。コマンドインタプリータＣＩはコマンド実行の
途中においては解釈されない。最後にこのコマンドイン
タプリータＣＩが接続を切り（drop）、入力バツフアか
ら次のヘツダページ（次のコマンド）の第１ダブルワー
ドを要求する。図８及び図１０〜図１３のフローチヤー
トはこの事象シーケンスをさらに詳細に示している。

【００３２】「信号」コマンドがデコードされると「信
号」コマンドサブルーチンがヘツダから第２ダブルワー
ドを読み取る。第２ダブルワード内の入力バツフアから
のレスポンス／有効はそのアドレスのコマンド「ＣＭ
Ｄ」フイールドを制御記憶メモリ４１に変える。レジス
タ５２のルートコードは変換器５８においてバツフアイ
ンタフエースロジツクＢＩＬ−バツフアインタフエース
ロジツクＢＩＬ又は「信号」コマンド用の「００」に変
換されたコマンドビツトにより形成され、変換器５９に
より変換されたこの変換宛先ビツトが接続されるべき宛
先バツフアインタフエースロジツクＢＩＬを識別する。
第２の下位２ビツトはマルチプレクサ６０を介してルー
トコードレジスタ５２に接続する。制御記憶手段はルー
トコードが創出されたときデコーダ４３からルートコー
ド有効を送る。このシステムはそのスイツチコネクトを
マルチプレクサ４６への条件ポイントとして待つように
なされており、そのマルチプレクサはアドレスレジスタ
４５の条件フイールド（ＣＮＤ）にその条件を与える。
このスイツチコネクトが検討されるときにそのコネクト
ビツトは「ＣＭＤ」及び「状態（State ）」と共に、制
御記憶手段へのアドレスの部分となる。これは判定ブロ
ツク６０７において実行される。入力バツフアにおいて
ヘツダページが要求され（ブロツク６０８）、マルチプ
レクサ４９及びスイツチ２５への出力ポート１１３に送
られる。入力バツフアからのデータ有効信号はマルチプ
レクサを介して制御記憶手段へのアドレスの条件フイー
ルド（ＣＮＤ）に送られる。このデータ（ヘツダページ
及びデータページ）が送られた後に、システムはレジス
タ４７にロードされたブロツクカウントを探し「０」に
する（判定ブロツク６１２）。「０」（肯定結果）であ
ればデイスコネクトがレジスタ４７により与えられる。
この条件はマルチプレクサ４６を介してアドレス（「Ｃ
ＮＤ」フイールドに与えられて「ブロツクカウント」ゼ
ロ（「Block Count 」Zero）条件に制御記憶手段へのア
ドレスに影響を与えさせる。状態４２において制御記憶
手段シーケンスからデコーダ４３を出るデイスコネクト
信号はポート１１３ｂを介してスイツチ２５に与えられ
る。同じくスイツチコネクト条件がマルチプレクサ４６
を介して「ＣＮＤ」アドレスに与えられる。そのスイツ
チコネクトが作動状態でなくなると（判定ブロツク６１
４）、「信号」コマンドは終了し、システムはプリアン
ブルサブルーチンに戻る（ブロツク５０１）。カウント
が「０」でない（判定ブロツク６１２）場合には、ブロ
ツクカウンタ４７が減算（ブロツク６１６）され、入力
バツフアからページが要求される。入力バツフアからの
有効信号は制御記憶手段の「ＣＮＤ」アドレスフイール
ドに条件ポイントとして加えられる。そのページがその
ページカウントにより終了（ブロツク６１８）すると、
ゼロブロツクカウントが再び検査されかつブロツク６１
６においてはじまるサイクルがブロツクカウントが
「０」になるまで続行される。他のバツフアインタフエ
ースロジツクＢＩＬ（プロセツサ）からのデータはポー
ト１１３を介してマルチプレクサ４８に出力バツフア１
１１を通る。これは他方において送信レジスタ１０５を
介して送られる。

【００３３】メモリ転送コマンドは記憶（store ）コマ
ンド又は取出し（fetch ）コマンドである。記憶コマン
ドによりコンピユータはデータブロツクをシステムメモ
リのヘツダページにより特定されるアドレスに転送す
る。取出しコマンドにおいてはコンピユータは要求され
たデータページのアドレスを含むヘツダページを送り、
システムメモリは要求されたページを戻す。

【００３４】コマンドインタプリータＣＩは次のように
してシステムメモリへの又はそれからのこのデータの転
送を行う。ヘツダページの第５ダブルワードが入力バツ
フア１０９から要求されて基本記憶モジユールＢＳＭア
ドレスレジスタ５３に記憶される。これはシステムアー
キテクチヤにより特定される第１システムメモリページ
アドレス及びページカウントを含む。レジスタ５２内の
ページカウントはレジスタ５３内のページアドレスのサ
ブフイールドに基づいている。コマンドインタプリータ
ＣＩ１１３は適正な記憶モジユール（基本記憶モジユー
ルＢＳＭ）へのスイツチコネクトを要求する。基本記憶
モジユールＢＳＭアドレスは２ビツトでありマルチプレ
クサ６０を介してルートコードレジスタ５２に入る。こ
れはポート１１３ｂを介して送られる。このコネクトが
創出されると、コマンドインタプリータＣＩはマルチプ
レクサ４９を介してポート１１３ａにスイツチデータバ
ス上の基本記憶モジユールＢＳＭへのコマンド（記憶又
は取出し）と共に全ページアドレスを送る。次にこの動
作が記憶コマンドであるとき、コマンドインタプリータ
ＣＩは入力バツフア１０９から次のデータページを要求
し、それをスイツチデータバスに沿つて接続した基本記
憶モジユールＢＳＭに送つて接続を切る。取出しコマン
ドの場合には基本記憶モジユールＢＳＭにページアドレ
ス及びコマンドを送つた後にコマンドインタプリータＣ
Ｉはスイツチデータバスに戻されるべき接続されたメモ
リからのデータを待ち、それを出力バツフアに送つて接
続を切る。

【００３５】データはページの形で基本記憶モジユール
ＢＳＭに又はそこから転送される。各ページにおいてヘ
ツダページ内のアドレスはページカウントである。この
ページカウントは対応するページアドレスからインクリ
メントしながらシステムメモリに従つてそれから転送さ
れるべきページの数を特定する。順次アドレスは同一の
基本記憶モジユールＢＳＭに対応しない。かくしてコマ
ンドインタプリータＣＩが転送されるべき各データペー
ジごとに新しいスイツチ接続を創出する必要はない。各
ページ転送後に、コマンドインタプリータＣＩはレジス
タ５２におけるページアドレスをインクリメントし、そ
の新しい値を次のデータページ転送についてのスイツチ
接続を創出するために用いる。カウンタ５５のページカ
ウントに対応する数のページが転送されたときコマンド
インタプリータＣＩは入力バツフアからのヘツダページ
内の次のシステムメモリページアドレス及びページカウ
ントを要求する。ヘツダページに含まれるページアドレ
スの数はカウンタ４７におけるブロツクカウントにより
特定される。

【００３６】最後に、コマンドインタプリータＣＩは１
つのオペレーシヨンが成功したこと又は失敗したことを
付加コンピユータに知らせなくてはならない。これはマ
ルチプレクサ４８を介してコンピユータに状態情報を含
むヘツダページを戻すことにより達成される。記憶オペ
レーシヨンにおいては全データ転送が完了したときコマ
ンドインタプリータＣＩは全ヘツダページの読取り要求
を入力バツフア１０９に送る。入力バツフアがそのペー
ジを送ると、コマンドインタプリータＣＩはシステムア
ーキテクチヤに従つて第４ダブルワードに状態情報を埋
め込み、すべてのデータを出力バツフアに送る。取出し
オペレーシヨンにおいてはコマンドインタプリータＣＩ
は要求されたデータページを送る前にリターンヘツダを
送る。このように付加プロセツサは次のデータがそれが
要求したメモリデータ又は入来（非同期）信号（上記参
照）に対応するか否かを識別することができる。

【００３７】図１４〜図１７は制御記憶手段における取
出しオペレーシヨン命令についてのフローチヤートであ
る。話中信号がスイツチに与えられる。それが肯定応答
されて条件ポイントにおいて受けられると、ヘツダペー
ジが入力バツフアから要求される。入力バツフアのヘツ
ダデータはマルチプレクサ４８を介して出力バツフア１
１１に送られ、制御記憶手段において検索された条件は
出力バツフアにおいて有効である。ページ転送が完了す
ると、送信アダプタセツシヨン１０５（図５）に、その
ヘツダが出力バツフア内にあることが知らされる。ノン
オペレーテイング（Ｎｏ−Ｏｐ）条件が選択されてブロ
ツクカウンタ４７をセツトしてカウントが「０」になる
ときを検出する。カウントが「０」でないとき、判定ブ
ロツク７０８において入力バツフアから次の基本記憶モ
ジユールＢＳＭページアドレスを要求する。これはその
ヘツダの一部である。制御記憶手段の条件選択が有効か
どうかを検索する。入力バツフアからのデータ有効があ
れば、基本記憶モジユールＢＳＭアドレスが基本記憶モ
ジユールＢＳＭページアドレスレジスタ５３にロードさ
れる。ページカウントも１つのレジスタにロードされ
る。条件選択がセツトされてページカウント「０」を検
索する。ページカウントがすべてに「０」であれば（ブ
ロツク７１７）、システムはブロツクカウンタが「０」
か否かをチエツクし、そうであれば話中信号が切られ
（ブロツク７０９）、システムはマルチプレクサ４６内
の話中肯定条件を検索する。話中肯定が作動状態でない
ときは送信セクシヨン１０５にそれがパケツトの終りで
あることを知らせ、制御記憶手段のアドレスがリセツト
されてシステムをブロツク５０１においてプリアンブル
に戻し、取出しコマンドを終了する。判定ブロツク７１
７での判定がページカウントが「０」でないとするもの
でないときにはシステムはブロツク７１８に入り、ルー
トコードレジスタ５２が基本記憶モジユールＢＳＭアド
レスの２ビツトをマルチプレクサ６０を介してロードさ
れる。ルートコードが有効となりそれがデコーダ４３か
ら送出される。マルチプレクサ４６においての条件選択
は「ＣＮＤ」フイールドに進み、スイツチ２５からのス
イツチコネクトを検索する。コネクトが受信されると基
本記憶モジユールＢＳＭアドレスがデータバスを介して
スイツチ２５に送られる。この時スイツチへのデイスコ
ネクト（バツフアインタフエースロジツクＢＩＬデイス
コネクト）が送られる。スイツチ２５からのリターンデ
ータもマルチプレクサ４８を介して出力バツフアに進む
べく選択される。次にこのシステムはコネクトが非作動
状態となる場合を検索する。非作動状態のときページカ
ウントが減算され、基本記憶モジユールＢＳＭアドレス
レジスタがインクリメントされ、送信セクシヨン１０５
に出力バツフア１１１内にページがあることを知らせ
る。条件選択はページカウントが「０」か否かを検索す
る（判定ブロツク７２６）。「０」でなければルートコ
ードレジスタにルートコードをロードし、以上の動作を
繰り返す。ページカウントが「０」であればブロツク７
０７においてブロツクカウントをみる。

【００３８】図１８〜図２０は記憶オペレーシヨンのフ
ローチヤートである。話中信号がスイツチに生じ、肯定
応答があつたとき、「０」を検索するブロツクカウンタ
条件がセツトされる。「０」でないとき入力バツフア
（ブロツク８１３）から次の基本記憶モジユールＢＳＭ
ページアドレスを要求する。データ有効が受信された
後、基本記憶モジユールＢＳＭアドレスが基本記憶モジ
ユールＢＳＭアドレスレジスタ５３にロードされ、ペー
ジカウントがカウンタ５５にロードされる。システムは
ページカウント「０」を検索するようにセツトされる。
カウントが「０」でないときルートコードがレジスタ５
２にロードされルートコード有効が送られ、システムは
スイツチコネクトがスイツチから受信されたか否かを検
索する。スイツチコネクトが受信された（ブロツク８２
３）とき、レジスタ５３の基本記憶モジユールＢＳＭア
ドレスがマルチプレクサ４９を介してスイツチに送られ
る。その結果データページが入力バツフアから要求され
る。このデータはスイツチに送られ、システムは有効信
号が非作動状態となるのを待つ。ページ転送が完了した
ときデイスコネクト信号がスイツチに送られ、システム
はスイツチからのコネクトが非作動状態になるのを待
つ。それが生ずるとページカウントが減算され、基本記
憶モジユールＢＳＭアドレスレジスタがインクリメント
される。システムはページカウントが「０」かどうかを
みる。「０」でなくかつ記憶すべきページがまだある場
合には、このオペレーシヨンはページカウントが「０」
となるまでブロツク８２１からの動作を繰り返す。ペー
ジカウントが「０」となるとシステムはブロツク８０３
に進み、ブロツクカウントが「０」であるか否かを決定
する。「０」でなければシステムはブロツク８１３に移
り、次のページを要求する。ブロツクカウントが「０」
であればヘツダページが出力バツフアに送られる。これ
が完了した後にバツフアインタフエースロジツクＢＩＬ
の送信セクシヨンに１つのページが出力バツフア内にあ
ることを知らせる。話中信号は消去され、システムは非
作動状態の話中肯定応答を検索する。送信セクシヨン１
０５にパケツトの終了が知らされ、制御記憶装置アドレ
スがリセツトされて新しいコマンドを受信する。

【００３９】ロツクオペレーシヨンにおいてはコンピユ
ータはロツクアドレス及びロツクＩＤの形式のシステム
ロツクアレイにロツク要求を送る。このロツクアレイは
ロツクを許可又は拒絶し、コンピユータにそれをリター
ンヘツダにより知らせる。

【００４０】コマンドインタプリータＣＩがロツクコマ
ンドを受信するとこのコマンドがシステムスイツチのロ
ツクアレイとの接続を要求する。この接続が許可される
と、コマンドインタプリータＣＩはロツクアドレス及び
ＩＤを含むヘツダページの第２及び第３ダブルワードを
要求し、それらをスイツチデータバスに沿つてロツクア
レイに送る。ロツクアレイは１つのロツクパス又はロツ
クフエール（Lock fail)に応答し、スイツチデータバス
に沿つてアドレスされたロツクアレイの位置に現在保持
されているＩＤを戻す。次にこのスイツチ接続が切られ
る。次にコマンドインタプリータＣＩは全ヘツダページ
の読取り要求を入力バツフアに送る。

【００４１】図２１及び図２２のロツクフローチヤート
において、このシーケンスはスイツチに送られるべき話
中信号を必要とする。肯定応答を受信した後に最初の３
個のダブルワードが要求され、入力バツフアデータがマ
ルチプレクサ４８を介して出力バツフアに送られる。完
了すると対応するロツク接続を有するルートコードがレ
ジスタ５２にロードされる。ルートコード有効がスイツ
チに送られ、システムは条件ポイントにおいてのスイツ
チコネクトを検索する。このコネクトが受信されると、
入力バツフアから第２及び第３ダブルワードがロードさ
れる（ブロツク９０９）。要求された入力バツフアデー
タがスイツチに送られる。これが完了するとバツフアイ
ンタフエースロジツクＢＩＬデイスコネクトが作動状態
となる（ブロツク９１２）。インタフエーススイツチが
選択されてデータを出力バツフアに与える。このスイツ
チはロツク要求に応答してロツクレスポンスを出し、こ
のレスポンスは第４ダブルワード内においてリターンヘ
ツダに組込まれる。このコネクトが非作動状態となると
残りのダブルワードが入力バツフアから要求され、入力
バツフアデータが出力バツフアに送られる。これが完了
すると送信セクシヨン１０５に１つのページが出力バツ
フア１１１にあることが知らされる。スイツチへの話中
信号は停止され、話中肯定応答が受信された後に、送信
セクシヨン１０５にパケツトの終りが知らされ、制御記
憶手段がリセツトされて新しいコマンドを検索する。

【００４２】このスイツチは４個のバツフアインタフエ
ースロジツクＢＩＬポート、４個の基本記憶モジユール
ＢＳＭポート、ロツク／構成ポートを有し、例えば双方
向ゲート付きのテキサスインスツルメントのクロスバー
スイツチ「ＳＮ７４ＡＣＴ８８４１」でなる。このクロ
スバースイツチ２５は図２３に示すように基本記憶モジ
ユールＢＳＭとバツフアインタフエースロジツクＢＩＬ
の処理のための６個のクロスバーユニツトを含む。各ク
ロスバーユニツトは16個のポートを有し、各ポートは４
ビツトである。すなわち、39ビツト、有効ビツト及びパ
リテイビツトが６個のクロスバーユニツトに分配されて
48ビツトを処理し、一対のクロスバーユニツトポートが
バツフアインタフエースロジツクＢＩＬと基本記憶モジ
ユールＢＳＭに接続して８ビツトを制御する。便宜上バ
ツフアインタフエースロジツクＢＩＬ及び基本記憶モジ
ユールＢＳＭのそれぞれに１個のポート接続を示してい
る。この接続は４ビツトを通す。スイツチ入力ポート１
０−１〜１０−４の４ビツトポートはバツフアインタフ
エースロジツクＢＩＬ２０〜２３に接続する。ポート１
０−５〜１０−８は基本記憶モジユールＢＳＭ３０〜３
３に接続する。

【００４３】各ポートには指向性ゲート９０、マルチプ
レクサ９３及びレジスタ９５と、図示の回路とが配設さ
れている。マルチプレクサ９３は他のすべてのポート１
０−１〜１０−８からの入力を受信する。このマルチプ
レクサはレジスタ９５内に識別されるソースからのデー
タのみを通し、当該ソースは許可信号によりゲート９０
において使用できる状態となる。このポートは常に受信
を行う（入力のゲート９０をバイパスする）が、このゲ
ートが使用できる状態になるまでポートから送信を行わ
ず、レジスタ９５はそのポート用のＩＤ又はルートコー
ドを含む。従つてスイツチエンドの出力はそれ並びに適
正なレジスタＩＤ又はルートコードがポートから他のポ
ートへの回路を作り得るようにするためにゲートに加え
られる制御信号を有していなくてはならない。図２３は
ポート１０−１のバツフアインタフエースロジツクＢＩ
Ｌ２０及びポート１０−７の基本記憶モジユールＢＳＭ
３２間の接続を示す。ロツクスイツチングについては４
個のバツフアインタフエースロジツクＢＩＬポート及び
１個のロツクポートがある。ロツクスイツチは２個のク
ロスバーユニツトがある。各クロスバーはその３個のポ
ートを５ビツト（４ビツト及びロツクビツト）のそれぞ
れに対し使用し、これにより12ビツトを扱う。第２クロ
スバーは次の12ビツトを扱う。このクロスバーの制御は
図２４に示す制御スイツチインタフエース及び制御ロジ
ツクにより与えられる。コマンドインタプリータからの
制御信号はポートを決定するためのルートコード４ビツ
トコードＩＤ（４つのバツフアインタフエースロジツク
ＢＩＬ、４つの基本記憶モジユールＢＳＭ又はロツクテ
ーブル）、ルートコード有効、バツフアインタフエース
ロジツクＢＩＬホールド及びバツフアインタフエースロ
ジツクＢＩＬデイスコネクトである。これら制御信号は
ＥＤＦＩパリテイチエツクアンドホールド（ＥＤＦＩ
Parity Check and Hold）１６０に加えられて、パリテ
イチエツクがなされると、コマンドインタプリータ１１
３に戻される有効信号がそれら信号をアービトレータ及
びコネクト制御部１６１に加えられるようにする。調停
（アービトレーシヨン）は付加バツフアインタフエース
ロジツクＢＩＬについてラウンドロビンである。アービ
トレータはバツフアインタフエースロジツクＢＩＬから
バツフアインタフエースロジツクＢＩＬにシーケンス処
理を行い、それに信号が入るとそのバツフアインタフエ
ースロジツクＢＩＬにおいて停止し、そのソースが宛先
に接続し得るかどうかをチエツク、接続し得るものであ
ればそれが接続される。接続できなければそのポートに
バツフアインタフエースロジツクＢＩＬがないことにな
る。このフエンス信号は制御１０７から送られる。２つ
の接続タイプすなわち同期化接続及び非同期化接続があ
る。要求バツフアインタフエースロジツクＢＩＬは接続
を要求するものであるので同期して接続される。宛先は
それが接続を要求しないとき非同期により接続される。
各要求は、他のバツフアインタフエースロジツクＢＩ
Ｌ、又は４個の基本記憶モジユールＢＳＭインタリーブ
のうちの１個、又はロツク／構成テーブルへの２方向接
続についてなされる。バツフアインタフエースロジツク
ＢＩＬ−スイツチ間の初期接続に基づきルートコードは
調停のスタートに有効として認識される。ルートコード
は宛先アドレスを含む。ソースバツフアインタフエース
ロジツクＢＩＬＩＤは調停シーケンスにより識別さ
れ、ソースＩＤはレジスタ１６３のうちの適正なソース
接続レジスタに記憶される。宛先レジスタは適正に識別
された宛先レジスタ内に宛先ＩＤを記憶する。接続制御
部１６１において宛先が接続されたかどうかが決定さ
れ、接続されたとき、それがソース又は宛先として接続
されたか又は接続されなかつたかを決定する。バツフア
インタフエースロジツクＢＩＬが宛先であれば、それが
オン−ホールド（on-hold）であるか話中であるかを決
定する。この信号は各バツフアインタフエースロジツク
ＢＩＬ（コマンドインタプリータ）により与えられる。
ロジツク１６１への非同期接続入力は他のバツフアイン
タフエースロジツクＢＩＬの宛先を示し、同期接続入力
は任意の要求のソースを示す。スイツチはその宛先につ
いての使用の可能性及びラウンドロビンプライオリテイ
（round robbin priority ）に基づき接続を許可する。
クロスバー構成部１６５は調停及び接続制御手段からソ
ースをとると共にソースコード信号から宛先をとり、ク
ロスバーユニツト内のレジスタ９５をセツトするための
信号を供給する（図１８、図１９及び図２０参照）。各
ソース及び宛先についてのソース及び宛先レジスタ１６
７は接続がまだ存在するか否か、かつ有効であるか否か
を識別する。接続が存在しかつ有効であればそのレジス
タはクロスバー内のゲート９０にロジツク１６８を介し
てイネーブル信号を出して出力を許可する。信号発生用
のバツフアインタフエースロジツクＢＩＬ−バツフアイ
ンタフエースロジツクＢＩＬタイプのオペレーシヨンに
ついてはリターンデータはない。データのエンドにある
バツフアインタフエースロジツクＢＩＬデイスコネクト
が制御１６９に与えられる。このデイスコネクト制御１
６９はレジスタ１６３をチエツクし、バツフアインタフ
エースロジツクＢＩＬ宛先又はバツフアインタフエース
ロジツクＢＩＬソースが宛先リセツト又はソースリセツ
トを送つて宛先バツフアインタフエースロジツクＢＩＬ
（非同期）及びソースバツフアインタフエースロジツク
ＢＩＬ（同期）を非作動状態にさせるか否かをみる。バ
ツフアインタフエースロジツクＢＩＬ（非同期）は最後
のダブルワードがスイツチに送られた後には肯定応答を
リターンしない。このスイツチはソース及び宛先バツフ
アインタフエースロジツクＢＩＬの初期接続を介してそ
の接続を切る。このスイツチは通常のデイスコネクト動
作においての信号接続を切るのに５サイクルを要する。
デイスコネクトコントローラは接続を終了する時を決定
し、クロスバーコントローラへスワツプ信号を与えるこ
とによりクロスバースイツチを通してデータフロー方向
を創出し、バツフアインタフエースロジツクＢＩＬとの
同期コネクト及び非同期コネクト初期接続を与える。バ
ツフアインタフエースロジツクＢＩＬデイスコネクトが
受信され、宛先レジスタからの宛先がバツフアインタフ
エースロジツクＢＩＬ−基本記憶モジユールＢＳＭ又は
ロツク用であることが決定されると、バスがまわされ、
その結果ソースが宛先に宛先がソースとなる。最後のダ
ブルワードがバツフアインタフエースロジツクＢＩＬか
らスイツチに送られると共にスイツチから基本記憶モジ
ユールＢＳＭに送られた後に、このスイツチは基本記憶
モジユールＢＳＭが応答するまで時限シーケンスを開始
する。64サイクルであるこの時限シーケンス内にスイツ
チによりレスポンスが受信されないと、接続は終了す
る。時限切れはエラー条件についてのみ生ずる。レスポ
ンスが受信されれば、スイツチは基本記憶モジユールＢ
ＳＭの最後のデータサイクルが終了したとき接続を終了
する。レジスタ１６３及び１６７の宛先レジスタのうち
の１つがロツクアレイへの接続を示す。テーブル用のコ
マンド及びデータはデータバスを介する。テーブルへの
アクセス制御はバツフアインタフエースロジツクＢＩＬ
デイスコネクト後の基本記憶モジユールＢＳＭ宛先とし
てスワツプバスにより基本記憶モジユールＢＳＭへの記
憶又は取出し制御として調停され、取り扱われる。

【００４４】共用共通メモリは４個の基本記憶モジユー
ル（基本記憶モジユールＢＳＭ）を含み、各モジユール
（基本記憶モジユールＢＳＭ）は図２の３０〜３３であ
る。各基本記憶モジユールＢＳＭは一対のメモリプレナ
ボード（memory planar board ）（３０ａ及び３０ｂ、
３１ａ及び３１ｂ、３２ａ及び３２ｂ、３３ａ及び３３
ｂ）、制御カード及びインテグリテイカードを含む。図
２６において、スイツチからのデータは39ビツトスイツ
チ３０１と、ボードへの２個の有効ビツト及びボードか
らの２ビツトを結合するスイツチとを介して入る。スイ
ツチ３０１は有効ビツトのパリテイ制御用のＥＣＣロジ
ツク３０２に双方向接続する。スイツチ３０２からの２
個の有効ビツトはＥＣＣロジツクに接続し、パリテイ／
有効ビツトはスイツチ３０１ａを介してソースにリター
ンされる。ＥＣＣロジツク３０３からのコマンド及びア
ドレス情報は制御カード３０５に与えられる。ＥＣＣロ
ジツクにエラー信号があれば、それは制御カード３０５
にも加えられる。39ビツトのＥＣＣロジツク３０３から
のデータ入力はバツフアデータラツチ３０７に加えら
れ、このラツチは８個の39ビツトワードを記憶する39ビ
ツト双方向ラツチである。それぞれ７サイクル又はデー
タワード群後にバツフア３０７に記憶する際に、データ
の半分又は４ワードが64個のＤＲＡＭ３０９に加えられ
る。このＤＲＡＭはＳＩＭＭ（シングルイン−ラインメ
モリモジユール）にパツケージされる。１個のシングル
イン−ラインメモリモジユールＳＩＭＭは２０チツプの
両面カードである。この64個のシングルイン−ラインメ
モリモジユールＳＩＭＭは８グループに分けられる。１
つのシングルイン−ラインメモリモジユールＳＩＭＭ群
が２を表わす。各シングルイン−ラインメモリモジユー
ルＳＩＭＭは両側にメモリチツプを有する。このチツプ
はボード当り１６バンクである。

【００４５】メモリへの転送及びメモリからの転送はペ
ージにより又は４Ｋバイト境界において実行される。各
メモリプレナーボードは 1/2ページ又は２Ｋバイトのデ
ータを扱う。データはページごとにメモリに書き込ま
れ、メモリから読み出される。１ラインは８ワードから
なる。各ワード（32＋７ＥＣＣ）は４個のシングルイン
−ラインメモリモジユールＳＩＭＭ当り10個のチツプの
それぞれから１ビツトのみを含む（40ビツト）。従つ
て、１個のチツプが故障すると、そのチツプからの１ビ
ツトのみがそのワードに含まれることによりエラーを修
正することができる。

【００４６】転送が開始すると、 512個の連続したワー
ドがスイツチ３０１及び３０２のそれぞれと、メモリプ
レナボード間において転送される。書込み時このデータ
は７個のワードが受信されるまでバツフア記憶され、し
かも４ワードが１時にメモリに転送される。読取りにお
いては８ワードがメモリ（ＤＲＡＭ３０９）から読み出
され、バツフア３０７においてバツフア記憶される。こ
のデータは次に１時に１ワードずつスイツチ３０１を介
してスイツチ２５に転送される。これは各メモリ転送が
２個の交番するメモリバンクから読み取られるか又はそ
こに書き込まれる８個のワードからなるため64回のメモ
リ転送に変換される。一緒に動作するこの２つのメモリ
バンクをグループと呼ぶ。メモリプレナボードＭＰＢに
は次のような８個のグループ、すなわち１Ａ及び１Ｂ、
２Ａ及び２Ｂ、３Ａ及び３Ｂ、４Ａ及び４Ｂ、５Ａ及び
５Ｂ、６Ａ及び６Ｂ、７Ａ及び７Ｂ、８Ａ及び８Ｂがあ
る。

【００４７】このメモリシステム（基本記憶モジユール
ＢＳＭ３０〜３３）はページ転送を実行するように設計
されており、２つの有効コマンドすなわちページ読取り
及びページ書込みのみがある。メモリ構成により、１つ
の基本記憶モジユールＢＳＭは８Ｋ〜１Ｍページを含む
ことができる。１ページは４Ｋバイトのデータと等価で
あり、このページは４個の基本記憶モジユールＢＳＭ間
においてインタリーブとされている。

【００４８】制御カード（Control Card）３０５はメモ
リプレナボード（ＭＰＢ）に差し込まれる。制御カード
３０５は種々のメモリタスクを適正に逐次書込みするこ
とにより全メモリプレナボードＭＰＢの動作を制御す
る。このタスクには次のものが含まれる。データフロー
制御、メモリ読取り及び書込み、メモリ再生並びにアド
レス再構成。データフロー制御については制御カードは
入来するコマンドをデコードし、それを関連するアドレ
スにラツチする。メモリプレナボードＭＰＢは２つのコ
マンドすなわちページ読取り及びページ書込みのみにつ
いて動作する。ＮＯ−ＯＰ（ノーオペレーシヨン）コマ
ンドが認識されると、スイツチ２５に基本記憶モジユー
ルＢＳＭ「ノツトヴアリツド（not valid ）」を送る
以外のアクシヨンは生じさせない。ページ読取り／書込
みオペレーシヨンはスイツチ２５及びスイツチ２５の 5
12回のワード転送を含む。読取りコマンドにより情報は
基本記憶モジユールＢＳＭからスイツチへ通る。制御カ
ードのデータフロー制御は基本記憶モジユールＢＳＭ信
号をスイツチ２５に送る。この信号はＥＣＣロジツクに
より情報バスを送出状態にしてスイツチを駆動させるた
めに使用される。

【００４９】この信号（Valid ）はＥＣＣロジツクによ
り情報バスを送出状態にしてスイツチ２５を駆動させる
ために使用される。ＥＣＣロジツクは実際には２つの機
能を含む。第１の機能はデータ保全機能又はパリテイ及
びＥＣＣ発生及びチエツク機能である。第２の機能はバ
ス方向制御である。全体のシステムデータフローは双方
向バスを中心とする。バツフアインタフエースロジツク
ＢＩＬ−スイツチデータバス、スイツチクロスバー、ス
イツチバス及びスイツチ−基本記憶モジユールＢＳＭ／
ロツクバスはすべて双方向であり図２６に示すＥＣＣロ
ジツクを有する。双方向バスにおいてはデータを送ろう
とするバスの両側のドライバによるデータ競合及び回路
損傷を避けるためにシステムにおけるデータのフロー方
向を制御することが重要である。この問題に対する解決
法はしばしばバスの効率の良い利用が必要なとき限界的
なタイミング要求を有するバス調停機構を用いるもので
ある（多くのデツドサイクルが一方向におけるデータフ
ロー及び他の方向におけるデータフローの間に許される
場合にはこのタイミング要求は低いものとなる）。上述
のシステムにおいてはＥＣＣチツプ３０３は有効信号３
０４及び３０８を用い、これら信号はデータ３０２と共
にそのデータが現在有用（有効）であることを示すと共
に、ＥＣＣチツプ３０３におけるフロー方向を制御す
る。この信号の２重の使用はシステムを制御するに必要
な信号の数を減らすと共に、ＥＣＣチツプがシステムデ
ータフローの分散された（局所の）方向制御を行い得る
ようにする。ＥＣＣチツプは３０４及び３０５のいずれ
かの側のソースから有効信号を受ける。有効信号３０４
が３０２上のデータが有効であることを示す場合には、
ＥＣＣチツプはそのデータをそのチツプのその側に入力
としてラツチする。これはチツプ３１０の他方の側のデ
ータドライバをオンにしてデータを出力する際の遅れを
最少にする。このデータはチツプを通るのにさらに２サ
イクルを必要とするので、ドライバが有効（Valid ）信
号をはじめにオンとするとき、それはデータと共に、そ
れが有効（Valid ）でないことを示す。データはそれ以
外の有効（Valid ）信号が入力に入らなくなるまでそれ
に関連する有効（Valid ）信号によりそのチツプを通さ
れる。最後の有効（Valid ）信号が関連データを有する
チツプを励起したとき、ドライバーがオフとなる。この
状態において両方のバスは非作動状態となる。次の有効
（Valid ）信号がいずれか一方の入力側に生ずるとその
オペレーシヨンは繰り返される。別のバス制御信号、バ
ス方向制御及びデータ有効性インジケータとしての２重
の役割を有する有効（Valid ）信号はない。これにより
ＥＣＣチツプは両側において有効（Valid ）信号を検出
し、バス競合のときすべてのドライバを動作不能とする
ことができるので、回路の損傷に気をつける必要はなく
早期にそのドライバをオンにすることができる。またこ
れはシステムがデツドサイクルを必要とせずに１サイク
ルによりバスをまわすことができるようにする。ライン
の端部のＥＣＣチツプ（基本記憶モジユールＢＳＭ又は
バツフアインタフエースロジツクＢＩＬ）はそれがその
最終有効信号を出した後のサイクルにおいてデータを受
けることができる。それを駆動するロジツクはこれを行
うために有効信号の数をカウントしなければならない
が、このカウント中にエラーが生じるとＥＣＣチツプは
当該エラーを送り、そのドライバをオフにすることによ
り損傷を防止することができる。現在のシステムにおい
てはそのロジツクは有効から非有効（Valid to NotVali
d）への遷移を検出して転送の終了を示す。これはデー
タフロー内に１つのデツドサイクルを挿入し、受信シス
テムを予め知ることなくデータ転送の長さを任意のもの
にすることができるようにする。

【００５０】バスの方向が変えられた後に、８個のワー
ドのうちの最初のワード（また64ラインのうちの第１ラ
イン）がメモリから読み取られ、メモリプラナボードＭ
ＰＢ上のデータバツフア３０７にラツチされる。このメ
モリ読取りは次に述べるように２サイクルを必要とす
る。各ラインが読み取られて記憶された後に、制御カー
ドがデータチツプから１時に１個のワードを選択してそ
れをスイツチ２５に送る。８個のワード全部がスイツチ
２５に送られると、次のラインがそのメモリから読み出
される。これは64ラインがメモリから読み取られ、512
個の連続するワードがスイツチ２５に送られてしまうま
で繰り返される。

【００５１】書込み用のデータ制御は逆に行われる。書
込みのデコード後に８個のワードがデータバツフア３０
７に記憶される。次にライン全体がメモリに書込まれ
る。メモリへの書込みはメモリからの読取りと同様に２
サイクルである。第１サイクルにおいてワード１〜４が
メモリに書き込まれる。次のサイクルにおいてワード５
〜８が書き込まれる。 512個のワード全部がメモリに書
き込まれた後に（64ライン）、制御カードがスイツチに
基本記憶モジユールＢＳＭ有効信号を送る。この基本記
憶モジユールＢＳＭ有効信号はエラーを伴わずに全書込
み動作が生じたときにのみ送られる。１つのエラーが生
じると、このメモリプレナボードＭＰＢはスイツチに何
も送らずに時間切れにさせる。全書込みはエラーには無
関係に生じ、潜在的にメモリに「バツド」データを書き
込ませる。

【００５２】制御カード３０５のメモリ読取り及び書込
み部分はメモリモジユール用のアドレス及び制御ライン
を制御する。レコード設計の一方法の一例は２Ｍ×40ビ
ツトシングルイン−ラインメモリモジユールＳＩＭＭを
使用する。このシングルイン−ラインメモリモジユール
ＳＩＭＭはこの文書のメモリプレナボード部分に特定さ
れる８個のワード列で配置される。１個のメモリプレナ
ボードＭＰＢは 512ＭＢの記憶容量を有する。

【００５３】メモリ（１ライン、８ワード）内の１つの
位置をアクセスするために制御カードがそのライン（８
ワード）についてのロウアドレスストローブ（Row Addr
essStrobe（ＲＡＳ））を作動状態にする。次に制御カ
ードはそのバスに10ビツトカラムアドレスを置く。この
アドレスは３サイクルの間有効である。この３サイクル
のうち第２サイクルにおいてはじめの４ワード用のカラ
ムアドレスストローブ（Column Address Strobe （ＣＡ
Ｓ））が作動される。第３サイクルにおいて最後の４ワ
ード用のカラムアドレスストローブＣＡＳが作動する。
このデータの処理手順は、同時に４ワードで、ラインの
第８番目及び第１番目のワードのデータのラツチに同期
する。

【００５４】例えば８番目のワードをデータバツフア３
０７からＥＣＣロジツク３０３にラツチすべきときに
は、同時に新しいデータがメモリから読み出される。こ
れにより次のラインの第１ワードが次のサイクルにおい
てＥＣＣロジツクに置かれ、スイツチ２５へのデータ速
度が維持されることになる。ライン全体が１度に読み取
られたとすると、当該ラインからの第８ワードは新しい
ラインの８番目のワードによりＥＣＣロジツク内におい
て重ね書きされる。その理由はラツチイネーブル及び出
力イネーブルの両方が作動状態であるから（透過動作モ
ード）である。メモリはこのように読取り及び書込みコ
マンドの両方により動作し、次のサイクルの１つのライ
ンの第１の４ワードを作動状態にし次にそのサイクルの
そのラインの第２の４ワードを作動状態にする。

【００５５】シングルイン−ラインメモリモジユールＳ
ＩＭＭと共にあるメモリプレナボードＭＰＢは1000000
個のアドレスのうちの１つを特定するに20個のアドレス
ビツトを必要とする。これらビツトのうちの15個はサイ
クルのはじめにコマンドによりラツチされる元のアドレ
スから生ずるものである。これら15ビツトが 256Ｋペー
ジのうちの１つを特定する。そのページ内のアドレスを
特定するのに必要な残りの５ビツトは制御カードにより
発生される。これは64ライン（２Ｋページ／メモリプレ
ナボードＭＰＢ）の読取り用に制御カードに64個の固有
のメモリ位置を与える。これら64ラインのうちの32ライ
ンは表１に示すようにシングルイン−ラインメモリモジ
ユールＳＩＭＭのＡ側から、他の32ラインはＢ側からの
ものである。

【００５６】

【表１】

【００５７】制御カードもメモリ再生機能を制御する。
全メモリは８ミリ秒（ｍｓ）ごとに再生される。しかし
ながら、制御カードが４〜８（ｍｓ）間の任意の時点に
おいてメモリを再生するようにプログラムし得る。再生
速度は制御カードの構成ＤＩＰスイツチによりセツトさ
れる。この再生はＡ側がアクセスされるときＢ側が再生
され又はその逆となるようにインタリーブされる。この
ように再生動作を実行することによりメモリ転送は影響
を受けない。

【００５８】メモリプレナボードＭＰＢは 512Ｋ×40ビ
ツト、２Ｍ×40ビツト、又は８Ｍ×40ビツトのシングル
イン−ラインメモリモジユールＳＩＭＭにより構成で
き、それぞれ 128ＭＢ、 512ＭＢ又は２ＧＢのメモリプ
レナボードを得る。さらにメモリプレナボードＭＰＢの
分布速度も構成可能である。シングルイン−ラインメモ
リモジユールＳＩＭＭカードによるメモリプレナボード
ＭＰＢの分布を完全、半分、４分の１又は８分の１にす
ることができる。これらの構成についての構成ＤＩＰス
イツチも制御カードに配置される。

【００５９】メモリアドレスはメモリ技術及びメモリプ
レナボードＭＰＢ上のメモリの量に対応するように再構
成されなければならない。メモリアドレスビツトはメモ
リ構成ＤＩＰに従つてデコードされる。アドレスアウト
オブレンジテスト（addressout of range test ）がア
ドレスがスイツチから入る時であつてそれがシングルイ
ン−ラインメモリモジユールＳＩＭＭに対し駆動される
前にそのアドレスについて実行される。

【００６０】基本記憶モジユールＢＳＭは図２７に示す
ように、インターリーブ形の再生動作を実行する。ペー
ジ読取り及びページ書込みはメモリのＡ及びＢ側の間に
おいて交番するので、Ａ側がＢ側のアクセス中（１６〜
３）に再生され得る（１６〜２）。これはライン転送間
に行われるので再生を「隠す（hide）」ことになる。こ
のようにこのシステムはページ転送間にギヤツプを生じ
させるような再生の完了を待つようには強制されない。
再生をいかにしてインタリーブするかを示す図２７を参
照されたい。

【００６１】このシステムについての再生速度は48サイ
クルごとであるが、これを24サイクルごとにするように
設計するようにしても良い。これは再生速度が４〔ｍ
ｓ〕ごとである場合に必要である。表２に示すように、
再生は速度が24サイクル又は48サイクルかには関係なく
同じように実行される。

【００６２】

【表２】

【００６３】この再生シーケンスはメモリが完全に分布
されていなくても一定である。換言すると、各データラ
インは、それらの半分だけが物理的にメモリボード上に
あつても再生される。

【００６４】全再生サイクルは次のように複数のサイク
ル（40ｎｓ／サイクル）を必要とする。再生制御ロジツ
クが再生カウンタから再生要求をラツチする。再生サイ
クルが許可されるとき再生が継続中であれば再生を実行
することができる。制御カードはその再生がバス１６−
４に許され又は１６−５により許されないかにかかわら
ずバス１６−４に再生アドレスを送る。このアドレスは
サイクルがカラムアドレスストローブＣＡＳライン１６
−３が非作動状態になつたときスタートするのでカラム
アドレスストローブＣＡＳ再生サイクルがスタートする
前の２サイクルについて有効である。３〜５サイクルに
ついて４本のロウアドレスストローブＲＡＳライン（上
記グループのうちの１つ）が３サイクルについて有効
（Valid ）とセツトされる。これによりそのロウアドレ
ス（全カラムアドレス）をもつこれら４本のライン内の
チツプのすべてが再生される。６〜７サイクルについて
はこれはロウアドレスストローブＲＡＳプリチヤージ
（precharge ）時間１６−２である。

【００６５】１つの再生はメモリが話中でないときはい
つでも又はカラムアドレスストローブＣＡＳラインがＢ
へのメモリ転送中にＨＩＧＨ／非作動状態となるとき生
ずる。再生は書込みサイクルの直後には許可されない。
その理由はスイツチが一時に１ワードのデータを送り基
本記憶モジユールＢＳＭは８個のワードが受信されるま
で各ワードをラツチするからである。その後基本記憶モ
ジユールＢＳＭは８ワードすべてをメモリに書き込む。
スイツチはデータの最後の有効ワードがこのバスに生じ
た直後にスイツチ有効非作動状態にセツトする。このデ
ータはＥＣＣロジツク（２サイクル）に入りそしてその
後メモリに実際に書き込まれる（１サイクル）前にデー
タバツフア３０７に入る（１サイクル）。

【００６６】このデータがメモリに書き込まれてしまう
と、次のメモリアクセスが生じ得るようになる前に満足
されなければならない１０ｎｓ（１サイクル）のロウア
ドレスストローブＲＡＳ作動時間へのカラムアドレスス
トローブＣＡＳプリチヤージが生ずる。このためメモリ
プレナボードＭＰＢはメモリ書き込みサイクル後の５サ
イクルに亘つて話中となる。書き込み要求は最後のケー
ス条件を与えるので、再生は読み取り又は書き込みオペ
レーシヨン後５サイクルでスタートする。

【００６７】スイツチを介して約８サイクルの待ち時間
があるため再生には関係しないが、このサイクルルール
はメモリから要求されるバツク・ツー・バツク（back t
o back）サイクルにも適用できる。バツク・ツー・バツ
クサイクルにおいては８番目のワードについてスイツチ
有効が作動状態となる時から次のコマンドをメモリに送
り得る時までに少なくとも５サイクルの遅れがなくては
ならない。

【００６８】

【発明の効果】上述の通り本発明によれば、複数のコン
ピユータを内部共用メモリ及びスイツチ手段を有するコ
ンバイナ／メモリシステムを用いて高性能並列インタフ
エースＨＩＰＰＩのような直接メモリアクセスリンクを
介して相互接続することにより、ヘツダ情報の読み取り
や、メツセージの仲裁や、接続されたすべてのコンピユ
ータシステム相互間及び内部共用メモリへの接続を実用
上同時に実行し得る。

【図面の簡単な説明】

【図１】図１はタイプの異なるプロセツサシステムコン
プレツクスが共用拡張記憶コンバイナ／メモリシステム
に接続することにより形成される大域スーパーコンピユ
ータシステムを全体として示すブロツク図である。

【図２】図２は本発明の一実施例によるコンバイナ／メ
モリシステムを示すブロツク図である。

【図３】図３はヘツダページフオーマツトを示す略線図
である。

【図４】図４はアドレスフイールドフオーマツトを示す
略線図である。

【図５】図５は図２のバツフアインタフエースロジツク
ユニツト（ＢＩＬ）を示すブロツク図である。

【図６】図６はリンクしたリストテーブルのフオーマツ
トを示す略線図である。

【図７】図７は入力バツフア制御手段を示すブロツク図
である。

【図８】図８は図５のコマンドインタプリータを示すブ
ロツク図である。

【図９】図９はコマンドサブルーチンを示すフローチヤ
ートである。

【図１０】図１０は信号コマンド処理手順を示すフロー
チヤートである。

【図１１】図１１は信号コマンド処理手順を示すフロー
チヤートである。

【図１２】図１２は信号コマンド処理手順を示すフロー
チヤートである。

【図１３】図１３は信号コマンド処理手順を示すフロー
チヤートである。

【図１４】図１４は取り出しコマンド処理手順を示すフ
ローチヤートである。

【図１５】図１５は取り出しコマンド処理手順を示すフ
ローチヤートである。

【図１６】図１６は取り出しコマンド処理手順を示すフ
ローチヤートである。

【図１７】図１７は取り出しコマンド処理手順を示すフ
ローチヤートである。

【図１８】図１８は記憶コマンド処理手順を示すフロー
チヤートである。

【図１９】図１９は記憶コマンド処理手順を示すフロー
チヤートである。

【図２０】図２０は記憶コマンド処理手順を示すフロー
チヤートである。

【図２１】図２１はロツクコマンド処理手順を示すフロ
ーチヤートである。

【図２２】図２２はロツクコマンド処理手順を示すフロ
ーチヤートである。

【図２３】図２３はクロスバースイツチ用クロスバーを
示す略線図である。

【図２４】図２４はスイツチインタフエース及び制御ロ
ジツクを示すブロツク図である。

【図２５】図２５はメモリ（ＢＳＭ）機能を示すブロツ
ク図である。

【図２６】図２６はバツフアインタフエースロジツクＢ
ＩＬ及びスイツチ、スイツチ及びクロスバー、スイツチ
−基本記憶モジユールＢＳＭ及びロツク間のＥＣＣロジ
ツクを示す略線図である。

【図２７】図２７は隠れた再生タイミングを示す信号波
形図である。

【符号の説明】

１０……スーパーコンピユータシステム、１１……コン
バイナ／メモリシステム、１２、１３、１４、１５……
コンピユータシステム、２０、２１、２２、２３……バ
ツフアインタフエースロジツクサブユニツト（ＢＩ
Ｌ）、２５……スイツチ、２７……ロツク／構成機構、
３０、３１、３２、３３……記憶モジユール。

───────────────────────────────────────────────────── フロントページの続き (72)発明者デリツク・レロイ・ガーマイアーアメリカ合衆国、ニユーヨーク州12401、キングストン、ウエスト・チエスナツト・ストリート 233番地 (72)発明者シエリル・マリー・ジエンコアメリカ合衆国、コロラド州80304、ボウルダー、リンデン・アベニユー 1485 番地 (72)発明者ドナルド・ジヨージ・グリスアメリカ合衆国、ニユーヨーク州12401、キングストン、ソウキル−ラビイ・ロード 2179番地 (72)発明者ウイリアム・ロバート・ミラニアメリカ合衆国、ニユーヨーク州12498、ウツドストツク、ヴアン・デボガート・ロード 29番地 (72)発明者マイケル・パトリツク・ムフラダアメリカ合衆国、ニユーヨーク州12477、ソウジヤーテイーズ、アツプルツリー・ドライブ 26番地 (72)発明者ドナ・キヤロル・マイヤーズアメリカ合衆国、ニユーヨーク州12401、キングストン、フエアモント・アベニユー 109Ａ番地 (72)発明者ピーター・ケネス・スツウエツドアメリカ合衆国、ニユーヨーク州12477、ソウジヤーテイーズ、オールド・ステージ・ロード・アパートメンント１ 4115 番地 (72)発明者ヴアデイム・ミロン・シンカーアメリカ合衆国、ニユーヨーク州12491、ウエスト・ハーレイ、フイールドストーン・ロード・レイルロード１・ボツクス 300Ａ４番地 (72)発明者アントワネツト・エライン・ヴアロンアメリカ合衆国、ニユーヨーク州12538、ハイド・パーク、レツジズ・ドライブ７Ｄ−２ (72)発明者カール・アルフレツド・ベンダーアメリカ合衆国、ニユーヨーク州12528、ハイランド、サウスエルテイング・コーナーズ・ロード・アパートメント１ 11 番地 (56)参考文献特表昭57−501754（ＪＰ，Ａ) 特開昭56−103753（ＪＰ，Ａ) 特開昭60−191358（ＪＰ，Ａ) 特開昭55−85157（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】スーパーコンピュータシステムにおいて、各パケットのスタート時に、スーパーコンピュータシス
テムの通信プロトコルに応じて、パケットを識別するコ
マンド及び宛先情報から成るヘッダページを持つパケッ
ト・データを送信及び受信する直接メモリアクセスリン
クアダプタをそれぞれ有する複数のコンピュータと、内部共用メモリ手段及び前記ヘッダページに応じてパケ
ット・データを送信及び受信する直接リンクアダプタを
もつ複数のポートを有するコンバイナ／メモリシステム
と、前記各コンピュータの直接メモリアクセスリンクアダプ
タを他のコンピュータのポートの直接リンクアダプタに
接続する直接メモリアクセスリンクと、コンバイナ／メモリシステム内の直接リンクアダプタと
内部共用メモリ手段との間にあり、ヘッダページのコマ
ンドに応じてあるポートの直接リンクアダプタを他のコ
ンピュータのポートの直接リンクアダプタ又は前記内部
共用メモリに接続するスイッチ手段と、を含むことを特徴とするスーパーコンピュータシステ
ム。
【請求項２】前記直接メモリアクセスリンクアダプタは
高性能並列インタフェースリンクであることを特徴とす
る請求項１に記載のスーパーコンピュータシステム。
【請求項３】前記内部共用メモリ手段は複数のメモリモ
ジュールを含み、前記スイッチ手段は前記内部共用メモ
リ手段にインターリーブし得るように前記ヘッダページ
で示されるスタートアドレスから前記複数のメモリモジ
ュールに記憶されたデータを分配する手段を含むことを
特徴とする請求項１に記載のスーパーコンピュータシス
テム。
【請求項４】ロックコマンドに応動して前記内部共用メ
モリ内のデータブロックへの割振りをロックするための
ロック手段を含むことを特徴とする請求項１に記載のス
ーパーコンピュータシステム。
【請求項５】前記ロック手段は１つの位置にロック識別
子を記憶するロックテーブルを含み、前記位置は使用で
きるとき当該状態が識別されてロックされ、使用できな
いとき要求端末にロック障害を通知することを特徴とす
る請求項４に記載のスーパーコンピュータシステム。
【請求項６】前記スイッチ手段は異なるパケットに属す
る前記ヘッダ及びデータページを記憶でき、且つ前のデ
ータを読み出しつつ新しいデータの書込みを許可するこ
とができる入力バッファを含むことを特徴とする請求項
１に記載のスーパーコンピュータシステム。
【請求項７】前記スイッチ手段はポインタリストを有す
るリンクされたリストを含み、前記ポインタリストは前
記入力バッファに記憶された各ページについて前記ヘッ
ダ／ページシーケンス内の次のページのアドレスを示す
入力を含むことを特徴とする請求項６に記載のスーパー
コンピュータシステム。
【請求項８】前記スイッチ手段はスイッチに加えられる
ソースのラウンドロビンアービトレーションと、前記メ
モリモジュール及び他のコンピュータへの話中でないと
きのみの接続の状態を記憶する手段とを含むことを特徴
とする請求項１に記載のスーパーコンピュータシステ
ム。
【請求項９】前記スイッチ手段はコマンドインタプリー
タを含み、前記コマンドインタプリータは前記ヘッダペ
ージからの前記コマンドアドレス、前記システムの条件
ポイントからの条件アドレス及び前記条件制御ポイント
からの状態アドレスに応動する制御記憶手段を含み、前
記制御ポイントは前記制御記憶手段の前記データ出力か
らデコードされることを特徴とする請求項１に記載のス
ーパーコンピュータシステム。
【請求項１０】コマンド及び宛先情報を識別する各新パ
ケットのスタート時にヘッダページを含むパケット状の
信号を送信及び受信する直接メモリアクセスリンクアダ
プタを有する複数の各コンピュータを含むスーパーコン
ピュータシステムにおいて使用するためのコンバイナ／
メモリシステムにおいて、直接リンクアダプタをもつ複数のポートを有し、前記各
ポートがパケット状の信号を送信及び受信するようにな
された内部共用メモリ手段及びスイッチ手段と、前記各コンピュータ及び前記アダプタにおける前記各異
なるポート間を接続する直接メモリアクセスリンクと、を具え、前記スイッチ手段は、受信されたヘッダページに応動して前記パケットを前記
コマンドに従つて他のコンピュータ又は前記内部共用メ
モリに接続する手段とを含むことを特徴とするコンバイ
ナ／メモリシステム。
【請求項１１】前記直接メモリアクセスリンクは高性能
並列インタフェースリンクであることを特徴とする請求
項１０に記載のコンバイナ／メモリシステム。
【請求項１２】前記内部メモリ手段は複数のメモリモジ
ュールを含み、前記スイッチ手段は前記内部共用メモリ
にインターリーブし得るように前記ヘッダページに示さ
れるスタートアドレスから前記複数のメモリモジュール
に記憶されたデータを分配する手段を含むことを特徴と
する請求項１０に記載のコンバイナ／メモリシステム。
【請求項１３】ロックコマンドに応動して前記内部共用
メモリ内のデータブロックへの割振りをロックするため
のロック手段を含むことを特徴とする請求項１０に記載
のコンバイナ／メモリシステム。
【請求項１４】前記ロック手段は１つの位置にロック識
別を記憶するロックテーブルを含み、前記位置が使用で
きるとき当該状態が識別されてロックされ、使用できな
いとき要求端末にロック障害を通知することを特徴とす
る請求項１３に記載のコンバイナ／メモリシステム。
【請求項１５】前記スイッチ手段は異なるパケットに属
するヘッダ及びデータページを記憶でき、前のデータを
読み出しつつ新しいデータの書込みを許可することがで
きる入力バッファを含むことを特徴とする請求項１０に
記載のコンバイナ／メモリシステム。
【請求項１６】前記スイッチ手段はポインタリストを有
するリンクされたリストを含み、前記ポインタリストは
前記入力バッファに記憶された各ページについて前記ヘ
ッダ／ページシーケンス内の次のページのアドレスを示
す入力を含むことを特徴とする請求項１５に記載のコン
バイナ／メモリシステム。
【請求項１７】前記スイッチ手段はスイッチに加えられ
るソースのラウンドロビンアービトレーションと、前記
メモリモジュール及び他のコンピュータへの話中でない
ときのみの接続の状態を記憶する手段とを含むことを特
徴とする請求項１０に記載のコンバイナ／メモリシステ
ム。
【請求項１８】前記スイッチ手段はコマンドインタプリ
ータを含み、前記コマンドインタプリータは前記ヘッダ
ページからの前記コマンドアドレス前記システムの条件
ポイントからの条件アドレス及び前記条件制御ポイント
からの状態アドレスに応動する制御記憶手段を含み、前記制御ポイントは前記制御記憶手段の前記データ出力
からデコードされることを特徴とする請求項１０に記載
のコンバイナ／メモリシステム。
【請求項１９】システム制御ポイントについて前記制御
記憶手段からデコードされる前記データは前記制御記憶
手段への次のアドレスの部分としてそのまま使用される
ようになされていることを特徴とする請求項１０に記載
のコンバイナ／メモリシステム。