JPH0721114A - マルチプロセッサシステムの共有メモリ制御装置 - Google Patents
マルチプロセッサシステムの共有メモリ制御装置Info
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- JPH0721114A JPH0721114A JP14939993A JP14939993A JPH0721114A JP H0721114 A JPH0721114 A JP H0721114A JP 14939993 A JP14939993 A JP 14939993A JP 14939993 A JP14939993 A JP 14939993A JP H0721114 A JPH0721114 A JP H0721114A
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- memory
- data
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Abstract
(57)【要約】
【目的】 マルチプロセッサの共有メモリ制御装置で、
ＭＰＵ側データバス幅の制限を受けずにその２倍のメモ
リ側データバス幅でデータ転送の高速化を図る。 【構成】 ＭＰＵのライト時はＭＰＵ側データ（１６バ
イト幅）の取り込み２回に対してメモリ側データ（３２
バイト幅）を１回出力し、リード時はメモリ側データの
取り込み１回に対してＭＰＵ側データを２回出力するメ
モリデータ制御部１ａ、１ｂと、アクセス許可を受けた
ＭＰＵのデータバスとメモリデータ制御部のＭＰＵ側デ
ータ２１ａ又は２１ｂを接続するＭＰＵ側セレクタ２
と、メモリ１回のアクセスに対してメモリデータ制御部
の１６バイトデータ２個を順次選択して上記メモリデー
タバスと接続させるメモリ側セレクタ３とを設け、メモ
リサイクル時間に関せず各々のメモリデータ処理部を順
次重ねて制御することで、ＭＰＵ側データバス幅の制限
を受けずに高速化できる。
ＭＰＵ側データバス幅の制限を受けずにその２倍のメモ
リ側データバス幅でデータ転送の高速化を図る。 【構成】 ＭＰＵのライト時はＭＰＵ側データ（１６バ
イト幅）の取り込み２回に対してメモリ側データ（３２
バイト幅）を１回出力し、リード時はメモリ側データの
取り込み１回に対してＭＰＵ側データを２回出力するメ
モリデータ制御部１ａ、１ｂと、アクセス許可を受けた
ＭＰＵのデータバスとメモリデータ制御部のＭＰＵ側デ
ータ２１ａ又は２１ｂを接続するＭＰＵ側セレクタ２
と、メモリ１回のアクセスに対してメモリデータ制御部
の１６バイトデータ２個を順次選択して上記メモリデー
タバスと接続させるメモリ側セレクタ３とを設け、メモ
リサイクル時間に関せず各々のメモリデータ処理部を順
次重ねて制御することで、ＭＰＵ側データバス幅の制限
を受けずに高速化できる。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサシス
テムの共有メモリ制御装置に係り、特に、ＭＰＵ側デー
タバス幅の制限を受けずにデータ転送速度の高速化を可
能とし、また障害発生時においても共有メモリへのアク
セスを可能とするマルチプロセッサシステムの共有メモ
リ制御装置に関する。
テムの共有メモリ制御装置に係り、特に、ＭＰＵ側デー
タバス幅の制限を受けずにデータ転送速度の高速化を可
能とし、また障害発生時においても共有メモリへのアク
セスを可能とするマルチプロセッサシステムの共有メモ
リ制御装置に関する。
【０００２】
【従来の技術】従来、複数のマイクロプロセッサ（以
下、ＭＰＵと称す）を用いたワークステーション、磁気
ディスク制御装置等の情報処理装置において、共有の主
記憶メモリ、共有のキャッシュメモリ等のように、複数
のＭＰＵが共有してアクセスする共有メモリを用いたも
のが知られている。
下、ＭＰＵと称す）を用いたワークステーション、磁気
ディスク制御装置等の情報処理装置において、共有の主
記憶メモリ、共有のキャッシュメモリ等のように、複数
のＭＰＵが共有してアクセスする共有メモリを用いたも
のが知られている。
【０００３】図２は、従来のマルチプロセッサシステム
の共有メモリ制御装置を示すブロック図である。同図は
簡単化のためＭＰＵのアクセス対象を共用メモリに限定
した。同図で、１０はＤＲＡＭで構成された共有メモ
リ、４ａ〜４ｄはアクセス許可信号を受けてメモリ１０
に対し読み出し／書き込み（以下「リード／ライト」と
もいう）を行うＭＰＵ、４１ａ〜４１ｄはそれぞれＭＰ
Ｕ４ａ〜４ｄとバス調停部５との制御信号（ＭＰＵ４ａ
〜４ｄからアクセス要求信号とリード／ライト信号を出
力し、バス調停部５からアクセス許可信号を出力）、４
２ａ〜４２ｄはそれぞれＭＰＵ４ａ〜４ｄのデータバス
（１６バイト）、４３ａ〜４３ｄはそれぞれＭＰＵ４ａ
〜４ｄのアドレスバス、５はＭＰＵ４ａ〜４ｄのメモリ
１０に対するアクセス要求信号を所定の優先順位に従い
調停動作を行い１つのＭＰＵに対してアクセス許可信号
を与えるバス調停部、６は各種の制御信号を生成する制
御信号生成部（バス調停部５とメモリ制御信号生成部９
の制御信号５１と６１のみ図示）、５１はバス調停部５
と制御信号生成部６との制御信号（バス調停部５からＭ
ＰＵセレクト信号／コマンド信号を出力し、制御信号生
成部６から基本クロック信号、リフレッシュ要求信号を
出力）、６１はアクセス許可信号を受けたＭＰＵ（４ａ
〜４ｄの１つ）のリード信号／ライト信号またはリフレ
ッシュ信号、７はアクセスを許可されたＭＰＵ（４ａ〜
４ｄの１つ）のアドレスを選択するアドレスセレクタ、
２０はアクセスを許可されたＭＰＵのデータバスを選択
してメモリデータバス３１（１６バイト）と接続させる
ＭＰＵ側セレクタ、７１はアドレスセレクタ７出力のＭ
ＰＵアドレス、８はメモリアドレス８１としてリード／
ライト時にＭＰＵアドレス７１を出力しリフレッシュ時
にリフレッシュアドレスを出力するアドレス制御部、９
は信号６１に基づきリード／ライト／リフレッシュのい
ずれかのメモリ制御信号９１を生成するメモリ制御信号
生成部である。
の共有メモリ制御装置を示すブロック図である。同図は
簡単化のためＭＰＵのアクセス対象を共用メモリに限定
した。同図で、１０はＤＲＡＭで構成された共有メモ
リ、４ａ〜４ｄはアクセス許可信号を受けてメモリ１０
に対し読み出し／書き込み（以下「リード／ライト」と
もいう）を行うＭＰＵ、４１ａ〜４１ｄはそれぞれＭＰ
Ｕ４ａ〜４ｄとバス調停部５との制御信号（ＭＰＵ４ａ
〜４ｄからアクセス要求信号とリード／ライト信号を出
力し、バス調停部５からアクセス許可信号を出力）、４
２ａ〜４２ｄはそれぞれＭＰＵ４ａ〜４ｄのデータバス
（１６バイト）、４３ａ〜４３ｄはそれぞれＭＰＵ４ａ
〜４ｄのアドレスバス、５はＭＰＵ４ａ〜４ｄのメモリ
１０に対するアクセス要求信号を所定の優先順位に従い
調停動作を行い１つのＭＰＵに対してアクセス許可信号
を与えるバス調停部、６は各種の制御信号を生成する制
御信号生成部（バス調停部５とメモリ制御信号生成部９
の制御信号５１と６１のみ図示）、５１はバス調停部５
と制御信号生成部６との制御信号（バス調停部５からＭ
ＰＵセレクト信号／コマンド信号を出力し、制御信号生
成部６から基本クロック信号、リフレッシュ要求信号を
出力）、６１はアクセス許可信号を受けたＭＰＵ（４ａ
〜４ｄの１つ）のリード信号／ライト信号またはリフレ
ッシュ信号、７はアクセスを許可されたＭＰＵ（４ａ〜
４ｄの１つ）のアドレスを選択するアドレスセレクタ、
２０はアクセスを許可されたＭＰＵのデータバスを選択
してメモリデータバス３１（１６バイト）と接続させる
ＭＰＵ側セレクタ、７１はアドレスセレクタ７出力のＭ
ＰＵアドレス、８はメモリアドレス８１としてリード／
ライト時にＭＰＵアドレス７１を出力しリフレッシュ時
にリフレッシュアドレスを出力するアドレス制御部、９
は信号６１に基づきリード／ライト／リフレッシュのい
ずれかのメモリ制御信号９１を生成するメモリ制御信号
生成部である。
【０００４】図３は、図２の動作を示すタイミングチャ
ートである（説明上、回路の信号遅延時間を０とし
た）。同図は、バス調停部５によりＭＰＵ４ａ、４ｂ、
４ｃ、４ｄ、再び４ａがそれぞれアクセス許可信号を受
けた場合のアドレスとデータバスのタイミングチャート
である（制御信号等は省略）。１回目のメモリサイクル
はＭＰＵ４ａのリードサイクルで（ＭＰＵ４ａはリード
信号出力）、メモリアドレス８１としてＭＰＵ４ａのア
ドレス４３ａ（アドレス値Ａ１）が選択され、ＭＰＵ４
ａのデータバス４２ａがメモリデータバス３１と接続さ
れＭＰＵ４ａがメモリデータ（データ値Ｒ１）をリード
する。同様に２回目のメモリサイクルはＭＰＵ４ｂのラ
イトサイクルで（ＭＰＵ４ｂはライト信号出力）、ＭＰ
Ｕ４ｂがメモリ１０に対してデータをライト（アドレス
値Ａ２、データ値Ｗ２）する。以上のようにして３回目
はＭＰＵ４ｃのライトサイクル（アドレス値Ａ３、デー
タ値Ｗ３）、４回目はＭＰＵ４ｄのリードサイクル（ア
ドレス値Ａ４、データ値Ｒ４）、５回目は再びＭＰＵ４
ａのライトサイクル（アドレス値Ａ５、データ値Ｗ５）
が実行される。
ートである（説明上、回路の信号遅延時間を０とし
た）。同図は、バス調停部５によりＭＰＵ４ａ、４ｂ、
４ｃ、４ｄ、再び４ａがそれぞれアクセス許可信号を受
けた場合のアドレスとデータバスのタイミングチャート
である（制御信号等は省略）。１回目のメモリサイクル
はＭＰＵ４ａのリードサイクルで（ＭＰＵ４ａはリード
信号出力）、メモリアドレス８１としてＭＰＵ４ａのア
ドレス４３ａ（アドレス値Ａ１）が選択され、ＭＰＵ４
ａのデータバス４２ａがメモリデータバス３１と接続さ
れＭＰＵ４ａがメモリデータ（データ値Ｒ１）をリード
する。同様に２回目のメモリサイクルはＭＰＵ４ｂのラ
イトサイクルで（ＭＰＵ４ｂはライト信号出力）、ＭＰ
Ｕ４ｂがメモリ１０に対してデータをライト（アドレス
値Ａ２、データ値Ｗ２）する。以上のようにして３回目
はＭＰＵ４ｃのライトサイクル（アドレス値Ａ３、デー
タ値Ｗ３）、４回目はＭＰＵ４ｄのリードサイクル（ア
ドレス値Ａ４、データ値Ｒ４）、５回目は再びＭＰＵ４
ａのライトサイクル（アドレス値Ａ５、データ値Ｗ５）
が実行される。
【０００５】一般に、大容量が要求されるメモリ１０は
ビット当たりの単価が安いＤＲＡＭで構成されるが、Ｄ
ＲＡＭではリフレッシュ制御が必要となる。
ビット当たりの単価が安いＤＲＡＭで構成されるが、Ｄ
ＲＡＭではリフレッシュ制御が必要となる。
【０００６】ＭＰＵデータバス４２ａ〜４２ｄ、メモリ
データバス３１それぞれのデータバス幅を大きくする
と、ＭＰＵ４ａ〜４ｄのメモリ１０に対するデータ転送
速度を高速にすることが可能で、例えば、ＭＰＵ、メモ
リそれぞれのデータバス幅を２倍の３２バイトにすると
データ転送速度も２倍となる。しかしながら、システム
規模が大きくＭＰＵやメモリが別モジュールで構成され
る場合、ＭＰＵ／メモリのモジュール間データバスは信
号本数の制限によりデータバス幅を大きくとれず、デー
タ転送速度を上昇できないという問題が発生する。な
お、マルチプロセッサシステムの共有メモリ制御装置、
ＤＲＡＭのリフレッシュ制御に関する公知技術として
は、それぞれ特開昭５７−３１６０号公報や、特開平３
−２６６２９２号公報等が知られている。
データバス３１それぞれのデータバス幅を大きくする
と、ＭＰＵ４ａ〜４ｄのメモリ１０に対するデータ転送
速度を高速にすることが可能で、例えば、ＭＰＵ、メモ
リそれぞれのデータバス幅を２倍の３２バイトにすると
データ転送速度も２倍となる。しかしながら、システム
規模が大きくＭＰＵやメモリが別モジュールで構成され
る場合、ＭＰＵ／メモリのモジュール間データバスは信
号本数の制限によりデータバス幅を大きくとれず、デー
タ転送速度を上昇できないという問題が発生する。な
お、マルチプロセッサシステムの共有メモリ制御装置、
ＤＲＡＭのリフレッシュ制御に関する公知技術として
は、それぞれ特開昭５７−３１６０号公報や、特開平３
−２６６２９２号公報等が知られている。
【０００７】
【発明が解決しようとする課題】上記従来技術では、Ｍ
ＰＵ／メモリ間のデータ転送速度は、ＭＰＵ側データバ
ス幅によって制限され、このＭＰＵ／メモリのモジュー
ル間データバス（ＭＰＵ側データバス）の制限の下で、
特に、メモリデータバス幅を大きくしてＭＰＵのメモリ
に対するアクセスを高速にするメモリ制御装置について
は、なにも考慮されていなかった。
ＰＵ／メモリ間のデータ転送速度は、ＭＰＵ側データバ
ス幅によって制限され、このＭＰＵ／メモリのモジュー
ル間データバス（ＭＰＵ側データバス）の制限の下で、
特に、メモリデータバス幅を大きくしてＭＰＵのメモリ
に対するアクセスを高速にするメモリ制御装置について
は、なにも考慮されていなかった。
【０００８】従って、本発明の目的は、上記従来技術の
問題点を解決して、ＭＰＵ側データバス幅の制限を受け
ずにデータ転送の高速化を図り、また障害が発生した場
合でも共有メモリのアクセスを可能としてシステムの信
頼性を向上させるようにしたマルチプロセッサシステム
の共有メモリ制御装置を提供することにある。
問題点を解決して、ＭＰＵ側データバス幅の制限を受け
ずにデータ転送の高速化を図り、また障害が発生した場
合でも共有メモリのアクセスを可能としてシステムの信
頼性を向上させるようにしたマルチプロセッサシステム
の共有メモリ制御装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、データバス幅がそれぞれｍビットとされ
る複数のマイクロプロセッサと、データバス幅が少なく
ともＬ×ｍビット（Ｌは２以上の整数）とされる共有メ
モリとを有し、各マイクロプロセッサがそのアクセス要
求に基づいて所定の順序で前記共有メモリにアクセスし
てデータの読み出しまたは書き込みを行なうマルチプロ
セッサシステムの共有メモリ制御装置において、前記複
数のマイクロプロセッサと前記共有メモリとの間に複数
個のメモリデータ制御部を設け、前記メモリデータ制御
部の各々は、データ読み出し時に、前記共有メモリから
１回に取り込んだＬ×ｍビットのデータをｍビットずつ
Ｌ回で当該アクセス中のマルチプロセッサに出力し、デ
ータ書き込み時に、当該アクセス中のマイクロプロセッ
サからｍビットずつＬ回で取り込んだデータをＬ×ｍビ
ットの１回で前記共有メモリに出力するように構成した
ものである。前記メモリデータ制御部の個数は、前記Ｌ
と同数とするのが望ましい。ここで、各々のメモリデー
タ制御部の共有メモリ側を順次共有メモリと接続するメ
モリ側セレクタと、各々のメモリデータ制御部のマイク
ロプロセッサ側を順次当該アクセス中のマイクロプロセ
ッサと接続するマイクロプロセッサ側セレクタとを設け
る。
に、本発明は、データバス幅がそれぞれｍビットとされ
る複数のマイクロプロセッサと、データバス幅が少なく
ともＬ×ｍビット（Ｌは２以上の整数）とされる共有メ
モリとを有し、各マイクロプロセッサがそのアクセス要
求に基づいて所定の順序で前記共有メモリにアクセスし
てデータの読み出しまたは書き込みを行なうマルチプロ
セッサシステムの共有メモリ制御装置において、前記複
数のマイクロプロセッサと前記共有メモリとの間に複数
個のメモリデータ制御部を設け、前記メモリデータ制御
部の各々は、データ読み出し時に、前記共有メモリから
１回に取り込んだＬ×ｍビットのデータをｍビットずつ
Ｌ回で当該アクセス中のマルチプロセッサに出力し、デ
ータ書き込み時に、当該アクセス中のマイクロプロセッ
サからｍビットずつＬ回で取り込んだデータをＬ×ｍビ
ットの１回で前記共有メモリに出力するように構成した
ものである。前記メモリデータ制御部の個数は、前記Ｌ
と同数とするのが望ましい。ここで、各々のメモリデー
タ制御部の共有メモリ側を順次共有メモリと接続するメ
モリ側セレクタと、各々のメモリデータ制御部のマイク
ロプロセッサ側を順次当該アクセス中のマイクロプロセ
ッサと接続するマイクロプロセッサ側セレクタとを設け
る。
【００１０】換言すると、本発明は、複数のマイクロプ
ロセッサ（ＭＰＵ）と、アクセス許可信号を受けて前記
ＭＰＵがアクセスする共有メモリと、前記共有メモリに
対する前記複数のＭＰＵのアクセス要求信号から所定の
優先順位に従い前記ＭＰＵに対してアクセス許可信号を
与えるバス調停部と、各種の制御信号を生成する制御信
号生成部から成るマルチプロセッサシステムの共有メモ
リ制御装置において、前記ＭＰＵのライト時はＭＰＵ側
データ（ｍビット）の取り込みＬ回に対してメモリ側デ
ータ（Ｌ×ｍビット）を１回出力し、リード時はメモリ
側データ（Ｍ＝Ｌ×ｍビット）の取り込み１回に対して
ＭＰＵ側データ（ｍビット）をＬ回出力するメモリデー
タ制御部Ｎ個と、前記アクセス許可信号を受けたＭＰＵ
側データバス（ｍビット幅）と前記メモリデータ制御部
のＭＰＵ側データとを接続させるＭＰＵ側セレクタと、
前記メモリデータ制御部のメモリ側データＮ個を順次選
択してメモリデータバスと接続させるメモリ側セレクタ
とを設ける。
ロセッサ（ＭＰＵ）と、アクセス許可信号を受けて前記
ＭＰＵがアクセスする共有メモリと、前記共有メモリに
対する前記複数のＭＰＵのアクセス要求信号から所定の
優先順位に従い前記ＭＰＵに対してアクセス許可信号を
与えるバス調停部と、各種の制御信号を生成する制御信
号生成部から成るマルチプロセッサシステムの共有メモ
リ制御装置において、前記ＭＰＵのライト時はＭＰＵ側
データ（ｍビット）の取り込みＬ回に対してメモリ側デ
ータ（Ｌ×ｍビット）を１回出力し、リード時はメモリ
側データ（Ｍ＝Ｌ×ｍビット）の取り込み１回に対して
ＭＰＵ側データ（ｍビット）をＬ回出力するメモリデー
タ制御部Ｎ個と、前記アクセス許可信号を受けたＭＰＵ
側データバス（ｍビット幅）と前記メモリデータ制御部
のＭＰＵ側データとを接続させるＭＰＵ側セレクタと、
前記メモリデータ制御部のメモリ側データＮ個を順次選
択してメモリデータバスと接続させるメモリ側セレクタ
とを設ける。
【００１１】なお、本発明の好適な実施例において、以
下のように構成することができる。
下のように構成することができる。
【００１２】（１）前記各々のメモリデータ制御部は、
Ｌ個のｍビットラッチ回路と、任意の前記ラッチ回路を
選択して前記マイクロプロセッサ側セレクタ（ＭＰＵ側
データバス）と接続させるラッチセレクタから構成さ
れ、前記メモリに対する書き込みの場合には前記ラッチ
セレクタを順次切り替えＬ回のアクセスによりマイクロ
プロセッサ（ＭＰＵ）側データを前記Ｌ個のラッチ回路
（Ｌ×ｍビット）に取り込み、前記メモリに対する読み
出しの場合にはＭ（＝Ｌ×ｍ）ビットのメモリ側データ
バス（前記メモリ側セレクタの出力）を前記ラッチ回路
に１回のアクセスで取り込むようにした。
Ｌ個のｍビットラッチ回路と、任意の前記ラッチ回路を
選択して前記マイクロプロセッサ側セレクタ（ＭＰＵ側
データバス）と接続させるラッチセレクタから構成さ
れ、前記メモリに対する書き込みの場合には前記ラッチ
セレクタを順次切り替えＬ回のアクセスによりマイクロ
プロセッサ（ＭＰＵ）側データを前記Ｌ個のラッチ回路
（Ｌ×ｍビット）に取り込み、前記メモリに対する読み
出しの場合にはＭ（＝Ｌ×ｍ）ビットのメモリ側データ
バス（前記メモリ側セレクタの出力）を前記ラッチ回路
に１回のアクセスで取り込むようにした。
【００１３】（２）前記共有メモリに対する前記複数の
マイクロプロセッサのアクセス要求に基いて、所定の優
先順位に従い前記マイクロプロセッサに対してアクセス
許可信号を与えるバス調停部を具備しており、前記バス
調停部は、アクセス許可信号を受けた前記マイクロプロ
セッサ（ＭＰＵ）出力のコマンド信号（読み出し／書き
込み信号）から、前記メモリデータ制御部の各々を制御
する基準信号を生成する複数個のコマンド信号生成部を
設けた。
マイクロプロセッサのアクセス要求に基いて、所定の優
先順位に従い前記マイクロプロセッサに対してアクセス
許可信号を与えるバス調停部を具備しており、前記バス
調停部は、アクセス許可信号を受けた前記マイクロプロ
セッサ（ＭＰＵ）出力のコマンド信号（読み出し／書き
込み信号）から、前記メモリデータ制御部の各々を制御
する基準信号を生成する複数個のコマンド信号生成部を
設けた。
【００１４】（３）前記ＭＰＵ側セレクタは、前記ＭＰ
ＵをＮ個のグループに分け、グループ単位で前記ＭＰＵ
任意のデータバスと前記メモリデータ制御部のＭＰＵ側
データバスとを接続させるようにした。
ＵをＮ個のグループに分け、グループ単位で前記ＭＰＵ
任意のデータバスと前記メモリデータ制御部のＭＰＵ側
データバスとを接続させるようにした。
【００１５】（４）前記バス調停部は、前記（３）のグ
ループ単位でＭＰＵのアクセス要求信号から所定の優先
順位に従い前記ＭＰＵに対してアクセス許可信号を出力
し、アクセス許可信号を受けた前記ＭＰＵ出力のコマン
ド信号（読み出し／書き込み信号）から、前記メモリデ
ータ制御部の各々を制御する基準信号を生成する。
ループ単位でＭＰＵのアクセス要求信号から所定の優先
順位に従い前記ＭＰＵに対してアクセス許可信号を出力
し、アクセス許可信号を受けた前記ＭＰＵ出力のコマン
ド信号（読み出し／書き込み信号）から、前記メモリデ
ータ制御部の各々を制御する基準信号を生成する。
【００１６】（５）前記制御信号生成部は、前記（３）
の各グループごとにリフレッシュ要求信号を順次に前記
（４）のバス調停部に供給する。
の各グループごとにリフレッシュ要求信号を順次に前記
（４）のバス調停部に供給する。
【００１７】（６）前記メモリデータ制御部に対して障
害を検出する障害検出手段を設けた。
害を検出する障害検出手段を設けた。
【００１８】
【作用】上記構成に基づく作用を説明する。
【００１９】本発明によれば、複数のマイクロプロセッ
サ（ＭＰＵ）の各々のデータバス幅に比べて共有メモリ
のデータバス幅がＬ倍と大きい場合に、それらの間にメ
モリデータ制御部を設けて、共有メモリ側のデータ入出
力がＬ×ｍビット幅で１回行なうのに対してＭＰＵ側の
データ入出力をｍビットずつＬ回に分けて行なうように
したので、ＭＰＵ側の入出力データバス幅が共有メモリ
側の入出力データバス幅の１／Ｌと狭いにも拘らず、Ｍ
ＰＵ側のデータバス幅の制限を受けずに実質的に共有メ
モリ側のデータバス幅をもって高速のデータ転送（デー
タ入出力）を行なうことができる。特に、本発明では、
メモリデータ制御部を複数個、好適にはＬ個設けて順に
選択できるようにしたので、Ｌ×ｍビットのデータバス
幅の共有メモリのデータ入出力（データ読み出し／書き
込み）処理にほとんど空白（待ち）時間が生じることな
く連続した高速処理が可能になる。
サ（ＭＰＵ）の各々のデータバス幅に比べて共有メモリ
のデータバス幅がＬ倍と大きい場合に、それらの間にメ
モリデータ制御部を設けて、共有メモリ側のデータ入出
力がＬ×ｍビット幅で１回行なうのに対してＭＰＵ側の
データ入出力をｍビットずつＬ回に分けて行なうように
したので、ＭＰＵ側の入出力データバス幅が共有メモリ
側の入出力データバス幅の１／Ｌと狭いにも拘らず、Ｍ
ＰＵ側のデータバス幅の制限を受けずに実質的に共有メ
モリ側のデータバス幅をもって高速のデータ転送（デー
タ入出力）を行なうことができる。特に、本発明では、
メモリデータ制御部を複数個、好適にはＬ個設けて順に
選択できるようにしたので、Ｌ×ｍビットのデータバス
幅の共有メモリのデータ入出力（データ読み出し／書き
込み）処理にほとんど空白（待ち）時間が生じることな
く連続した高速処理が可能になる。
【００２０】上記の作用を、更にＬ＝メモリデータ制御
部数とし、また、Ｌ＝２，ｍ＝１６×８ビット＝１６バ
イト、Ｌ×ｍ（＝Ｍ）＝３２×８ビット＝３２バイトと
した場合を例にとり、また、バス調停部やＭＰＵ側セレ
クタ及びメモリ側セレクタの作用も含めて具体的に説明
する。
部数とし、また、Ｌ＝２，ｍ＝１６×８ビット＝１６バ
イト、Ｌ×ｍ（＝Ｍ）＝３２×８ビット＝３２バイトと
した場合を例にとり、また、バス調停部やＭＰＵ側セレ
クタ及びメモリ側セレクタの作用も含めて具体的に説明
する。
【００２１】前記ＭＰＵ側セレクタによって、前記メモ
リデータ制御部のＭＰＵ側データは、前記バス調停部に
よりアクセス許可信号を受けたＭＰＵデータと接続され
る。ＭＰＵのライト（書き込み）時、前記メモリデータ
制御部では１６バイトのＭＰＵ側データを２回で取り込
んだ３２バイトをメモリ側データバスに出力する。前記
メモリ側セレクタにより、前記メモリ側データバスはメ
モリデータバスと接続され前記メモリにＭＰＵデータ３
２バイトが１回でライトされる。また、ＭＰＵのリード
（読み出し）時、前記メモリデータ制御部では、前記メ
モリ側セレクタによりメモリデータ３２バイトをメモリ
側データバスを通して１回で取り込み、ＭＰＵ側データ
に１６バイトで２回に分けて出力する。ＭＰＵはＭＰＵ
側セレクタによりメモリデータ制御部のＭＰＵ側データ
を通してメモリデータ３２バイトをリードする。従っ
て、ＭＰＵ側データバスが１６バイトと制限があっても
メモリデータ３２バイトをライトできる。
リデータ制御部のＭＰＵ側データは、前記バス調停部に
よりアクセス許可信号を受けたＭＰＵデータと接続され
る。ＭＰＵのライト（書き込み）時、前記メモリデータ
制御部では１６バイトのＭＰＵ側データを２回で取り込
んだ３２バイトをメモリ側データバスに出力する。前記
メモリ側セレクタにより、前記メモリ側データバスはメ
モリデータバスと接続され前記メモリにＭＰＵデータ３
２バイトが１回でライトされる。また、ＭＰＵのリード
（読み出し）時、前記メモリデータ制御部では、前記メ
モリ側セレクタによりメモリデータ３２バイトをメモリ
側データバスを通して１回で取り込み、ＭＰＵ側データ
に１６バイトで２回に分けて出力する。ＭＰＵはＭＰＵ
側セレクタによりメモリデータ制御部のＭＰＵ側データ
を通してメモリデータ３２バイトをリードする。従っ
て、ＭＰＵ側データバスが１６バイトと制限があっても
メモリデータ３２バイトをライトできる。
【００２２】また、メモリデータ制御部２個それぞれの
処理を重ねて制御し交互にメモリデータとアクセスさせ
ることにより、メモリサイクル時間より各々のメモリデ
ータ制御部の処理時間をＬ倍に（例えばメモリサイクル
の２倍に）長くできる。従って、ＭＰＵ側データバスの
制限を受けることなく共有メモリをアクセスするメモリ
サイクル時間を短くできるのでデータ転送速度の高速化
が可能となる。
処理を重ねて制御し交互にメモリデータとアクセスさせ
ることにより、メモリサイクル時間より各々のメモリデ
ータ制御部の処理時間をＬ倍に（例えばメモリサイクル
の２倍に）長くできる。従って、ＭＰＵ側データバスの
制限を受けることなく共有メモリをアクセスするメモリ
サイクル時間を短くできるのでデータ転送速度の高速化
が可能となる。
【００２３】なお、以下に上記好適な実施例の構成
（１）〜（６）に基づく作用を付記する。
（１）〜（６）に基づく作用を付記する。
【００２４】（１）前記メモリデータ制御部は、前記１
６バイトデータのラッチ回路２個と前記ラッチセレクタ
により、ライト時は、ＭＰＵ側データを２回のアクセス
で前記ラッチ回路２個にそれぞれ取り込んだ３２バイト
データを１回でメモリ側データに出力し、リード時は、
メモリ側データ３２バイトを１回のアクセスで１６バイ
トずつ前記ラッチ回路２個に取り込んだデータをＭＰＵ
側データに１６バイトずつ２回で出力する。この結果、
ＭＰＵ側データバスが１６バイトでも、３２バイトで共
有メモリとリード／ライトできるので、ＭＰＵ側データ
バスの制限を受けないようにできる。
６バイトデータのラッチ回路２個と前記ラッチセレクタ
により、ライト時は、ＭＰＵ側データを２回のアクセス
で前記ラッチ回路２個にそれぞれ取り込んだ３２バイト
データを１回でメモリ側データに出力し、リード時は、
メモリ側データ３２バイトを１回のアクセスで１６バイ
トずつ前記ラッチ回路２個に取り込んだデータをＭＰＵ
側データに１６バイトずつ２回で出力する。この結果、
ＭＰＵ側データバスが１６バイトでも、３２バイトで共
有メモリとリード／ライトできるので、ＭＰＵ側データ
バスの制限を受けないようにできる。
【００２５】（２）前記バス調停部の２つのコマンド信
号生成部によって、アクセス許可信号を受けた前記ＭＰ
Ｕ出力のコマンド信号（リード／ライト信号）からメモ
リデータ制御部を制御する基準信号を生成するため、上
記２つのメモリデータ制御部の制御が可能となる。
号生成部によって、アクセス許可信号を受けた前記ＭＰ
Ｕ出力のコマンド信号（リード／ライト信号）からメモ
リデータ制御部を制御する基準信号を生成するため、上
記２つのメモリデータ制御部の制御が可能となる。
【００２６】（３）前記ＭＰＵ側セレクタにより、前記
ＭＰＵのデータバスは同じグループのメモリデータ制御
部を通じて共有メモリとアクセスし、ＭＰＵ側データバ
スが１６バイトでも、３２バイトで共有メモリとリード
／ライトできる。
ＭＰＵのデータバスは同じグループのメモリデータ制御
部を通じて共有メモリとアクセスし、ＭＰＵ側データバ
スが１６バイトでも、３２バイトで共有メモリとリード
／ライトできる。
【００２７】（４）前記バス調停部によって、前記ＭＰ
Ｕ出力のコマンド信号から同じグループのメモリデータ
制御部を制御する基準信号を生成するため、前記メモリ
データ制御部の各々はグループ単位で制御できる。
Ｕ出力のコマンド信号から同じグループのメモリデータ
制御部を制御する基準信号を生成するため、前記メモリ
データ制御部の各々はグループ単位で制御できる。
【００２８】（５）前記共有メモリがリフレッシュを必
要とする場合、前記制御信号生成部により、グループご
と順次にリフレッシュ要求信号をバス調停部に供給す
る。バス調停部ではリフレッシュの基準信号を生成し、
前記共有メモリはグループそれぞれのタイミングでリフ
レッシュされる。この結果、リフレッシュがグループで
均等に行われ、特定のグループだけがリフレッシュで待
たされることがない。
要とする場合、前記制御信号生成部により、グループご
と順次にリフレッシュ要求信号をバス調停部に供給す
る。バス調停部ではリフレッシュの基準信号を生成し、
前記共有メモリはグループそれぞれのタイミングでリフ
レッシュされる。この結果、リフレッシュがグループで
均等に行われ、特定のグループだけがリフレッシュで待
たされることがない。
【００２９】（６）前記メモリデータ制御部に対する障
害検出部により障害が検出された場合でも、正常動作す
るメモリデータ制御部からは依然として前記共有メモリ
をアクセスできるので、システム全体の機能停止にはな
らず、システムの信頼性を向上させることができる。
害検出部により障害が検出された場合でも、正常動作す
るメモリデータ制御部からは依然として前記共有メモリ
をアクセスできるので、システム全体の機能停止にはな
らず、システムの信頼性を向上させることができる。
【００３０】
【実施例】以下に、本発明の実施例を図面により説明す
る。
る。
【００３１】図１は、本発明の第一の実施例のマルチプ
ロセッサシステムの共有メモリ制御装置を示すブロック
図である。ここでは、一例として、ＭＰＵの個数を４、
ＭＰＵデータバス幅ｍとメモリデータバス幅Ｍを、それ
ぞれ１６バイトと３２バイトとし、Ｌ＝Ｎ（メモリデー
タ制御部数）＝２の場合について述べる。
ロセッサシステムの共有メモリ制御装置を示すブロック
図である。ここでは、一例として、ＭＰＵの個数を４、
ＭＰＵデータバス幅ｍとメモリデータバス幅Ｍを、それ
ぞれ１６バイトと３２バイトとし、Ｌ＝Ｎ（メモリデー
タ制御部数）＝２の場合について述べる。
【００３２】図１で、１０はＤＲＡＭで構成された共有
メモリ、４ａ〜４ｄはアクセス許可信号を受けてメモリ
１０に対しリード／ライトを行うＭＰＵ（内部データバ
ッファ３２バイト）である。４１ａ〜４１ｄはそれぞれ
ＭＰＵ４ａ〜４ｄとバス調停部５との制御信号（ＭＰＵ
４ａ〜４ｄからアクセス要求信号とリード／ライト信号
を出力し、バス調停部５からアクセス許可信号を出
力）、４２ａ〜４２ｄはそれぞれＭＰＵ４ａ〜４ｄのデ
ータバス（１６バイト）、４３ａ〜４３ｄはそれぞれＭ
ＰＵ４ａ〜４ｄのアドレスバスである。５はＭＰＵ４ａ
〜４ｄのメモリ１０に対するアクセス要求信号を所定の
優先順位に従い調停動作を行い１つのＭＰＵに対してア
クセス許可信号を与えるバス調停部、６は各種の制御信
号を生成する制御信号生成部（バス調停部５とメモリ制
御信号生成部９の制御信号５１と６１のみ図示）、５１
はバス調停部５と制御信号生成部６との制御信号（制御
信号生成部６からバス調停部５を制御する基本クロック
信号とメモリ１０をリフレッシュするためのリフレッシ
ュ要求信号を出力し、バス調停部５からＭＰＵセレクト
信号とリード信号／ライト信号／リフレッシュ信号を出
力）、６１はアクセス許可信号を受けたＭＰＵのリード
信号／ライト信号またはリフレッシュ信号である。７は
アクセスを許可されたＭＰＵ（４ａ〜４ｄの１つ）のア
ドレスを選択するアドレスセレクタ、２はアクセスを許
可されたＭＰＵのデータバスを選択してＭＰＵ側データ
バス２１ａ、２１ｂと接続させるＭＰＵ側セレクタであ
る。１ａはメモリデータ制御部である。このメモリデー
タ制御部１ａは、１６バイトデータのラッチ回路１１
ａ、１１ｂと、このラッチ回路１１ａ、１１ｂを選択し
てＭＰＵ側データバス２１ａと接続させるラッチセレク
タ１２ａとから構成され、共有メモリ１０に対するライ
トの場合にはＭＰＵ側データ２１ａをラッチセレクタ１
２ａにより順次切り替え２回のアクセスでラッチ回路１
１ａ、１１ｂに取り込み、共有メモリ１０に対するリー
ドの場合には３２バイトのメモリ側データバス１３ａを
１６バイトずつ２つに分けてラッチ回路１１ａ、１１ｂ
に１回のアクセスで取り込むようにする。１ｂはラッチ
回路１１ｃ、１１ｄ、ラッチセレクタ１２ｂから構成さ
れるもう一つのメモリデータ制御部である。７１はアド
レスセレクタ７出力のＭＰＵアドレスである。８はメモ
リアドレス８１としてリード／ライト時にＭＰＵアドレ
ス７１を、リフレッシュ時にリフレッシュアドレスをそ
れぞれ出力するアドレス制御部である。９はコマンド信
号６１に基づきリード／ライト／リフレッシュのいずれ
かのメモリ制御信号９１を生成するメモリ制御信号制御
部である。２は上記メモリデータ制御部のＭＰＵ側デー
タバス２１ａまたは２１ｂとアクセス許可信号を受けた
上記ＭＰＵのデータバスとを接続させるＭＰＵ側セレク
タである。３はメモリデータ処理部のメモリ側データバ
ス１３ａまたは１３ｂとメモリ１０のメモリデータバス
３１とを接続させるメモリ側セレクタである。
メモリ、４ａ〜４ｄはアクセス許可信号を受けてメモリ
１０に対しリード／ライトを行うＭＰＵ（内部データバ
ッファ３２バイト）である。４１ａ〜４１ｄはそれぞれ
ＭＰＵ４ａ〜４ｄとバス調停部５との制御信号（ＭＰＵ
４ａ〜４ｄからアクセス要求信号とリード／ライト信号
を出力し、バス調停部５からアクセス許可信号を出
力）、４２ａ〜４２ｄはそれぞれＭＰＵ４ａ〜４ｄのデ
ータバス（１６バイト）、４３ａ〜４３ｄはそれぞれＭ
ＰＵ４ａ〜４ｄのアドレスバスである。５はＭＰＵ４ａ
〜４ｄのメモリ１０に対するアクセス要求信号を所定の
優先順位に従い調停動作を行い１つのＭＰＵに対してア
クセス許可信号を与えるバス調停部、６は各種の制御信
号を生成する制御信号生成部（バス調停部５とメモリ制
御信号生成部９の制御信号５１と６１のみ図示）、５１
はバス調停部５と制御信号生成部６との制御信号（制御
信号生成部６からバス調停部５を制御する基本クロック
信号とメモリ１０をリフレッシュするためのリフレッシ
ュ要求信号を出力し、バス調停部５からＭＰＵセレクト
信号とリード信号／ライト信号／リフレッシュ信号を出
力）、６１はアクセス許可信号を受けたＭＰＵのリード
信号／ライト信号またはリフレッシュ信号である。７は
アクセスを許可されたＭＰＵ（４ａ〜４ｄの１つ）のア
ドレスを選択するアドレスセレクタ、２はアクセスを許
可されたＭＰＵのデータバスを選択してＭＰＵ側データ
バス２１ａ、２１ｂと接続させるＭＰＵ側セレクタであ
る。１ａはメモリデータ制御部である。このメモリデー
タ制御部１ａは、１６バイトデータのラッチ回路１１
ａ、１１ｂと、このラッチ回路１１ａ、１１ｂを選択し
てＭＰＵ側データバス２１ａと接続させるラッチセレク
タ１２ａとから構成され、共有メモリ１０に対するライ
トの場合にはＭＰＵ側データ２１ａをラッチセレクタ１
２ａにより順次切り替え２回のアクセスでラッチ回路１
１ａ、１１ｂに取り込み、共有メモリ１０に対するリー
ドの場合には３２バイトのメモリ側データバス１３ａを
１６バイトずつ２つに分けてラッチ回路１１ａ、１１ｂ
に１回のアクセスで取り込むようにする。１ｂはラッチ
回路１１ｃ、１１ｄ、ラッチセレクタ１２ｂから構成さ
れるもう一つのメモリデータ制御部である。７１はアド
レスセレクタ７出力のＭＰＵアドレスである。８はメモ
リアドレス８１としてリード／ライト時にＭＰＵアドレ
ス７１を、リフレッシュ時にリフレッシュアドレスをそ
れぞれ出力するアドレス制御部である。９はコマンド信
号６１に基づきリード／ライト／リフレッシュのいずれ
かのメモリ制御信号９１を生成するメモリ制御信号制御
部である。２は上記メモリデータ制御部のＭＰＵ側デー
タバス２１ａまたは２１ｂとアクセス許可信号を受けた
上記ＭＰＵのデータバスとを接続させるＭＰＵ側セレク
タである。３はメモリデータ処理部のメモリ側データバ
ス１３ａまたは１３ｂとメモリ１０のメモリデータバス
３１とを接続させるメモリ側セレクタである。
【００３３】図４及び図５は、図１の動作を示すメモリ
アドレスとメモリデータ制御のタイミングチャートであ
る。説明の都合上、メモリをアクセスするメモリサイク
ルに対して＃１、＃２と交互に番号を付けた。ＭＰＵ４
ａ（リード信号出力）、ＭＰＵ４ｂ（ライト信号出
力）、ＭＰＵ４ｃ（ライト信号出力）、ＭＰＵ４ｄ（リ
ード信号出力）、ＭＰＵ４ａ（ライト信号出力）がそれ
ぞれアクセス許可信号を受けた場合を例にとり、メモリ
制御信号等は省略した。１回目のメモリサイクル（＃１
サイクル）はＭＰＵ４ａのリードサイクルで（ＭＰＵ４
ａはリード信号出力のため）、図４に示すようにメモリ
アドレス８１としてＭＰＵ４ａのアドレス４３ａ（アド
レス値Ａ１）が選択される。一方、図５に示すように、
メモリ１０からのリードデータ３１（データ値はＲ１ａ
とＲ１ｂ）は、メモリデータ制御部１ａのメモリ側デー
タバス１３ａ通して、ラッチ回路１１ａとラッチ回路１
１ｂにそれぞれデータ値Ｒ１ａとデータＲ１ｂ値として
取り込まれる。ＭＰＵ側データバス２１ａにはラッチセ
レクタ１２ａによりラッチデータ１４ａ（データ値Ｒ１
ａ）とラッチデータ１４ｂ（データＲ１ｂ値）が選択さ
れる。ＭＰＵ４ａはＭＰＵ側セレクタ２によりデータバ
ス４２ａを通してデータ値Ｒ１ａとデータ値Ｒ１ｂを順
番に内部データバッファに取り込む。＃１サイクルのＭ
ＰＵ４ａのリード処理はメモリデータ制御部１ａを制御
してＧ１サイクル期間（メモリサイクルの２倍の周期）
で行われる。ここで、Ｇ１サイクルは、あるデータ（本
例では３２バイト幅データ）がメモリ１０とあるＭＰＵ
（ＭＰＵ４ａ）との間でデータ転送処理するのに要する
期間である。
アドレスとメモリデータ制御のタイミングチャートであ
る。説明の都合上、メモリをアクセスするメモリサイク
ルに対して＃１、＃２と交互に番号を付けた。ＭＰＵ４
ａ（リード信号出力）、ＭＰＵ４ｂ（ライト信号出
力）、ＭＰＵ４ｃ（ライト信号出力）、ＭＰＵ４ｄ（リ
ード信号出力）、ＭＰＵ４ａ（ライト信号出力）がそれ
ぞれアクセス許可信号を受けた場合を例にとり、メモリ
制御信号等は省略した。１回目のメモリサイクル（＃１
サイクル）はＭＰＵ４ａのリードサイクルで（ＭＰＵ４
ａはリード信号出力のため）、図４に示すようにメモリ
アドレス８１としてＭＰＵ４ａのアドレス４３ａ（アド
レス値Ａ１）が選択される。一方、図５に示すように、
メモリ１０からのリードデータ３１（データ値はＲ１ａ
とＲ１ｂ）は、メモリデータ制御部１ａのメモリ側デー
タバス１３ａ通して、ラッチ回路１１ａとラッチ回路１
１ｂにそれぞれデータ値Ｒ１ａとデータＲ１ｂ値として
取り込まれる。ＭＰＵ側データバス２１ａにはラッチセ
レクタ１２ａによりラッチデータ１４ａ（データ値Ｒ１
ａ）とラッチデータ１４ｂ（データＲ１ｂ値）が選択さ
れる。ＭＰＵ４ａはＭＰＵ側セレクタ２によりデータバ
ス４２ａを通してデータ値Ｒ１ａとデータ値Ｒ１ｂを順
番に内部データバッファに取り込む。＃１サイクルのＭ
ＰＵ４ａのリード処理はメモリデータ制御部１ａを制御
してＧ１サイクル期間（メモリサイクルの２倍の周期）
で行われる。ここで、Ｇ１サイクルは、あるデータ（本
例では３２バイト幅データ）がメモリ１０とあるＭＰＵ
（ＭＰＵ４ａ）との間でデータ転送処理するのに要する
期間である。
【００３４】２回目のメモリサイクル（＃２サイクル）
はＭＰＵ４ｂのライトサイクルで（ＭＰＵ４ｂはライト
信号出力のため）、図４に示すようにメモリアドレス８
１としてＭＰＵ４ｂのアドレス４３ｂ（アドレス値Ａ
２）が選択される。一方ＭＰＵ４ｂのライトデータ値は
内部データバッファの内容（データ値Ｗ２ａ、データ値
Ｗ２ｂ）で、ＭＰＵ側セレクタ２によりＭＰＵ４ｂのデ
ータバス４２ｂはメモリデータ制御部１ｂのＭＰＵ側デ
ータバス２１ｂと接続される。従って、図５に示すよう
に、ＭＰＵ４ｂのライトデータ値は、データバス４２ｂ
とＭＰＵ側データバス２１ｂを通して、更に順次切り換
えられるラッチセレクタ１２ｂを通してラッチ回路１１
ｃとラッチ回路１１ｄに取り込まれ、このラッチ回路１
１ｃ及び１１ｄに取り込まれたデータ（それぞれデータ
値Ｗ２ａとデータ値Ｗ２ｂ）はメモリ１０に対して一度
にライトされる。ＭＰＵ４ｂのリード処理はメモリサイ
クルが＃２なので、メモリデータ制御部１ｂを制御して
Ｇ２サイクル期間（メモリサイクルの２倍の周期）で行
われる。ここで、Ｇ２サイクルは、同様に３２バイト幅
データがあるＭＰＵ（ＭＰＵ４ｂ）とメモリ１０との間
でデータ転送処理するのに要する期間である。
はＭＰＵ４ｂのライトサイクルで（ＭＰＵ４ｂはライト
信号出力のため）、図４に示すようにメモリアドレス８
１としてＭＰＵ４ｂのアドレス４３ｂ（アドレス値Ａ
２）が選択される。一方ＭＰＵ４ｂのライトデータ値は
内部データバッファの内容（データ値Ｗ２ａ、データ値
Ｗ２ｂ）で、ＭＰＵ側セレクタ２によりＭＰＵ４ｂのデ
ータバス４２ｂはメモリデータ制御部１ｂのＭＰＵ側デ
ータバス２１ｂと接続される。従って、図５に示すよう
に、ＭＰＵ４ｂのライトデータ値は、データバス４２ｂ
とＭＰＵ側データバス２１ｂを通して、更に順次切り換
えられるラッチセレクタ１２ｂを通してラッチ回路１１
ｃとラッチ回路１１ｄに取り込まれ、このラッチ回路１
１ｃ及び１１ｄに取り込まれたデータ（それぞれデータ
値Ｗ２ａとデータ値Ｗ２ｂ）はメモリ１０に対して一度
にライトされる。ＭＰＵ４ｂのリード処理はメモリサイ
クルが＃２なので、メモリデータ制御部１ｂを制御して
Ｇ２サイクル期間（メモリサイクルの２倍の周期）で行
われる。ここで、Ｇ２サイクルは、同様に３２バイト幅
データがあるＭＰＵ（ＭＰＵ４ｂ）とメモリ１０との間
でデータ転送処理するのに要する期間である。
【００３５】３回目はＭＰＵ４ｃのライトサイクル（＃
１サイクル）で、メモリデータ制御部１ａのラッチ回路
を介して上述のライトサイクルと同様にメモリ１０に対
して３２バイトデータ（データ値Ｗ３ａ、データ値Ｗ３
ｂ）をライトする。ＭＰＵ４ｃのライト処理はメモリサ
イクルが＃１なので、メモリデータ制御部１ａを制御し
てＧ１サイクル期間で行われる。
１サイクル）で、メモリデータ制御部１ａのラッチ回路
を介して上述のライトサイクルと同様にメモリ１０に対
して３２バイトデータ（データ値Ｗ３ａ、データ値Ｗ３
ｂ）をライトする。ＭＰＵ４ｃのライト処理はメモリサ
イクルが＃１なので、メモリデータ制御部１ａを制御し
てＧ１サイクル期間で行われる。
【００３６】４回目はＭＰＵ４ｄのリードサイクル（＃
２サイクル）で、メモリデータ制御部１ｂを制御して上
述のリードサイクルと同様に３２バイトデータ（データ
値Ｒ４ａ、データ値Ｒ４ｂ）をリードする。同様にして
５回目はＭＰＵ４ａのライトサイクル（＃１サイクル）
で、メモリデータ制御部１ａを制御して３２バイトデー
タ（データ値Ｗ５ａ、データ値Ｗ５ｂ）をライトする。
２サイクル）で、メモリデータ制御部１ｂを制御して上
述のリードサイクルと同様に３２バイトデータ（データ
値Ｒ４ａ、データ値Ｒ４ｂ）をリードする。同様にして
５回目はＭＰＵ４ａのライトサイクル（＃１サイクル）
で、メモリデータ制御部１ａを制御して３２バイトデー
タ（データ値Ｗ５ａ、データ値Ｗ５ｂ）をライトする。
【００３７】以上のように、メモリデータ制御部１ａ、
１ｂをそれぞれＧ１サイクル、Ｇ２サイクル（Ｇ１サイ
クルとＧ２サイクルでは半周期重なる）で制御し交互に
メモリデータ３１と接続させることにより、メモリサイ
クルの２倍の時間かけて１６バイトデータをそれぞれ２
回ずつ処理すれば、３２バイトのデータ１回分（１メモ
リサイクル分）を処理することができ、メモリサイクル
時間が短い場合でもデータバスの制限を解消することが
可能である。従って、本実施例によれば、メモリデータ
制御部１（１ａ，１ｂ…）の個数Ｎを大きくすることに
より１個当たりのメモリデータ制御部の処理時間を長く
（メモリサイクル時間のＮ倍）とれるので、さらにメモ
リサイクル時間の短い場合やＭＰＵ側データバス幅の制
限がきびしい場合でも対応可能である。
１ｂをそれぞれＧ１サイクル、Ｇ２サイクル（Ｇ１サイ
クルとＧ２サイクルでは半周期重なる）で制御し交互に
メモリデータ３１と接続させることにより、メモリサイ
クルの２倍の時間かけて１６バイトデータをそれぞれ２
回ずつ処理すれば、３２バイトのデータ１回分（１メモ
リサイクル分）を処理することができ、メモリサイクル
時間が短い場合でもデータバスの制限を解消することが
可能である。従って、本実施例によれば、メモリデータ
制御部１（１ａ，１ｂ…）の個数Ｎを大きくすることに
より１個当たりのメモリデータ制御部の処理時間を長く
（メモリサイクル時間のＮ倍）とれるので、さらにメモ
リサイクル時間の短い場合やＭＰＵ側データバス幅の制
限がきびしい場合でも対応可能である。
【００３８】次にバス調停部５の動作について詳細に述
べる。図６はバス調停部５の内部ブロック図である。同
図で５０と５２は５０１（ＭＰＵ４ａ〜４ｄのアクセス
要求信号ＲＥＱａ−Ｐ〜ＲＥＱｄ−Ｐとリフレッシュ要
求信号ＲＦＲＱ−Ｐ信号）をそれぞれＧ１サイクル、Ｇ
２サイクルで取り込むラッチ回路、５３と５４はそれぞ
れ取り込み信号５０２（１ＲＥＱａ−Ｐ〜１ＲＥＱｄ−
Ｐと１ＲＦＲＱ−Ｐ）と５０３（２ＲＥＱａ−Ｐ〜２Ｒ
ＥＱｄ−Ｐと２ＲＦＲＱ−Ｐ）から所定の優先順位に従
ってアクセス選択信号５０４（１ＳＥＬａ−Ｐ〜１ＳＥ
Ｌｄ−Ｐと１ＳＥＬＲ−Ｐ）と５０５（２ＳＥＬａ−Ｐ
〜２ＳＥＬｄ−Ｐと２ＳＥＬＲ−Ｐ）を生成する優先順
位決定部、５５と５６はそれぞれアクセス選択信号５０
４と５０５を取り込むラッチ回路、５７はラッチ出力信
号５０６とラッチ出力信号５０７との論理和（ＯＲ）に
よりＭＰＵ４ａ〜４ｄに対するアクセス許可信号５０８
（ＡＣＫａ−Ｐ〜ＡＣＫｄ−Ｐ）を生成するＯＲ回路、
５８と５９はライト信号５１０（ＷＲａ−Ｐ〜ＷＲｄ−
Ｐ）とそれぞれアクセス選択信号５０４及び５０５とか
らコマンド信号５１１（ライト信号１ＷＲ−Ｐ、リード
信号１ＲＤ−Ｐ、リフレッシュ信号１ＲＦ−Ｐ）と５１
２（ライト信号２ＷＲ−Ｐ、リード信号２ＲＤ−Ｐ、リ
フレッシュ信号２ＲＦ−Ｐ）を生成するコマンド信号生
成部である。
べる。図６はバス調停部５の内部ブロック図である。同
図で５０と５２は５０１（ＭＰＵ４ａ〜４ｄのアクセス
要求信号ＲＥＱａ−Ｐ〜ＲＥＱｄ−Ｐとリフレッシュ要
求信号ＲＦＲＱ−Ｐ信号）をそれぞれＧ１サイクル、Ｇ
２サイクルで取り込むラッチ回路、５３と５４はそれぞ
れ取り込み信号５０２（１ＲＥＱａ−Ｐ〜１ＲＥＱｄ−
Ｐと１ＲＦＲＱ−Ｐ）と５０３（２ＲＥＱａ−Ｐ〜２Ｒ
ＥＱｄ−Ｐと２ＲＦＲＱ−Ｐ）から所定の優先順位に従
ってアクセス選択信号５０４（１ＳＥＬａ−Ｐ〜１ＳＥ
Ｌｄ−Ｐと１ＳＥＬＲ−Ｐ）と５０５（２ＳＥＬａ−Ｐ
〜２ＳＥＬｄ−Ｐと２ＳＥＬＲ−Ｐ）を生成する優先順
位決定部、５５と５６はそれぞれアクセス選択信号５０
４と５０５を取り込むラッチ回路、５７はラッチ出力信
号５０６とラッチ出力信号５０７との論理和（ＯＲ）に
よりＭＰＵ４ａ〜４ｄに対するアクセス許可信号５０８
（ＡＣＫａ−Ｐ〜ＡＣＫｄ−Ｐ）を生成するＯＲ回路、
５８と５９はライト信号５１０（ＷＲａ−Ｐ〜ＷＲｄ−
Ｐ）とそれぞれアクセス選択信号５０４及び５０５とか
らコマンド信号５１１（ライト信号１ＷＲ−Ｐ、リード
信号１ＲＤ−Ｐ、リフレッシュ信号１ＲＦ−Ｐ）と５１
２（ライト信号２ＷＲ−Ｐ、リード信号２ＲＤ−Ｐ、リ
フレッシュ信号２ＲＦ−Ｐ）を生成するコマンド信号生
成部である。
【００３９】図７はコマンド信号生成部５８または５９
の内部ブロック図である。同図で、５２４、５２６、５
２８、５３０は、ＭＰＵ４ａ〜４ｄに対するアクセス選
択信号ＳＥＬａ−Ｐ、ＳＥＬｂ−Ｐ、ＳＥＬｃ−Ｐ、Ｓ
ＥＬｄ−Ｐと、ＭＰＵ４ａ〜４ｄのライト信号ＷＲａ−
Ｐ、ＷＲｂ−Ｐ、ＷＲｃ−Ｐ、ＷＲｄ−Ｐそれぞれとの
論理積をとる２入力論理積（ＡＮＤ）回路、５２０〜５
２３は、それぞれライト信号ＷＲａ−Ｐ、ＷＲｂ−Ｐ、
ＷＲｃ−Ｐ、ＷＲｄ−Ｐを反転してリード信号とする反
転（インバータ）回路、５２５、５２７、５２９、５３
１はアクセス選択信号ＳＥＬａ−Ｐ、ＳＥＬｂ−Ｐ、Ｓ
ＥＬｃ−Ｐ、ＳＥＬｄ−ＰとＭＰＵ４ａ〜４ｄのリード
信号ＲＤａ−Ｐ、ＲＤｂ−Ｐ、ＲＤｃ−Ｐ、ＲＤｄ−Ｐ
それぞれとの論理積をとる２入力論理積（ＡＮＤ）回
路、５３２と５３３は４入力論理和（ＯＲ）回路、５３
４〜５３６はタイミングを取り直すためのラッチ回路で
ある。
の内部ブロック図である。同図で、５２４、５２６、５
２８、５３０は、ＭＰＵ４ａ〜４ｄに対するアクセス選
択信号ＳＥＬａ−Ｐ、ＳＥＬｂ−Ｐ、ＳＥＬｃ−Ｐ、Ｓ
ＥＬｄ−Ｐと、ＭＰＵ４ａ〜４ｄのライト信号ＷＲａ−
Ｐ、ＷＲｂ−Ｐ、ＷＲｃ−Ｐ、ＷＲｄ−Ｐそれぞれとの
論理積をとる２入力論理積（ＡＮＤ）回路、５２０〜５
２３は、それぞれライト信号ＷＲａ−Ｐ、ＷＲｂ−Ｐ、
ＷＲｃ−Ｐ、ＷＲｄ−Ｐを反転してリード信号とする反
転（インバータ）回路、５２５、５２７、５２９、５３
１はアクセス選択信号ＳＥＬａ−Ｐ、ＳＥＬｂ−Ｐ、Ｓ
ＥＬｃ−Ｐ、ＳＥＬｄ−ＰとＭＰＵ４ａ〜４ｄのリード
信号ＲＤａ−Ｐ、ＲＤｂ−Ｐ、ＲＤｃ−Ｐ、ＲＤｄ−Ｐ
それぞれとの論理積をとる２入力論理積（ＡＮＤ）回
路、５３２と５３３は４入力論理和（ＯＲ）回路、５３
４〜５３６はタイミングを取り直すためのラッチ回路で
ある。
【００４０】以上の構成により、アクティブ”Ｈ”レベ
ルとなるアクセス選択信号に対応するＭＰＵ（例えば、
ＳＥＬａ−Ｐが”Ｈ”レベルならＭＰＵ４ａ）が、それ
ぞれライト信号を出力していればライト信号５６８ＷＲ
−Ｐをアクティブ”Ｈ”とし、出力していなければリー
ド信号５６９ＲＤ−Ｐをアクティブ”Ｈ”とする。ま
た、リフレッシュが選択される（ＳＥＬＲ−Ｐがアクテ
ィブ”Ｈ”）とリフレッシュ信号５７０ＲＦ−Ｐをアク
ティブ”Ｈ”とする。
ルとなるアクセス選択信号に対応するＭＰＵ（例えば、
ＳＥＬａ−Ｐが”Ｈ”レベルならＭＰＵ４ａ）が、それ
ぞれライト信号を出力していればライト信号５６８ＷＲ
−Ｐをアクティブ”Ｈ”とし、出力していなければリー
ド信号５６９ＲＤ−Ｐをアクティブ”Ｈ”とする。ま
た、リフレッシュが選択される（ＳＥＬＲ−Ｐがアクテ
ィブ”Ｈ”）とリフレッシュ信号５７０ＲＦ−Ｐをアク
ティブ”Ｈ”とする。
【００４１】バス調停部５の動作を示すタイミングチャ
ートを図８と図９に示す。バス調停部５は、周期がメモ
リアクセス周期の２倍で、互いに半周期位相のずれたＧ
１サイクルとＧ２サイクルに同期して動作し、Ｇ１サイ
クルに関連する信号（信号５０２、信号５０４、信号５
０６、信号５１１）とＧ２サイクルに関連する信号（信
号５０３、信号５０５、信号５０７、信号５１２）はそ
れぞれ図８と図９に示し、Ｇ１及びＧ２に共通の信号
（信号５０１、信号５０８）は図８と図９の両方に示し
た。ＭＰＵ４ａ〜４ｄのアクセス要求信号５０１のＲＥ
Ｑａ−Ｐ〜ＲＥＱｄ−Ｐが同時に発生した場合を例にと
る。図８で信号５０２はラッチ回路５０によりアクセス
要求信号５０１をＧ１サイクルの開始で取り込んだ信
号である。優先順位決定部５３と５４の優先順位は、メ
モリがリフレッシュを必要とする場合はリフレッシュ要
求が一番目で、次にＭＰＵ４ａ、ＭＰＵ４ｂ、ＭＰＵ４
ｃ、ＭＰＵ４ｄの順とする。このため、まず１ＳＥＬａ
−Ｐがアクティブ”Ｈ”となり、ラッチ回路５５により
１ＳＥＬａ−Ｐのタイミングを取り直した信号が１ＡＣ
Ｋａ−Ｐである。コマンド信号５１１ではコマンド信号
生成部５８によりＭＰＵ４ａの要求に応じてリード信号
１ＲＤ−Ｐがアクティブ”Ｈ”となる。アクセス許可信
号ＡＣＫａ−Ｐがアクティブ”Ｈ”になると、ＭＰＵ４
ａはアクセス要求信号ＲＥＱａ−Ｐを”Ｌ”として解除
する。
ートを図８と図９に示す。バス調停部５は、周期がメモ
リアクセス周期の２倍で、互いに半周期位相のずれたＧ
１サイクルとＧ２サイクルに同期して動作し、Ｇ１サイ
クルに関連する信号（信号５０２、信号５０４、信号５
０６、信号５１１）とＧ２サイクルに関連する信号（信
号５０３、信号５０５、信号５０７、信号５１２）はそ
れぞれ図８と図９に示し、Ｇ１及びＧ２に共通の信号
（信号５０１、信号５０８）は図８と図９の両方に示し
た。ＭＰＵ４ａ〜４ｄのアクセス要求信号５０１のＲＥ
Ｑａ−Ｐ〜ＲＥＱｄ−Ｐが同時に発生した場合を例にと
る。図８で信号５０２はラッチ回路５０によりアクセス
要求信号５０１をＧ１サイクルの開始で取り込んだ信
号である。優先順位決定部５３と５４の優先順位は、メ
モリがリフレッシュを必要とする場合はリフレッシュ要
求が一番目で、次にＭＰＵ４ａ、ＭＰＵ４ｂ、ＭＰＵ４
ｃ、ＭＰＵ４ｄの順とする。このため、まず１ＳＥＬａ
−Ｐがアクティブ”Ｈ”となり、ラッチ回路５５により
１ＳＥＬａ−Ｐのタイミングを取り直した信号が１ＡＣ
Ｋａ−Ｐである。コマンド信号５１１ではコマンド信号
生成部５８によりＭＰＵ４ａの要求に応じてリード信号
１ＲＤ−Ｐがアクティブ”Ｈ”となる。アクセス許可信
号ＡＣＫａ−Ｐがアクティブ”Ｈ”になると、ＭＰＵ４
ａはアクセス要求信号ＲＥＱａ−Ｐを”Ｌ”として解除
する。
【００４２】一方、図９で信号５０３はＧ２サイクル
の開始で取り込んだ信号で、ＭＰＵ４ａのアクセス要求
信号２ＲＥＱａ−Ｐはインアクティブ”Ｌ”レベルなの
で、優先順位決定部５４では優先順位２番目の２ＳＥＬ
ｂ−Ｐをアクティブ”Ｈ”とする。２ＡＣＫｂ−Ｐはラ
ッチ回路５６により２ＳＥＬｂ−Ｐのタイミングを取り
直した信号である。コマンド信号５１２ではコマンド信
号生成部５９によりＭＰＵ４ｂの要求に応じてライト信
号２ＷＲ−Ｐがアクティブ”Ｈ”となる。アクセス許可
信号ＡＣＫｂ−Ｐがアクティブ”Ｈ”になると、ＭＰＵ
４ｂはアクセス要求信号ＲＥＱｂ−Ｐを”Ｌ”として解
除する。
の開始で取り込んだ信号で、ＭＰＵ４ａのアクセス要求
信号２ＲＥＱａ−Ｐはインアクティブ”Ｌ”レベルなの
で、優先順位決定部５４では優先順位２番目の２ＳＥＬ
ｂ−Ｐをアクティブ”Ｈ”とする。２ＡＣＫｂ−Ｐはラ
ッチ回路５６により２ＳＥＬｂ−Ｐのタイミングを取り
直した信号である。コマンド信号５１２ではコマンド信
号生成部５９によりＭＰＵ４ｂの要求に応じてライト信
号２ＷＲ−Ｐがアクティブ”Ｈ”となる。アクセス許可
信号ＡＣＫｂ−Ｐがアクティブ”Ｈ”になると、ＭＰＵ
４ｂはアクセス要求信号ＲＥＱｂ−Ｐを”Ｌ”として解
除する。
【００４３】図８で、Ｇ１サイクルの開始では信号５
０２の内１ＲＥＱｃ−Ｐと１ＲＥＱｄ−Ｐがアクティ
ブ”Ｈ”で、優先順位３番目の１ＳＥＬｃ−Ｐがアクテ
ィブ”Ｈ”となる。このため、１ＡＣＫｃ−Ｐ、ＡＣＫ
ｃ−Ｐが共にアクティブ”Ｈ”、コマンド信号５１１で
はＭＰＵ４ｃの要求に応じてライト信号１ＷＲ−Ｐがア
クティブ”Ｈ”となる。
０２の内１ＲＥＱｃ−Ｐと１ＲＥＱｄ−Ｐがアクティ
ブ”Ｈ”で、優先順位３番目の１ＳＥＬｃ−Ｐがアクテ
ィブ”Ｈ”となる。このため、１ＡＣＫｃ−Ｐ、ＡＣＫ
ｃ−Ｐが共にアクティブ”Ｈ”、コマンド信号５１１で
はＭＰＵ４ｃの要求に応じてライト信号１ＷＲ−Ｐがア
クティブ”Ｈ”となる。
【００４４】図９で、Ｇ２サイクルの開始では信号５
０３の内２ＲＥＱｄ−Ｐのみがアクティブ”Ｈ”で、２
ＳＥＬｄ−Ｐがアクティブ”Ｈ”となる。このため、２
ＡＣＫｄ−Ｐ、ＡＣＫｄ−Ｐがアクティブ”Ｈ”、コマ
ンド信号５１２はＭＰＵ４ｄの要求に応じてライト信号
２ＲＤ−Ｐがアクティブ”Ｈ”となる。
０３の内２ＲＥＱｄ−Ｐのみがアクティブ”Ｈ”で、２
ＳＥＬｄ−Ｐがアクティブ”Ｈ”となる。このため、２
ＡＣＫｄ−Ｐ、ＡＣＫｄ−Ｐがアクティブ”Ｈ”、コマ
ンド信号５１２はＭＰＵ４ｄの要求に応じてライト信号
２ＲＤ−Ｐがアクティブ”Ｈ”となる。
【００４５】図８でＧ１サイクルの開始ではＲＥＱａ
−Ｐが再びアクティブ”Ｈ”となるため、信号５０２の
内１ＲＥＱａ−Ｐがアクティブ”Ｈ”で、１ＳＥＬａ−
Ｐがアクティブ”Ｈ”となる。続いて、１ＡＣＫａ−
Ｐ、ＡＣＫａ−Ｐがアクティブ”Ｈ”、コマンド信号５
１１はＭＰＵ４ａの要求に応じてライト信号１ＷＲ−Ｐ
がアクティブ”Ｈ”となる。
−Ｐが再びアクティブ”Ｈ”となるため、信号５０２の
内１ＲＥＱａ−Ｐがアクティブ”Ｈ”で、１ＳＥＬａ−
Ｐがアクティブ”Ｈ”となる。続いて、１ＡＣＫａ−
Ｐ、ＡＣＫａ−Ｐがアクティブ”Ｈ”、コマンド信号５
１１はＭＰＵ４ａの要求に応じてライト信号１ＷＲ−Ｐ
がアクティブ”Ｈ”となる。
【００４６】以上の動作により、バス調停部５ではバス
調停を行いアクセス許可信号と、アクセス許可されたＭ
ＰＵの要求に応じて、リード信号／ライト信号を、また
はリフレッシュ要求があればリフレッシュ信号を、生成
する。メモリデータ制御部１ａ、１ｂの制御信号はそれ
ぞれコマンド信号５０９（ライト信号１ＷＲ−Ｐ、リー
ド信号１ＲＤ−Ｐ）、５１０（ライト信号２ＷＲ−Ｐ、
リード信号２ＲＤ−Ｐ）から制御信号制御部６で生成さ
れる。
調停を行いアクセス許可信号と、アクセス許可されたＭ
ＰＵの要求に応じて、リード信号／ライト信号を、また
はリフレッシュ要求があればリフレッシュ信号を、生成
する。メモリデータ制御部１ａ、１ｂの制御信号はそれ
ぞれコマンド信号５０９（ライト信号１ＷＲ−Ｐ、リー
ド信号１ＲＤ−Ｐ）、５１０（ライト信号２ＷＲ−Ｐ、
リード信号２ＲＤ−Ｐ）から制御信号制御部６で生成さ
れる。
【００４７】なお、図１の共用メモリ１０に対するリフ
レッシュ動作は以下の様にして実行される。バス調停部
５では、リフレッシュ要求信号ＲＦＲＱ−Ｐ（制御信号
生成部６から出力）を受けてＧ１サイクルの開始点で１
ＲＦＲＱ−Ｐがアクティブ”Ｈ”となれば、優先順位決
定部５３より１ＲＦＳＥＬ−Ｐがアクティブ”Ｈ”とな
り、コマンド信号生成部５８によりリフレッシュ信号Ｒ
Ｆ−Ｐがアクティブ”Ｈとなる”。リフレッシュ信号Ｒ
Ｆ−Ｐを受けた図１の制御信号生成部６では、アドレス
制御部８とメモリ制御信号生成部９に対して制御信号を
生成し、アドレス制御部８からリフレッシュアドレスを
生成し、メモリ制御信号生成部９ではリフレッシュ制御
信号を生成して共用メモリ１０に対するリフレッシュ動
作が行われる。（但し、メモリ１０がＳＲＡＭの様にリ
フレッシュの必要ない場合には、リフレッシュに関する
信号や回路は不必要である。）以上述べた様に、本実施
例によれば、ＭＰＵ側データバスが１６バイトと制限が
あってもメモリデータ制御部によりメモリデータ３２バ
イトをリード／ライトできる。また、メモリデータ制御
部２個それぞれの処理を（時間的に）重ねて制御し交互
にメモリデータとアクセスさせることにより、メモリサ
イクル時間よりも各々のメモリデータ制御部の処理時間
を長くできる。従って、ＭＰＵ側データバスの制限を受
けることなくメモリをアクセスするメモリサイクル時間
を短くできるのでデータ転送速度の高速化が可能とな
る。
レッシュ動作は以下の様にして実行される。バス調停部
５では、リフレッシュ要求信号ＲＦＲＱ−Ｐ（制御信号
生成部６から出力）を受けてＧ１サイクルの開始点で１
ＲＦＲＱ−Ｐがアクティブ”Ｈ”となれば、優先順位決
定部５３より１ＲＦＳＥＬ−Ｐがアクティブ”Ｈ”とな
り、コマンド信号生成部５８によりリフレッシュ信号Ｒ
Ｆ−Ｐがアクティブ”Ｈとなる”。リフレッシュ信号Ｒ
Ｆ−Ｐを受けた図１の制御信号生成部６では、アドレス
制御部８とメモリ制御信号生成部９に対して制御信号を
生成し、アドレス制御部８からリフレッシュアドレスを
生成し、メモリ制御信号生成部９ではリフレッシュ制御
信号を生成して共用メモリ１０に対するリフレッシュ動
作が行われる。（但し、メモリ１０がＳＲＡＭの様にリ
フレッシュの必要ない場合には、リフレッシュに関する
信号や回路は不必要である。）以上述べた様に、本実施
例によれば、ＭＰＵ側データバスが１６バイトと制限が
あってもメモリデータ制御部によりメモリデータ３２バ
イトをリード／ライトできる。また、メモリデータ制御
部２個それぞれの処理を（時間的に）重ねて制御し交互
にメモリデータとアクセスさせることにより、メモリサ
イクル時間よりも各々のメモリデータ制御部の処理時間
を長くできる。従って、ＭＰＵ側データバスの制限を受
けることなくメモリをアクセスするメモリサイクル時間
を短くできるのでデータ転送速度の高速化が可能とな
る。
【００４８】次に、ＭＰＵ４ａ〜４ｄをメモリデータ制
御部と同じ数のＮ（＝２）個のグループに分け、各グル
ープ単位でＭＰＵ任意のデータバスとメモリデータ処理
部のＭＰＵ側データバスとを接続させる第二の実施例に
ついて説明する。図１０は、本発明の第二の実施例のマ
ルチプロセッサシステムの共有メモリ制御装置を示すブ
ロック図である。同図はＭＰＵを４ａ、４ｂと４ｃ、４
ｄの２つのグループに分けた場合を示している。ＭＰＵ
側セレクタ２ａと２ｂは、それぞれＭＰＵ４ａ、４ｂと
ＭＰＵ４ｃ、４ｄの内アクセスを許可されたＭＰＵのデ
ータバスを選択してＭＰＵ側データバス２１ａと２１ｂ
に接続させるＭＰＵ側セレクタであり、メモリデータ制
御部１ａ、１ｂはそれぞれ同じグループ内のＭＰＵデー
タを制御する。
御部と同じ数のＮ（＝２）個のグループに分け、各グル
ープ単位でＭＰＵ任意のデータバスとメモリデータ処理
部のＭＰＵ側データバスとを接続させる第二の実施例に
ついて説明する。図１０は、本発明の第二の実施例のマ
ルチプロセッサシステムの共有メモリ制御装置を示すブ
ロック図である。同図はＭＰＵを４ａ、４ｂと４ｃ、４
ｄの２つのグループに分けた場合を示している。ＭＰＵ
側セレクタ２ａと２ｂは、それぞれＭＰＵ４ａ、４ｂと
ＭＰＵ４ｃ、４ｄの内アクセスを許可されたＭＰＵのデ
ータバスを選択してＭＰＵ側データバス２１ａと２１ｂ
に接続させるＭＰＵ側セレクタであり、メモリデータ制
御部１ａ、１ｂはそれぞれ同じグループ内のＭＰＵデー
タを制御する。
【００４９】図１１及び図１２は、図１０の動作を示す
メモリアドレスとメモリデータ制御のタイミングチャー
トである。バス調停部５により、ＭＰＵ４ａ（リード信
号出力）、ＭＰＵ４ｃ（ライト信号出力）、ＭＰＵ４ｂ
（ライト信号出力）、ＭＰＵ４ｄ（リード信号出力）、
ＭＰＵ４ａ（ライト信号出力）がそれぞれアクセス許可
信号を受けた場合で、図１の動作説明のタイミングチャ
ートと比較するとメモリデータ制御部等の動作は全く同
じであるがＭＰＵ４ｃとＭＰＵ４ｄの順序が入れ替わっ
ている。これは、メモリデータ制御部１ａ、１ｂはそれ
ぞれＧ１サイクル、Ｇ２サイクルで処理が行われるの
で、ＭＰＵ４ａ、ＭＰＵ４ｂがＧ１サイクル、ＭＰＵ４
ｃ、ＭＰＵ４ｄがＧ２サイクルで処理され、バス調停部
５の優先順位を、リフレッシュが必要なメモリの場合に
は、グループ１では１位：リフレッシュ、２位：ＭＰＵ
４ａ、３位：ＭＰＵ４ｂ、グループ２では１位：リフレ
ッシュ、２位：ＭＰＵ４ｃ、３位：ＭＰＵ４ｄとしてい
るからである。
メモリアドレスとメモリデータ制御のタイミングチャー
トである。バス調停部５により、ＭＰＵ４ａ（リード信
号出力）、ＭＰＵ４ｃ（ライト信号出力）、ＭＰＵ４ｂ
（ライト信号出力）、ＭＰＵ４ｄ（リード信号出力）、
ＭＰＵ４ａ（ライト信号出力）がそれぞれアクセス許可
信号を受けた場合で、図１の動作説明のタイミングチャ
ートと比較するとメモリデータ制御部等の動作は全く同
じであるがＭＰＵ４ｃとＭＰＵ４ｄの順序が入れ替わっ
ている。これは、メモリデータ制御部１ａ、１ｂはそれ
ぞれＧ１サイクル、Ｇ２サイクルで処理が行われるの
で、ＭＰＵ４ａ、ＭＰＵ４ｂがＧ１サイクル、ＭＰＵ４
ｃ、ＭＰＵ４ｄがＧ２サイクルで処理され、バス調停部
５の優先順位を、リフレッシュが必要なメモリの場合に
は、グループ１では１位：リフレッシュ、２位：ＭＰＵ
４ａ、３位：ＭＰＵ４ｂ、グループ２では１位：リフレ
ッシュ、２位：ＭＰＵ４ｃ、３位：ＭＰＵ４ｄとしてい
るからである。
【００５０】図１３は図１０のバス調停部５のブロック
図である。同図で５０２と５０３はそれぞれ５５１（Ｍ
ＰＵ４ａ、ＭＰＵ４ｂのアクセス要求信号ＲＥＱａ−
Ｐ、ＲＥＱｂ−Ｐとリフレッシュ要求信号１ＲＦＲＱ−
Ｐ）と５５２（ＭＰＵ４ｃ、ＭＰＵ４ｄのアクセス要求
信号ＲＥＱｃ−Ｐ、ＲＥＱｄ−Ｐとリフレッシュ要求信
号２ＲＦＲＱ−Ｐ）をそれぞれＧ１サイクル、Ｇ２サイ
クルでラッチ回路５０と５２により取り込んだ取り込み
信号、５０４と５０５は優先順位決定部５３と５４によ
り生成されるアクセス選択信号、５０６と５０７はラッ
チ回路５５と５６によりタイミングを取り直して生成さ
れるアクセス許可信号、５１１と５１２はそれぞれ５０
４と５０５からコマンド信号生成部５８と５９により生
成されるコマンド信号である。
図である。同図で５０２と５０３はそれぞれ５５１（Ｍ
ＰＵ４ａ、ＭＰＵ４ｂのアクセス要求信号ＲＥＱａ−
Ｐ、ＲＥＱｂ−Ｐとリフレッシュ要求信号１ＲＦＲＱ−
Ｐ）と５５２（ＭＰＵ４ｃ、ＭＰＵ４ｄのアクセス要求
信号ＲＥＱｃ−Ｐ、ＲＥＱｄ−Ｐとリフレッシュ要求信
号２ＲＦＲＱ−Ｐ）をそれぞれＧ１サイクル、Ｇ２サイ
クルでラッチ回路５０と５２により取り込んだ取り込み
信号、５０４と５０５は優先順位決定部５３と５４によ
り生成されるアクセス選択信号、５０６と５０７はラッ
チ回路５５と５６によりタイミングを取り直して生成さ
れるアクセス許可信号、５１１と５１２はそれぞれ５０
４と５０５からコマンド信号生成部５８と５９により生
成されるコマンド信号である。
【００５１】図１３のバス調停部５の動作を示すタイミ
ングチャート図を図１４、図１５に示す。図８、図９と
同様、バス調停部５は、周期がメモリアクセス周期の２
倍で、互いに半周期位相のずれたＧ１サイクルとＧ２サ
イクルに同期して動作し、Ｇ１サイクルに関連する信号
（信号５０２、信号５０４、信号５０６、信号５１１）
とＧ２サイクルに関連する信号（信号５０３、信号５０
５、信号５０７、信号５１２）はそれぞれ図１４と図１
５に、共通の信号（信号５０１）は図１４と図１５の両
方に示した。ＭＰＵ４ａ〜４ｄのアクセス要求信号５０
１のＲＥＱａ−Ｐ〜ＲＥＱｄ−Ｐが同時に発生した場合
を例にした。
ングチャート図を図１４、図１５に示す。図８、図９と
同様、バス調停部５は、周期がメモリアクセス周期の２
倍で、互いに半周期位相のずれたＧ１サイクルとＧ２サ
イクルに同期して動作し、Ｇ１サイクルに関連する信号
（信号５０２、信号５０４、信号５０６、信号５１１）
とＧ２サイクルに関連する信号（信号５０３、信号５０
５、信号５０７、信号５１２）はそれぞれ図１４と図１
５に、共通の信号（信号５０１）は図１４と図１５の両
方に示した。ＭＰＵ４ａ〜４ｄのアクセス要求信号５０
１のＲＥＱａ−Ｐ〜ＲＥＱｄ−Ｐが同時に発生した場合
を例にした。
【００５２】図１４で、信号５０２はラッチ回路５０に
よりアクセス要求信号５０１をＧ１サイクルの開始で
取り込んだ信号である。優先順位決定部５３の優先順位
はＭＰＵ４ａ、ＭＰＵ４ｂの順なので、まず１ＳＥＬａ
−Ｐがアクティブ”Ｈ”となり、ラッチ回路５５により
１ＳＥＬａ−Ｐのタイミングを取り直した信号がＡＣＫ
ａ−Ｐである。コマンド信号５１１ではコマンド信号生
成部５８によりＭＰＵ４ａの要求に応じてリード信号１
ＲＤ−Ｐがアクティブ”Ｈ”となる。アクセス許可信号
ＡＣＫａ−Ｐがアクティブ”Ｈ”になるとＭＰＵ４ａは
アクセス要求信号ＲＥＱａ−Ｐを”Ｌ”として解除す
る。
よりアクセス要求信号５０１をＧ１サイクルの開始で
取り込んだ信号である。優先順位決定部５３の優先順位
はＭＰＵ４ａ、ＭＰＵ４ｂの順なので、まず１ＳＥＬａ
−Ｐがアクティブ”Ｈ”となり、ラッチ回路５５により
１ＳＥＬａ−Ｐのタイミングを取り直した信号がＡＣＫ
ａ−Ｐである。コマンド信号５１１ではコマンド信号生
成部５８によりＭＰＵ４ａの要求に応じてリード信号１
ＲＤ−Ｐがアクティブ”Ｈ”となる。アクセス許可信号
ＡＣＫａ−Ｐがアクティブ”Ｈ”になるとＭＰＵ４ａは
アクセス要求信号ＲＥＱａ−Ｐを”Ｌ”として解除す
る。
【００５３】一方、図１５で信号５０３はＧ２サイクル
の開始で取り込んだ信号で、優先順位決定部５４の優
先順位はＭＰＵ４ｃ、ＭＰＵ４ｄの順なので、２ＳＥＬ
ｃ−Ｐをアクティブ”Ｈ”とする。ＡＣＫｃ−Ｐはラッ
チ回路５６によりＳＥＬｃ−Ｐのタイミングを取り直し
た信号である。コマンド信号５１２ではコマンド信号生
成部５９によりＭＰＵ４ｃと同様にライト信号２ＷＲ−
Ｐがアクティブ”Ｈ”となる。アクセス許可信号ＡＣＫ
ｃ−Ｐがアクティブ”Ｈ”になるとＭＰＵ４ｃはアクセ
ス要求信号ＲＥＱｃ−Ｐを”Ｌ”として解除する。
の開始で取り込んだ信号で、優先順位決定部５４の優
先順位はＭＰＵ４ｃ、ＭＰＵ４ｄの順なので、２ＳＥＬ
ｃ−Ｐをアクティブ”Ｈ”とする。ＡＣＫｃ−Ｐはラッ
チ回路５６によりＳＥＬｃ−Ｐのタイミングを取り直し
た信号である。コマンド信号５１２ではコマンド信号生
成部５９によりＭＰＵ４ｃと同様にライト信号２ＷＲ−
Ｐがアクティブ”Ｈ”となる。アクセス許可信号ＡＣＫ
ｃ−Ｐがアクティブ”Ｈ”になるとＭＰＵ４ｃはアクセ
ス要求信号ＲＥＱｃ−Ｐを”Ｌ”として解除する。
【００５４】図１４で、Ｇ１サイクルの開始時では、
信号５０２の内、１ＲＥＱｂ−Ｐと１ＲＥＱｄ−Ｐがア
クティブ”Ｈ”で、グループ１の１ＳＥＬｂ−Ｐがアク
ティブ”Ｈ”となる。このため、ＡＣＫｂ−Ｐがアクテ
ィブ”Ｈ”になり、コマンド信号５１１ではＭＰＵ４ｂ
の要求に応じてライト信号１ＷＲ−Ｐがアクティブ”
Ｈ”となる。
信号５０２の内、１ＲＥＱｂ−Ｐと１ＲＥＱｄ−Ｐがア
クティブ”Ｈ”で、グループ１の１ＳＥＬｂ−Ｐがアク
ティブ”Ｈ”となる。このため、ＡＣＫｂ−Ｐがアクテ
ィブ”Ｈ”になり、コマンド信号５１１ではＭＰＵ４ｂ
の要求に応じてライト信号１ＷＲ−Ｐがアクティブ”
Ｈ”となる。
【００５５】図１５で、Ｇ２サイクルの開始時では、
信号５０３の内２ＲＥＱｄ−Ｐのみがアクティブ”Ｈ”
で、２ＳＥＬｄ−Ｐがアクティブ”Ｈ”となる。このた
め、ＡＣＫｄ−Ｐがアクティブ”Ｈ”、コマンド信号５
１２はＭＰＵ４ｄの要求に応じてライト信号２ＲＤ−Ｐ
がアクティブ”Ｈ”となる。
信号５０３の内２ＲＥＱｄ−Ｐのみがアクティブ”Ｈ”
で、２ＳＥＬｄ−Ｐがアクティブ”Ｈ”となる。このた
め、ＡＣＫｄ−Ｐがアクティブ”Ｈ”、コマンド信号５
１２はＭＰＵ４ｄの要求に応じてライト信号２ＲＤ−Ｐ
がアクティブ”Ｈ”となる。
【００５６】図１４で、Ｇ１サイクルの開始時ではＲ
ＥＱａ−Ｐが再びアクティブ”Ｈ”となるため、信号５
０２の内、１ＲＥＱａ−Ｐがアクティブ”Ｈ”で、１Ｓ
ＥＬａ−Ｐがアクティブ”Ｈ”となる。続いて、ＡＣＫ
ａ−Ｐがアクティブ”Ｈ”、コマンド信号５１１はＭＰ
Ｕ４ａの要求に応じてライト信号１ＷＲ−Ｐがアクティ
ブ”Ｈ”となる。
ＥＱａ−Ｐが再びアクティブ”Ｈ”となるため、信号５
０２の内、１ＲＥＱａ−Ｐがアクティブ”Ｈ”で、１Ｓ
ＥＬａ−Ｐがアクティブ”Ｈ”となる。続いて、ＡＣＫ
ａ−Ｐがアクティブ”Ｈ”、コマンド信号５１１はＭＰ
Ｕ４ａの要求に応じてライト信号１ＷＲ−Ｐがアクティ
ブ”Ｈ”となる。
【００５７】以上のように、バス調停部５は、図１０の
グループ単位でＭＰＵのアクセス要求信号から所定の優
先順位に従いＭＰＵに対してアクセス許可信号を出力
し、アクセス許可信号を受けた上記ＭＰＵ出力のコマン
ド信号（リード／ライト信号）から、上記メモリデータ
制御部の各々を制御する基準信号を生成する。
グループ単位でＭＰＵのアクセス要求信号から所定の優
先順位に従いＭＰＵに対してアクセス許可信号を出力
し、アクセス許可信号を受けた上記ＭＰＵ出力のコマン
ド信号（リード／ライト信号）から、上記メモリデータ
制御部の各々を制御する基準信号を生成する。
【００５８】以上述べたように、本実施例によれば、Ｍ
ＰＵ側データバスが１６バイトと制限があっても、メモ
リデータ制御部によりメモリデータ３２バイトをリード
／ライトできる。また、メモリデータ制御部２個それぞ
れの処理を時間的に重ねて制御し交互にメモリデータと
アクセスさせることにより、メモリサイクル時間よりも
各々のメモリデータ制御部の処理時間を長くできる。従
って、ＭＰＵ側データバスの制限を受けることなくメモ
リをアクセスするメモリサイクル時間を短くできるの
で、データ転送速度の高速化が可能となる。
ＰＵ側データバスが１６バイトと制限があっても、メモ
リデータ制御部によりメモリデータ３２バイトをリード
／ライトできる。また、メモリデータ制御部２個それぞ
れの処理を時間的に重ねて制御し交互にメモリデータと
アクセスさせることにより、メモリサイクル時間よりも
各々のメモリデータ制御部の処理時間を長くできる。従
って、ＭＰＵ側データバスの制限を受けることなくメモ
リをアクセスするメモリサイクル時間を短くできるの
で、データ転送速度の高速化が可能となる。
【００５９】ところで、図１０のリフレッシュ制御で
は、Ｇ１またはＧ２サイクルとＭＰＵとの関係が固定さ
れているため、特定のサイクル、例えばＧ１サイクルに
片寄ってリフレッシュが行われると、Ｇ１サイクルで処
理が行われるＭＰＵ４ａと４ｂがリフレッシュで待たさ
れ処理が遅くなる。そこで、制御信号生成部６では、Ｇ
１サイクル、Ｇ２サイクルそれぞれのリフレッシュ要求
信号を交互にバス調停部７に供給することにより、リフ
レッシュによる処理の待ち時間を各々のＣＰＵに対し均
等にするようにした。図１６に、一般的な場合としてＮ
個のメモリデータ制御部に対応したリフレッシュ要求信
号のタイミングチャートを示す。図１６で、各パルスで
示す部分がそれぞれ１回のリフレッシュ処理の時間間隔
を示し、リフレッシュは、Ｎ個のメモリデータ制御部に
対し所定のリフレッシュ間隔で次々に循環的に割り振ら
れる。
は、Ｇ１またはＧ２サイクルとＭＰＵとの関係が固定さ
れているため、特定のサイクル、例えばＧ１サイクルに
片寄ってリフレッシュが行われると、Ｇ１サイクルで処
理が行われるＭＰＵ４ａと４ｂがリフレッシュで待たさ
れ処理が遅くなる。そこで、制御信号生成部６では、Ｇ
１サイクル、Ｇ２サイクルそれぞれのリフレッシュ要求
信号を交互にバス調停部７に供給することにより、リフ
レッシュによる処理の待ち時間を各々のＣＰＵに対し均
等にするようにした。図１６に、一般的な場合としてＮ
個のメモリデータ制御部に対応したリフレッシュ要求信
号のタイミングチャートを示す。図１６で、各パルスで
示す部分がそれぞれ１回のリフレッシュ処理の時間間隔
を示し、リフレッシュは、Ｎ個のメモリデータ制御部に
対し所定のリフレッシュ間隔で次々に循環的に割り振ら
れる。
【００６０】次に、図１７により、メモリデータ制御部
１ａ、１ｂに対する障害検出部と、障害が発生したメモ
リデータ制御部に対する制御信号を出力させないように
する制御信号マスク部について述べる。図１７はメモリ
データ制御部１ａの内部のパリティチェック部に設けた
パリティ生成部と、制御信号生成部６の内部に設けた制
御信号マスク部のブロック図である（メモリデータ制御
部１ａの場合についてのみ図示）。同図で、６００は、
バス調停部５出力のコマンド信号５１１（Ｇ１サイクル
に同期したライト信号１ＷＲ−Ｐ、リード信号１ＲＤ−
Ｐ）からメモリデータ制御部１ａの制御信号６１０を生
成するメモリデータ制御信号生成部、６０１は制御信号
６１０に対するパリティ信号６１１を生成するパリティ
生成部、１０１はメモリデータ制御部１ａと同じモジュ
ールまたはＬＳＩ内部にあり、制御信号６１６に対する
パリティ信号１０２を生成するパリティ生成部、６０２
はパリティ信号６１１とパリティ信号１０２との極性が
一致しない場合にエラー信号６１２をアクティブとする
一致検出部、６０３はバス調停部５を制御するＧ１サイ
クルの基本クロック信号を生成する基本クロック生成
部、６０４は、エラー信号６１２がインアクティブの場
合に出力信号６１４（図１、図１０の基本クロック５１
等に相当する）として基本クロック信号６１３をそのま
ま出力し、エラー信号６１２がアクティブの場合に基本
クロック信号６１３をマスク、即ち出力信号６１４をイ
ンアクティブとするクロックマスク部、６０５は制御信
号６１０を駆動するバッファ（例えばＦ２４４型のＴＴ
Ｌ）である。制御信号生成部６（図１７の制御信号マス
ク部を含む）とメモリデータ制御部１ａ（図１７のパリ
ティチェック部を含む）とは別モジュールの構成とされ
ている。バッファ６０５出力の制御信号６１６に関し
て、ＬＳＩの半田不良や、ＬＳＩ入出力間のクロストー
ク等によるノイズが発生し、またはバッファ６０５が故
障する等、メモリデータ制御部にハードウェア障害が発
生した場合、６１１と１０２のパリティ信号に不一致が
発生し一致検出部６０２ではエラー信号６１２をアクテ
ィブとする。クロックマスク部６０４で、基本クロック
信号６１４をインアクティブとすると、バス調停部５で
は図６と図１３のラッチ回路５０のラッチ信号がアクテ
ィブとならない。従って、Ｇ１サイクルのコマンド信号
がアクティブとならないので、制御信号が出力されず障
害の発生したメモリデータ制御部は動作しない。一方、
メモリ制御信号生成部９では、エラー信号６１２を受け
て、ライト時に障害を検出した場合にメモリ１０のライ
ト制御信号をマスクしてアクティブとしないライトマス
ク生成部を設けることより、メモリデータ制御部１ａの
誤動作によるライトデータをメモリ１０にライトしない
ようにする。また、ＭＰＵはエラー信号６１２を受け
て、リード時に障害を検出した場合にリードデータを捨
てるようにする。この結果、制御信号６１６の不良によ
るメモリデータ制御部１ａの誤動作を防ぐことができ
る。また、他のメモリデータ制御部１ｂによりメモリ１
０をアクセスすることができるのでメモリ制御装置全体
の機能を停止しなくてもよい。
１ａ、１ｂに対する障害検出部と、障害が発生したメモ
リデータ制御部に対する制御信号を出力させないように
する制御信号マスク部について述べる。図１７はメモリ
データ制御部１ａの内部のパリティチェック部に設けた
パリティ生成部と、制御信号生成部６の内部に設けた制
御信号マスク部のブロック図である（メモリデータ制御
部１ａの場合についてのみ図示）。同図で、６００は、
バス調停部５出力のコマンド信号５１１（Ｇ１サイクル
に同期したライト信号１ＷＲ−Ｐ、リード信号１ＲＤ−
Ｐ）からメモリデータ制御部１ａの制御信号６１０を生
成するメモリデータ制御信号生成部、６０１は制御信号
６１０に対するパリティ信号６１１を生成するパリティ
生成部、１０１はメモリデータ制御部１ａと同じモジュ
ールまたはＬＳＩ内部にあり、制御信号６１６に対する
パリティ信号１０２を生成するパリティ生成部、６０２
はパリティ信号６１１とパリティ信号１０２との極性が
一致しない場合にエラー信号６１２をアクティブとする
一致検出部、６０３はバス調停部５を制御するＧ１サイ
クルの基本クロック信号を生成する基本クロック生成
部、６０４は、エラー信号６１２がインアクティブの場
合に出力信号６１４（図１、図１０の基本クロック５１
等に相当する）として基本クロック信号６１３をそのま
ま出力し、エラー信号６１２がアクティブの場合に基本
クロック信号６１３をマスク、即ち出力信号６１４をイ
ンアクティブとするクロックマスク部、６０５は制御信
号６１０を駆動するバッファ（例えばＦ２４４型のＴＴ
Ｌ）である。制御信号生成部６（図１７の制御信号マス
ク部を含む）とメモリデータ制御部１ａ（図１７のパリ
ティチェック部を含む）とは別モジュールの構成とされ
ている。バッファ６０５出力の制御信号６１６に関し
て、ＬＳＩの半田不良や、ＬＳＩ入出力間のクロストー
ク等によるノイズが発生し、またはバッファ６０５が故
障する等、メモリデータ制御部にハードウェア障害が発
生した場合、６１１と１０２のパリティ信号に不一致が
発生し一致検出部６０２ではエラー信号６１２をアクテ
ィブとする。クロックマスク部６０４で、基本クロック
信号６１４をインアクティブとすると、バス調停部５で
は図６と図１３のラッチ回路５０のラッチ信号がアクテ
ィブとならない。従って、Ｇ１サイクルのコマンド信号
がアクティブとならないので、制御信号が出力されず障
害の発生したメモリデータ制御部は動作しない。一方、
メモリ制御信号生成部９では、エラー信号６１２を受け
て、ライト時に障害を検出した場合にメモリ１０のライ
ト制御信号をマスクしてアクティブとしないライトマス
ク生成部を設けることより、メモリデータ制御部１ａの
誤動作によるライトデータをメモリ１０にライトしない
ようにする。また、ＭＰＵはエラー信号６１２を受け
て、リード時に障害を検出した場合にリードデータを捨
てるようにする。この結果、制御信号６１６の不良によ
るメモリデータ制御部１ａの誤動作を防ぐことができ
る。また、他のメモリデータ制御部１ｂによりメモリ１
０をアクセスすることができるのでメモリ制御装置全体
の機能を停止しなくてもよい。
【００６１】図１０の共有メモリ制御装置では次の様な
利点もある。図１０においてグループ単位でいくつかの
モジュールに分けた構成とし、各モジュール内でアドレ
ス、データバス、制御信号にパリティチェックなどの障
害検出部を設ける。グループ内でハードウェアの障害を
検出した場合でも、正常機能のグループでは依然として
共有メモリをアクセス可能でシステムの障害を最小限に
抑えることができる。また、障害を検出したモジュール
を取り替えることにより経済的にかつ容易に全機能の回
復が可能である。
利点もある。図１０においてグループ単位でいくつかの
モジュールに分けた構成とし、各モジュール内でアドレ
ス、データバス、制御信号にパリティチェックなどの障
害検出部を設ける。グループ内でハードウェアの障害を
検出した場合でも、正常機能のグループでは依然として
共有メモリをアクセス可能でシステムの障害を最小限に
抑えることができる。また、障害を検出したモジュール
を取り替えることにより経済的にかつ容易に全機能の回
復が可能である。
【００６２】最後に、メモリデータ制御部１ａ、１ｂ、
バス調停部５、制御信号生成部６、メモリ制御信号生成
部９、ＭＰＵ側セレクタ２、２ａ、２ｂ、メモリ側セレ
クタ３をＬＳＩ化すれば、システム全体の小型、低価格
化、低消費電力化が図れるという利点がある。
バス調停部５、制御信号生成部６、メモリ制御信号生成
部９、ＭＰＵ側セレクタ２、２ａ、２ｂ、メモリ側セレ
クタ３をＬＳＩ化すれば、システム全体の小型、低価格
化、低消費電力化が図れるという利点がある。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
複数のマイクロプロセッサ（ＭＰＵ）の各々のデータバ
ス幅（ｍビット）に比べて供有メモリのデータ幅がＬ倍
（Ｌ×ｍビット）と大きい場合に、ＭＰＵと共有メモリ
間にメモリデータ制御部を設けて、共有メモリ側のデー
タ入出力をＬ×ｍビット幅で１回行なうのに対してＭＰ
Ｕ側のデータ入出力をｍビットずつＬ回に分けて行なう
ようにしたので、ＭＰＵ側の入出力データバス幅が共有
メモリ側の入出力データバス幅の１／Ｌと狭いにも拘ら
ず、ＭＰＵ側のデータバス幅の制限を受けずに実質的に
共有メモリ側のデータバス幅をもって高速のデータ転送
を行なうことができるという効果が得られる。
複数のマイクロプロセッサ（ＭＰＵ）の各々のデータバ
ス幅（ｍビット）に比べて供有メモリのデータ幅がＬ倍
（Ｌ×ｍビット）と大きい場合に、ＭＰＵと共有メモリ
間にメモリデータ制御部を設けて、共有メモリ側のデー
タ入出力をＬ×ｍビット幅で１回行なうのに対してＭＰ
Ｕ側のデータ入出力をｍビットずつＬ回に分けて行なう
ようにしたので、ＭＰＵ側の入出力データバス幅が共有
メモリ側の入出力データバス幅の１／Ｌと狭いにも拘ら
ず、ＭＰＵ側のデータバス幅の制限を受けずに実質的に
共有メモリ側のデータバス幅をもって高速のデータ転送
を行なうことができるという効果が得られる。
【００６４】また、本発明では、メモリデータ制御部を
複数個、例えばＬ個設けて順次選択されて共有メモリ及
びＭＰＵに接続されるように構成されているので、共有
メモリに対するデータ入出力処理（データ読み出し／書
き込み処理）が実質的にＬ×ｍビットのデータバス幅を
もって空白時間を生じずに連続的に高速で行なうことが
可能になるという効果が得られる。
複数個、例えばＬ個設けて順次選択されて共有メモリ及
びＭＰＵに接続されるように構成されているので、共有
メモリに対するデータ入出力処理（データ読み出し／書
き込み処理）が実質的にＬ×ｍビットのデータバス幅を
もって空白時間を生じずに連続的に高速で行なうことが
可能になるという効果が得られる。
【図１】本発明の第一の実施例のマルチプロセッサシス
テムの共有メモリ制御装置の構成を示すブロック図であ
る。
テムの共有メモリ制御装置の構成を示すブロック図であ
る。
【図２】従来のマルチプロセッサシステムの共有メモリ
制御装置の構成を示すブロック図である。
制御装置の構成を示すブロック図である。
【図３】従来のマルチプロセッサシステムの共有メモリ
制御装置の動作を示すタイムチャートである。
制御装置の動作を示すタイムチャートである。
【図４】本発明の第一の実施例のマルチプロセッサシス
テムの共有メモリ制御装置の動作を示すアドレス系タイ
ムチャートである。
テムの共有メモリ制御装置の動作を示すアドレス系タイ
ムチャートである。
【図５】本発明の第一の実施例のマルチプロセッサシス
テムの共有メモリ制御装置の動作を示すデータ系タイム
チャートである。
テムの共有メモリ制御装置の動作を示すデータ系タイム
チャートである。
【図６】本発明の第一の実施例のバス調停部の構成を示
すブロック図である。
すブロック図である。
【図７】本発明の第一の実施例のバス調停部のコマンド
信号生成部の構成を示すブロック図である。
信号生成部の構成を示すブロック図である。
【図８】本発明の第一の実施例のバス調停部の動作を示
す（Ｇ１サイクル）タイムチャートである。
す（Ｇ１サイクル）タイムチャートである。
【図９】本発明の第一の実施例のバス調停部の動作を示
す（Ｇ２サイクル）タイムチャートである。
す（Ｇ２サイクル）タイムチャートである。
【図１０】本発明の第二の実施例のマルチプロセッサシ
ステムの共有メモリ制御装置の構成を示すブロック図で
ある。
ステムの共有メモリ制御装置の構成を示すブロック図で
ある。
【図１１】本発明の第二の実施例のマルチプロセッサシ
ステムの共有メモリ制御装置の動作を示すアドレス系タ
イムチャートである。
ステムの共有メモリ制御装置の動作を示すアドレス系タ
イムチャートである。
【図１２】本発明の第二の実施例のマルチプロセッサシ
ステムの共有メモリ制御装置の動作を示すデータ系タイ
ムチャートである。
ステムの共有メモリ制御装置の動作を示すデータ系タイ
ムチャートである。
【図１３】本発明の第二の実施例のバス調停部の構成を
示すブロック図である。
示すブロック図である。
【図１４】本発明の第二の実施例のバス調停部の動作を
示す（Ｇ１サイクル）タイムチャートである。
示す（Ｇ１サイクル）タイムチャートである。
【図１５】本発明の第二の実施例のバス調停部の動作を
示す（Ｇ２サイクル）タイムチャートである。
示す（Ｇ２サイクル）タイムチャートである。
【図１６】本発明の制御信号生成部出力のリフレッシュ
要求信号のタイムチャートである。
要求信号のタイムチャートである。
【図１７】本発明のメモリデータ処理部に対する障害検
出部と制御信号マスク部の構成を示すブロック図であ
る。
出部と制御信号マスク部の構成を示すブロック図であ
る。
１ａ、１ｂ メモリデータ処理部 ２、７ ＭＰＵ側セレクタ ３ メモリ側セレクタ ５ バス調停部 ６ 制御信号生成部 ８ アドレス制御部 ９ メモリ制御信号生成部 １０ 共有メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 窪田 憲治 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 大瀧 雅彦 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 石本 重信 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 原田 智浩 神奈川県小田原市国府津2880番地 日立コ ンピュータ機器 株式会社内 (72)発明者 片倉 裕二 神奈川県小田原市国府津2880番地 日立コ ンピュータ機器 株式会社内
Claims (1)
- 【請求項１】 データバス幅がそれぞれｍビットとされ
る複数のマイクロプロセッサと、データバス幅が少なく
ともＬ×ｍビット（Ｌは２以上の整数）とされる共有メ
モリとを有し、各マイクロプロセッサがそのアクセス要
求に基づいて所定の順序で前記共有メモリにアクセスし
てデータの読み出しまたは書き込みを行なうマルチプロ
セッサシステムの共有メモリ制御装置において、前記複
数のマイクロプロセッサと前記共有メモリとの間に複数
個のメモリデータ制御部を設け、前記メモリデータ制御
部の各々は、データ読み出し時に、前記共有メモリから
１回に取り込んだＬ×ｍビットのデータをｍビットずつ
Ｌ回で当該アクセス中のマルチプロセッサに出力し、デ
ータ書き込み時に、当該アクセス中のマイクロプロセッ
サからｍビットずつＬ回で取り込んだデータをＬ×ｍビ
ットの１回で前記共有メモリに出力するように構成した
ことを特徴とするマルチプロセッサシステムの共有メモ
リ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14939993A JPH0721114A (ja) | 1993-06-21 | 1993-06-21 | マルチプロセッサシステムの共有メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14939993A JPH0721114A (ja) | 1993-06-21 | 1993-06-21 | マルチプロセッサシステムの共有メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721114A true JPH0721114A (ja) | 1995-01-24 |
Family
ID=15474287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14939993A Pending JPH0721114A (ja) | 1993-06-21 | 1993-06-21 | マルチプロセッサシステムの共有メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721114A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420707B1 (ko) * | 1997-09-18 | 2004-06-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 가변폭버스의동시적인액세스를이용하는다중프로세서시스템에서버스중재를위한방법및시스템 |
| KR100420706B1 (ko) * | 1997-09-18 | 2004-06-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 가변폭버스의동시적인액세스를이용하는다중프로세서시스템에서ｉ/ｏ제어를위한방법및시스템 |
| JP2013501406A (ja) * | 2009-07-29 | 2013-01-10 | クゥアルコム・インコーポレイテッド | マルチ無線機共存マネージャに対する非同期インターフェース |
| US8903314B2 (en) | 2009-10-29 | 2014-12-02 | Qualcomm Incorporated | Bluetooth introduction sequence that replaces frequencies unusable due to other wireless technology co-resident on a bluetooth-capable device |
| US9130656B2 (en) | 2010-10-13 | 2015-09-08 | Qualcomm Incorporated | Multi-radio coexistence |
| US9148889B2 (en) | 2009-06-01 | 2015-09-29 | Qualcomm Incorporated | Control of multiple radios using a database of interference-related information |
| US9161232B2 (en) | 2009-06-29 | 2015-10-13 | Qualcomm Incorporated | Decentralized coexistence manager for controlling operation of multiple radios |
| US9185718B2 (en) | 2009-06-29 | 2015-11-10 | Qualcomm Incorporated | Centralized coexistence manager for controlling operation of multiple radios |
| US9185719B2 (en) | 2009-08-18 | 2015-11-10 | Qualcomm Incorporated | Method and apparatus for mapping applications to radios in a wireless communication device |
-
1993
- 1993-06-21 JP JP14939993A patent/JPH0721114A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420707B1 (ko) * | 1997-09-18 | 2004-06-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 가변폭버스의동시적인액세스를이용하는다중프로세서시스템에서버스중재를위한방법및시스템 |
| KR100420706B1 (ko) * | 1997-09-18 | 2004-06-30 | 인터내셔널 비지네스 머신즈 코포레이션 | 가변폭버스의동시적인액세스를이용하는다중프로세서시스템에서ｉ/ｏ제어를위한방법및시스템 |
| US9148889B2 (en) | 2009-06-01 | 2015-09-29 | Qualcomm Incorporated | Control of multiple radios using a database of interference-related information |
| US9155103B2 (en) | 2009-06-01 | 2015-10-06 | Qualcomm Incorporated | Coexistence manager for controlling operation of multiple radios |
| US9161232B2 (en) | 2009-06-29 | 2015-10-13 | Qualcomm Incorporated | Decentralized coexistence manager for controlling operation of multiple radios |
| US9185718B2 (en) | 2009-06-29 | 2015-11-10 | Qualcomm Incorporated | Centralized coexistence manager for controlling operation of multiple radios |
| JP2013501406A (ja) * | 2009-07-29 | 2013-01-10 | クゥアルコム・インコーポレイテッド | マルチ無線機共存マネージャに対する非同期インターフェース |
| US9135197B2 (en) | 2009-07-29 | 2015-09-15 | Qualcomm Incorporated | Asynchronous interface for multi-radio coexistence manager |
| US9185719B2 (en) | 2009-08-18 | 2015-11-10 | Qualcomm Incorporated | Method and apparatus for mapping applications to radios in a wireless communication device |
| US8903314B2 (en) | 2009-10-29 | 2014-12-02 | Qualcomm Incorporated | Bluetooth introduction sequence that replaces frequencies unusable due to other wireless technology co-resident on a bluetooth-capable device |
| US9130656B2 (en) | 2010-10-13 | 2015-09-08 | Qualcomm Incorporated | Multi-radio coexistence |
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