JPH09185883A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】ＤＲＡＭを用いた主記憶装置のメモリアクセス
性能を向上すると共に回路構成を簡易化及び小型化して
集積回路化に好適なメモリアクセス制御回路の提供。 【解決手段】メモリを複数のバンクに分けた場合、各バ
ンクにチップセレクト信号（ＣＳ０〜ＣＳｎ）を用意
し、ＲＡＳ信号、ＣＡＳ信号については、それぞれ１本
だけ用意し、このＲＡＳ信号、ＣＡＳ信号を全バンクに
供給し、各バンクにはチップセレクト信号がアクティブ
の時に、ＲＡＳ及びＣＡＳ信号をラッチする２ビットの
フリップフロップを用意し、各バンクのフリップフロッ
プに記憶されたＲＡＳ及びＣＡＳ信号がそのバンク内の
ＤＲＡＭ群に供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ装置に関し、
特に情報処理装置における主記憶装置のメモリアクセス
制御装置に関する。

【０００２】

【従来の技術】従来、高速な中央処理装置に接続される
主記憶装置としては、ダイナミックランダムアクセスメ
モリ（「ＤＲＡＭ」という）が用いられている。

【０００３】ＤＲＡＭアクセス制御装置の従来技術とし
て、例えば特開平４−２７６３７９号公報には、メモリ
のアクセス速度の改善のために、ファーストページモー
ドＤＲＡＭを用い、ＤＲＡＭのページモードを有効に利
用して高速アクセスを可能とするようにしたＤＲＡＭア
クセス制御方式が提案されている。

【０００４】図５に、上記特開平４−２７６３７９号公
報に提案される従来のＤＲＡＭアクセス制御方式を説明
するための図を示す。図５を参照して、この従来技術に
おいては、ロウアドレスとカラムアドレスを順次与えて
アクセスするＤＲＡＭ501と、ロウアドレス保持部504に
保持されている前回のロウアドレスと今回のロウアドレ
スとを比較するロウアドレス比較部503と、を備え、ア
クセス要求に対して、前回のロウアドレスと今回のロウ
アドレスをロウアドレス比較部503が比較して一致した
時に、保持していたアクティブのＲＡＳ（ロウアドレス
ストローブ）信号をそのままにして、カラムアドレス及
びアクティブのＣＡＳ（カラムアドレスストローブ）信
号をＤＲＡＭ501に与えてアクセスし、一方、一致しな
い時には、保持していたアクティブのＲＡＳ信号を一
旦、インアクティブにした後、アクセスするような構成
とされている。

【０００５】さらに、メモリシステムの処理速度を高速
化する従来技術として、例えば特開平２−２９９８８号
公報には、複数のＤＲＡＭをページ単位毎にまとめ、各
ページ単位のＤＲＡＭ群をページ間でアクセス干渉の起
こりにくいデータを格納しているページの集合を１つの
グループとして複数のグループに分け、各グループのＤ
ＲＡＭをページアクセスに応答するメモリで構成して複
数の独立にアクセス可能なメモリシステムを用意し、各
グループのメモリシステムのページアドレスを指定する
ためのアクセスに応答して、このアクセスより少なくと
も１つ前に指定された旧ページアドレスを記憶する手段
と、前記ページアドレスのアクセスに応答して、このア
クセスと新ページアクセスと記憶手段に記憶されている
旧ページアドレスの内容の一致を判定する判定手段と、
判定手段が一致の時には旧ページアドレスに従ったペー
ジアクセスを、判定結果が不一致（ページフォルト）の
ときには、新ページアドレスによるページアクセスを各
グループのメモリシステムへ指令するページングアクセ
ス手段と、を有するメモリアクセス装置を備え、高速ラ
ンダムアクセス可能なメモリ装置が提案されている。

【０００６】図４を参照して、上記特開平２−２９９８
８号公報に提案されるメモリ装置において、メモリ系
は、命令用ダイナミックメモリシステム403ａ、メモリ
アクセス装置402ａを含む系と、データ用ダイナミック
メモリシステム403ｂ、メモリアクセス装置402ｂを含む
系の２つの系に分割されており、各系にはプロセッサ40
1からデータバス404を介してデータが、アドレスバス40
5を介してアドレスが、クロック線427を介してクロック
信号が供給される。そして、各ページ単位のＤＲＡＭ群
をページ間でアクセス干渉の起こりにくいプログラム
（命令）やデータの集合を１つのグループとして２つの
グループに分け、各グループのＤＲＡＭをページアクセ
スに応答するメモリシステム403ａ、403ｂで構成してい
る。なお、ページアクセスとは、周知の如く、ロウアド
レスに与えるページを固定して同一ページ内のデータを
カラムアドレスに与えるアドレス情報を変更するだけ
で、高速にアクセスするようにしたものである。ページ
アドレス比較回路410は、新ページアドレス406と旧ペー
ジアドレス407を比較し、両者が一致の時は比較結果信
号411をＲＡＳ/ＣＡＳ発生回路413に出力する。マルチ
プレクサ412は旧ページアドレス407と新ページアドレス
406とを受け、ＲＡＳ／ＣＡＳ信号に応じて新ページア
ドレス又は旧ページアドレスをメモリアドレス信号414
ａとして出力する。なお、図４において、408はページ
アドレスラッチ回路、418はデコーダ、422はＲＥＡＤＹ
信号発生回路を示している。

【０００７】このように、前記特開平４−２７６３７９
号公報及び特開平２−２９９８８号公報ではファースト
ページモードＤＲＡＭが用いられている。

【０００８】ところで、ＤＲＡＭは、内部セルが２次元
のマトリクス構造に配置されており、通常、Ｘ座標、Ｙ
座標を指定することにより１つのセルを選択するように
構成されている。そして、このＸ座標がロウ（ROW）ア
ドレスに該当し、Ｙ座標がカラム（COLUMN）アドレスに
該当する。

【０００９】このＤＲＡＭをアクセスする際には、ＣＰ
Ｕから出力されたアドレス信号を２つに分割して、ロウ
アドレス及びカラムアドレスとして２回連続してＤＲＡ
Ｍに与えることが必要とされる。

【００１０】そして、ファーストページモード方式のＤ
ＲＡＭにおいては、１回目に入力されたロウアドレスを
ＤＲＡＭ自身が一時記憶するように構成されており、２
回目のＣＰＵからのメモリアクセスが同一のロウアドレ
スならばＤＲＡＭへのロウアドレス入力を省略し、カラ
ムアドレスを入力するのみでメモリアクセスが行なえ
る。

【００１１】さらに、メモリを複数のバンクに分け各バ
ンクでロウアドレスの比較を行なうようにして、ＣＰＵ
からメモリへのアクセスがなるべく同一のロウアドレス
となるよう（即ちヒット率を向上させる）手段を講じた
ものが、前記特開平２−２９９８８号公報に提案される
方式である。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来技術は下記の問題点を有している。

【００１３】第１の問題点は、上記特開平２−２９９８
８号公報においては、メモリを複数のバンクに分けた場
合、それぞれのバンクに対して、ＲＡＳ（ロウアドレス
ストローブ）、ＣＡＳ（カラムアドレスストローブ）信
号を制御するメモリアクセス制御装置（図４の402ａ、4
02ｂ等）が必要とされており、回路規模が増大すると共
に、回路が複雑化するということである。

【００１４】これは、複数のバンクに分け、各バンクを
独立して動作させるために、各バンク毎にＲＡＳ、ＣＡ
Ｓを制御するメモリアクセス制御装置が必要となること
による。

【００１５】第２の問題点は、各バンクから読出された
データを選択して中央処理装置に渡すためのセレクタが
必要とされることである。

【００１６】従って、本発明は、前記従来技術の問題点
に鑑みて為されたものであって、メモリを複数バンクに
分けた構成を採用した場合においても、ＲＡＳ、及びＣ
ＡＳ等のメモリアクセス制御回路を１系統とし、回路構
成の簡易化、複数バンク構成によるメモリアクセス性能
の向上を達成するメモリアクセス制御装置を提供するこ
とを目的とする。

【００１７】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、複数のバンクに分割され各バンクがＤＲ
ＡＭ群を含んでなるメモリシステムのアクセス制御装置
において、前記各バンクに対してチップセレクト信号を
それぞれ供給すると共に、ＲＡＳ信号、及びＣＡＳ信号
については全バンクに対して共通ラインにて供給する制
御手段を備え、前記各バンクに、前記チップセレクト信
号がアクティブの時に前記ＲＡＳ信号及びＣＡＳ信号を
ラッチ出力するフリップフロップを備え、前記各バンク
の前記フリップフロップにラッチされた前記ＲＡＳ信号
及びＣＡＳ信号が前記バンク内のＤＲＡＭ群に供給さ
れ、入力されたメモリアクセスアドレスから該アドレス
が属するバンクを検出する手段と、前記バンク毎に直前
のアクセスのロウアドレスと今回のアクセスのロウアド
レスとを比較する比較手段と、を備え、前記比較手段が
前記アドレスが属するバンクについてページヒットを検
出した際に、前記制御手段が、前記バンクに対する前記
チップセレクト信号をアクティブとすると共に、前記Ｃ
ＡＳ信号を制御してカラムアドレス入力サイクルを行う
ことを特徴とするメモリアクセス制御装置を提供する。

【００１８】本発明においては、前記フリップフロップ
が、対応するバンクに対して前記チップセレクト信号が
再びアクティブとされる時点まで先の前記ＲＡＳ信号及
び前記ＣＡＳ信号の状態を記憶保持することを特徴とす
る。

【００１９】

【作用】本発明に係るメモリアクセス制御装置は、メモ
リアクセス要求及びメモリアドレスを受取ると、まずメ
モリアドレスがどのバンクに属するかを調べる。その
際、バンクヒット信号０〜ｎのいずれか１つがアクティ
ブとされる。

【００２０】次に、各バンクに１個づつ用意される、直
前のロウアドレスを記憶するためのレジスタの値と、メ
モリアドレスの一部フィールドから抽出されてなる今回
のロウアドレスと、を比較し、一致していればページヒ
ット信号をアクティブとする。

【００２１】続いて、（１）バンクヒット信号及びペー
ジヒット信号が共にアクティブの場合、メモリアドレス
の一部フィールドから抽出されてなるカラムアドレスと
ＣＡＳ（カラムアドレスストローブ）信号のみをアクテ
ィブにして、当該バンクに対応するＣＳ（チップセレク
ト）信号をアクティブとする。

【００２２】一方、（２）バンクヒット信号がアクティ
ブで、且つページヒット信号がインアクティブの場合、
まずＲＡＳ（ロウアドレスストローブ）信号をインアク
ティブにして、当該バンクに対応するＣＳ（チップセレ
クト）信号をアクティブとする。次に、メモリアドレス
の一部フィールドからロウアドレスを抽出してＲＡＳを
アクティブとして当該バンクに対応するＣＳ（チップセ
レクト）信号をアクティブにする。さらに、メモリアド
レスの一部フィールドからカラムアドレスを抽出してＣ
ＡＳ信号をアクティブとし、ＲＡＳ信号をインアクティ
ブとして、当該バンクに対応するＣＳ（チップセレク
ト）信号をアクティブとする。

【００２３】このようにして、メモリを複数バンクに分
け、各バンクでファーストページモードアクセスを行な
うことにより、メモリアクセス性能を向上させる。

【００２４】また、本発明によれば、メモリアクセス制
御回路を１つに統一したことにより回路構成の簡易化を
実現している。

【００２５】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。

【００２６】図１は、本発明の一実施形態の構成を示す
図である。また、図２は、本発明の一実施形態の動作を
説明するためのタイミング図である。

【００２７】図１を参照して、本実施形態に係るメモリ
装置は、バンク０（101）からバンクｎ（102）までの複
数（＝ｎ個）のバンクに分割されて構成されている。そ
して、各バンク０〜ｎに対応して、それぞれ２ビットの
フリップフロップ（103〜104）が備えられている。

【００２８】各フリップフロップ（103〜104）の２ビッ
トのデータ端子（Ｄ端子）には、ＲＡＳ・ＣＡＳ制御回
路（105）から出力されるＲＡＳ信号（106）、及びＣＡ
Ｓ信号（107）が接続され、ゲート端子（Ｇ端子）に
は、ＲＡＳ・ＣＡＳ制御回路（105）から、各バンク毎
に対応して出力されるチップセレクト信号（１バンクに
１本）ＣＳ０〜ＣＳｎがそれぞれ接続されている。

【００２９】各バンクのＤＲＡＭ（122〜123）に与える
アドレス（108）にはセレクタ（109）により選択された
ロウアドレス（110）又はカラムアドレス（111）が、全
バンク０〜ｎの全ＤＲＡＭに接続されている。

【００３０】各バンク０〜ｎのＤＲＡＭへの書込みデー
タ又はＤＲＡＭからの読出しデータ（112）は、共通の
データバス（113）を介して全バンク０〜ｎ（101〜10
2）のＤＲＡＭに接続される。

【００３１】一方、各バンク０〜ｎには、当該バンクの
領域の先頭アドレスを記憶するレジスタとしてバンク０
ベースアドレスレジスタ（114）〜バンクｎベースアド
レスレジスタ（115）を備えると共に、これに付随する
比較器（116〜117）をそれぞれ備え、また各バンク毎
に、直前のロウアドレスを記憶するレジスタとしてバン
ク０直前ロウアドレスレジスタ（118）〜バンクｎ直前
ロウアドレスレジスタ（119）を備えると共に、これに
付随する比較器（120〜121）をそれぞれ備える。

【００３２】比較器（120〜121）は、直前ロウアドレス
と今回のロウアドレスとを比較し、両者が一致していれ
ばページヒット信号（バンクｉページヒット信号、ｉ＝
０〜ｎ）をアクティブとする。

【００３３】図１に示した本発明の実施形態の動作を図
２のタイミング図に示す順序に従いより詳細に説明す
る。

【００３４】図２において、サイクルＴ１〜Ｔ６まで
は、中央処理装置（不図示）より受取ったアドレス（メ
モリアクセスアドレス）がバンクｎに属し、且つ直前の
アクセスと同一ロウアドレスであるものとする。そし
て、サイクルＴ７〜Ｔ14は、受取ったアドレスがバンク
ｎに属し、且つ直前のアクセスとは異なるロウアドレス
である場合を示している。

【００３５】サイクルＴ１において、不図示の中央処理
装置よりのアドレスストローブ信号ＡＤＳ￣（記号￣は
Ｌowレベルでアクティブを示す）がアクティブになるこ
とにより、中央処理装置からのメモリアクセスアドレス
を受取る。

【００３６】サイクルＴ２では、受取ったアドレスがど
のバンクに属するかを決定するために比較器（116〜11
7）にて、受け取ったアドレスとベースアドレスとの一
致を判定し、一致するバンクのバンクヒット信号がアク
ティブとなる（図２ではバンクｎがヒットしている）。
同時に、受取ったメモリアクセスアドレスの一部フィー
ルドを抜出してロウアドレスとして、各バンクの直前ア
クセスのロウアドレスと一致するかを比較器（120〜12
1）で判定する（図２ではバンクｎのページヒット信号
がアクティブとされている）。

【００３７】サイクルＴ３では、メモリアクセスアドレ
スがバンクｎに属し、当該バンクがページヒット（直前
のロウアドレスと今回のロウアドレスが同一）が判定さ
れたことにより、ロウアドレスをバンクｎのＤＲＡＭ
（123）に入力させることが省略できる。

【００３８】このため、ＲＡＳ・ＣＡＳ制御回路（10
5）は、ＲＡＳ信号を制御せずに、ＣＡＳ信号の制御を
開始する。従って、サイクルＴ３及びＴ４では、カラム
アドレスを出力し、サイクルＴ３でＣＡＳ信号（107）
をインアクティブに、Ｔ４でアクティブに、Ｔ５で再度
インアクティブにする。

【００３９】サイクルＴ３からＴ５の期間では、バンク
ｎのチップセレクト信号ＣＳｎがアクティブとされてお
り、この期間、ＲＡＳ信号（106）、ＣＡＳ信号（107）
はフリップフロップ（104）を通過してバンクｎ（102）
のＤＲＡＭ（123）に伝達される。

【００４０】そして、サイクルＴ６では、ＤＲＡＭアク
セスサイクルが終了したので、当該バンクｎに対するチ
ップセレクト信号ＣＳｎをインアクティブとする。この
ときフリップフロップ（104）は、ＲＡＳ信号及びＣＡ
Ｓ信号の状態を保持し、次にチップセレクト信号ＣＳｎ
がアクティブになるまで記憶保持する。

【００４１】一方、受取ったアドレスがバンクｎに属
し、且つ直前のアクセスとは異なるロウアドレスである
場合、サイクルＴ７において、不図示の中央処理装置か
ら送出されたアドレスストローブ信号ＡＤＳ￣がアクテ
ィブとなることにより中央処理装置からのメモリアドレ
スを受取る。

【００４２】サイクルＴ８では、受取ったアドレスがど
のバンクに属するかを決定するために比較器（116〜11
7）にて、受け取ったアドレスとベースアドレスとの一
致を判定し、両者が一致したバンクのバンクヒット信号
がアクティブとなる（図２ではバンクｎがヒットしてい
る）。同時に、受取ったメモリアクセスアドレスの一部
フィールドを抜出してロウアドレスとして、各バンクの
直前アクセスのロウアドレスと一致するかを比較器（12
0〜121）にて比較し、一致していなければ、ページヒッ
ト信号はインアクティブのままとされる（図２では、ペ
ージｎヒット信号はインアクティブとされたままであ
る）。

【００４３】サイクルＴ９では、ページミス（すなわち
ページｎヒット信号がインアクティブ）の発生に基づ
き、ロウアドレスをバンクｎ（102）のＤＲＡＭ（123）
に入力するサイクルを省略せずに開始しなければならな
い。

【００４４】従って、サイクルＴ９、Ｔ11では、ＲＡＳ
信号をインアクティブ（Ｌowレベル）とし、ＤＲＡＭ
（123）にプリチャージ（不図示のビット線のプリチャ
ージ）を指示する。

【００４５】そして、メモリアクセス制御装置は、サイ
クルＴ10及びＴ11でロウアドレスを出力する。すなわ
ち、サイクルＴ11では、ＲＡＳ・ＣＡＳ制御回路（10
5）は、ＲＡＳ信号をアクティブ（Ｈighレベル）とし、
バンクｎのＤＲＡＭ（123）に対してロウアドレスの受
取りを指示する。

【００４６】サイクルＴ12ではカラムアドレスを出力
し、またＲＡＳ・ＣＡＳ制御回路（105）はＣＡＳ信号
をアクティブ（Ｈighレベル）とし、ＤＲＡＭ（123）に
カラムアドレスの受取りを指示する。

【００４７】サイクルＴ９〜Ｔ13の期間では、バンクｎ
のチップセレクト信号ＣＳｎがアクティブとされてお
り、この期間、ＲＡＳ、ＣＡＳ信号はフリップフロップ
（104）を通過して、バンクｎのＤＲＡＭ（123）に伝達
される。

【００４８】サイクルＴ14では、ＤＲＡＭのアクセスサ
イクルが終了したので、当該バンクに対するチップセレ
クト信号（図２ではバンクｎに対するチップセレクト信
号ＣＳｎ）をインアクティブとする。このとき、バンク
ｎ（102）に対応して設けられたフリップフロップ（10
4）は、ＲＡＳ信号、及びＣＡＳ信号の状態を保持し、
次にチップセレクト信号ＣＳｎがアクティブとなるま
で、これらの信号の状態を記憶保持する。

【００４９】なお、フロップフロップ（103〜104）は、
複数のメモリ素子からなるＤＲＡＭ（122〜123）を駆動
するためのドライババッファを兼ねており、ＲＡＳ・Ｃ
ＡＳ制御回路（105）から伝達されたＲＡＳ信号（106）
及びＣＡＳ信号（107）のドライブ能力を増加して、Ｄ
ＲＡＭ（122〜123）に伝える。

【００５０】図３は、本発明の別の実施形態の構成を示
す図である。図３を参照して、本実施形態は、図１を参
照して説明した前記第１の実施形態の変形例である。以
下では、本実施形態について、前記第１の実施形態との
相違点のみを説明する。

【００５１】図１に示した前記第１の実施形態において
は、ＲＡＳ・ＣＡＳ制御回路（105）から各バンク０〜
ｎに対してそれぞれ１本のチップセレクト信号（ＣＳ０
〜ＣＳｎ）を出力しているが、このような構成において
は、回路を半導体チップ上に集積化してＬＳＩで構成し
た場合、ＬＳＩパッケージのピンネック（ピン数の増
大）となることが想定される。

【００５２】このため、本実施形態においては、ＲＡＳ
・ＣＡＳ制御回路（301）が、チップセレクト信号（Ｃ
Ｓ０〜ＣＳｎ）をエンコードして出力するようにしたも
のである。

【００５３】図３を参照して、ＲＡＳ・ＣＡＳ制御回路
（301）はチップセレクト信号をエンコードした信号Ｃ
Ｓｘ（302）、及びＣＳｘ信号（302）が有効であること
を示すチップセレクトイネーブル信号ＣＳＥＮ￣（30
4）を出力する。

【００５４】ＣＳｘ信号（302）はデコーダ（303）のデ
ータ入力端子に接続され、チップセレクトイネーブル信
号ＣＳＥＮ￣（304）はデコーダ（303）のデータイネー
ブル端子に接続される。

【００５５】デコーダの出力信号ＣＳ０〜ＣＳｎ（305
〜306）は各バンクのＦ／Ｆ（307〜308）のゲート端子
に接続される。

【００５６】このような構成としたことにより、本発明
の第１の実施形態と同じ機能性能を保ちつつ、ＲＡＳ・
ＣＡＳ制御回路（301）の端子を削減することができ、
ＬＳＩへの集積化を容易にすることができる。

【００５７】上記実施形態で説明したＤＲＡＭはファー
ストページモード又はＥＤＯ（Extended Data Out）モ
ードを備えたＤＲＡＭに好適に適用される。

【００５８】

【発明の効果】以上説明したように、本発明によれば、
メモリを複数バンクに分け、各バンクでページヒットを
検出してファーストページモードアクセスを行なうよう
にしたことにより、メモリアクセス性能を向上すること
を可能とする。

【００５９】また、本発明によれば、１つのＲＡＳ・Ｃ
ＡＳ制御回路により、全バンク分のメモリアクセスの制
御を行なうように構成したことにより、回路の簡易化を
達成し、ＬＳＩへの集積化等を容易化する。

【図面の簡単な説明】

【図１】本発明の一実施形態の構成を示す図である。

【図２】本発明の一実施形態の動作を説明するためのタ
イミング図である。

【図３】本発明の別の実施形態の構成を示す図である。

【図４】従来技術の構成を示す図である。

【図５】別の従来技術の構成を示す図である。

【符号の説明】

101 バンク０ 102 バンクｎ 103、104、307、308 ２ビットフリップフロップ（Ｆ／
Ｆ） 105、301 ＲＡＳ・ＣＡＳ制御回路 106 ＲＡＳ信号 107 ＣＡＳ信号 108 アドレス 109 セレクタ 110 ロウアドレス 111 カラムアドレス 112 読出しデータ 113 データバス 114 バンク０ベースアドレスレジスタ 115 バンクｎベースアドレスレジスタ 116〜117 比較器 118 バンク０直前ロウアドレスレジスタ 119 バンクｎ直前ロウアドレスレジスタ 120〜121 比較器 122〜123 ＤＲＡＭ 303 デコーダ 304 ＣＳＥＮ￣（チップセレクトイネーブル）信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数のバンクに分割され各バンクがＤＲＡ
   Ｍ群を含んでなるメモリシステムのアクセス制御装置に
   おいて、 前記各バンクに対してチップセレクト信号をそれぞれ供
   給すると共に、ＲＡＳ信号、及びＣＡＳ信号については
   全バンクに対して共通ラインにて供給する制御手段を備
   え、 前記各バンクに、前記チップセレクト信号がアクティブ
   の時に前記ＲＡＳ信号及びＣＡＳ信号をラッチ出力する
   フリップフロップを備え、前記各バンクの前記フリップ
   フロップにラッチされた前記ＲＡＳ信号及びＣＡＳ信号
   が前記バンク内のＤＲＡＭ群に供給され、 入力されたメモリアクセスアドレスから該アドレスが属
   するバンクを検出する手段と、 前記バンク毎に直前のアクセスのロウアドレスと今回の
   アクセスのロウアドレスとを比較する比較手段と、を備
   え、 前記比較手段が前記アドレスが属するバンクについてペ
   ージヒットを検出した際に、前記制御手段が、前記バン
   クに対する前記チップセレクト信号をアクティブとする
   と共に、前記ＣＡＳ信号を制御してカラムアドレス入力
   サイクルを行うことを特徴とするメモリアクセス制御装
   置。
2. 【請求項２】前記フリップフロップが、対応するバンク
   に対して前記チップセレクト信号が再びアクティブとさ
   れる時点まで先の前記ＲＡＳ信号及び前記ＣＡＳ信号の
   状態を記憶保持することを特徴とする請求項１記載のメ
   モリアクセス制御装置。
3. 【請求項３】前記制御手段が、前記ＲＡＳ及びＣＡＳ信
   号を符号化（エンコード）して出力し、デコーダ回路を
   介して前記複数のバンクに対して前記チップセレクト信
   号をそれぞれ供給することを特徴とする請求項１記載の
   メモリアクセス制御装置。
4. 【請求項４】前記比較手段がページミスを出力した場
   合、前記制御手段が、まず前記ＲＡＳ信号を制御してロ
   ウアドレス入力サイクルを行い、続いてカラムアドレス
   入力サイクルを行うことを特徴とする請求項１記載のメ
   モリアクセス制御装置。
5. 【請求項５】少なくともページモードを備えたＤＲＡＭ
   を複数のバンクに分割し、 各バンクのＤＲＡＭ群をそれぞれ１本のＲＡＳ信号、及
   びＣＡＳ信号でアクセス制御し、 前記各バンクに対応してチップセレクト信号を出力し、
   前記ＲＡＳ信号及びＣＡＳ信号は全バンクに対して共通
   に出力するＲＡＳ・ＣＡＳ制御回路を備え、 データ入力端子に前記ＲＡＳ・ＣＡＳ制御回路からの前
   記ＲＡＳ信号及び前記ＣＡＳ信号を接続し、ゲート端子
   に前記ＲＡＳ・ＣＡＳ制御回路からの当該バンクに対応
   する前記チップセレクト信号を接続してなる２ビットフ
   リップフロップを前記各バンク毎に備え、 前記ＲＡＳ・ＣＡＳ制御回路は、メモリアクセスアドレ
   スを受取ると該アドレスが属するバンクを決定し、対応
   するバンクのチップセレクト信号をアクティブとし、 さらにバンクの直前のロウアドレスと前記メモリアクセ
   スアドレスの一部フィールドから取出したロウアドレス
   とを比較し、一致していれば前記ＣＡＳ信号をアクティ
   ブとして、カラムアドレス入力サイクルを行い、 不一致であれば前記ＲＡＳ信号をインアクティブにした
   後再びアクティブとしてロウアドレス入力サイクル及び
   カラムアドレス入力サイクルを行い、 さらに前記ロウアドレス入力サイクル及び前記カラムア
   ドレス入力サイクルにおける前記ＲＡＳ信号及びＣＡＳ
   信号は前記バンクに対応する前記チップセレクト信号に
   より前記フリップフロップを通過して、前記ＤＲＡＭ群
   に到達せしめ、 前記チップセレクト信号により選択されなかった前記バ
   ンクのフリップフロップは前記チップセレクト信号がア
   クティブとされた時の状態を記憶することを特徴とする
   メモリアクセス制御装置。