JPH1049437A - ダイナミックｒａｍ制御装置 - Google Patents
ダイナミックｒａｍ制御装置Info
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- JPH1049437A JPH1049437A JP8200560A JP20056096A JPH1049437A JP H1049437 A JPH1049437 A JP H1049437A JP 8200560 A JP8200560 A JP 8200560A JP 20056096 A JP20056096 A JP 20056096A JP H1049437 A JPH1049437 A JP H1049437A
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- strobe
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- ram
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Abstract
(57)【要約】
【課題】 ページモードに対応していないＣＰＵでＤ−
ＲＡＭのページモードを使用することができるＤ−ＲＡ
Ｍ制御装置を提供する。 【解決手段】 Ｄ−ＲＡＭのアドレス領域を検出するエ
リア検出部と、前記エリア検出部の検出結果とバススタ
ート信号とに基づいて、ロウアドレス・ストローブ及び
カラムアドレス・ストローブを生成するロウ／カラムア
ドレス・ストローブ生成部とを備えたＤ−ＲＡＭ制御装
置において、前記バススタート信号を参照して前記Ｄ−
ＲＡＭに対する前回アクセス時のロウアドレスを保持す
るアドレス保持部と、前記アドレス保持部の保持データ
と今回アクセス時のロウアドレスとを比較する比較回路
とを設け、比較回路の比較結果が一致しているときに、
Ｄ−ＲＡＭのページモードに対応すべくロウアドレス・
ストローブのみを活性状態で一定にして出力する構成に
する。
ＲＡＭのページモードを使用することができるＤ−ＲＡ
Ｍ制御装置を提供する。 【解決手段】 Ｄ−ＲＡＭのアドレス領域を検出するエ
リア検出部と、前記エリア検出部の検出結果とバススタ
ート信号とに基づいて、ロウアドレス・ストローブ及び
カラムアドレス・ストローブを生成するロウ／カラムア
ドレス・ストローブ生成部とを備えたＤ−ＲＡＭ制御装
置において、前記バススタート信号を参照して前記Ｄ−
ＲＡＭに対する前回アクセス時のロウアドレスを保持す
るアドレス保持部と、前記アドレス保持部の保持データ
と今回アクセス時のロウアドレスとを比較する比較回路
とを設け、比較回路の比較結果が一致しているときに、
Ｄ−ＲＡＭのページモードに対応すべくロウアドレス・
ストローブのみを活性状態で一定にして出力する構成に
する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックＲＡ
Ｍの書き込み／読み出しを制御するダイナミックＲＡＭ
制御装置に関し、特にページモード機能を備えたダイナ
ミックＲＡＭ制御装置に関する。
Ｍの書き込み／読み出しを制御するダイナミックＲＡＭ
制御装置に関し、特にページモード機能を備えたダイナ
ミックＲＡＭ制御装置に関する。
【０００２】
【従来の技術】図５は、従来のダイナミックＲＡＭの概
略構成を示すブロック図である。
略構成を示すブロック図である。
【０００３】同図に示すように、ダイナミックＲＡＭ
（以下、Ｄ−ＲＡＭという）は、１ビットのメモリセル
１０１が規則的に配列しており、各々のメモリセル１０
１はワード線１０２とビット線１０３の交点に１つずつ
接続されている。
（以下、Ｄ−ＲＡＭという）は、１ビットのメモリセル
１０１が規則的に配列しており、各々のメモリセル１０
１はワード線１０２とビット線１０３の交点に１つずつ
接続されている。
【０００４】データの読み出しを行う際には、まず、ロ
ウアドレス・ストローブＲＡＳを活性化して、行（ロ
ウ）デコーダ１０５により１本のワード線１０２を選択
し、１行のメモリセル１０１をビット線１０３に接続す
る。これによって、各々のビット線１０３には記憶デー
タに対応した信号が現れ、この信号がセンスアンプ１０
６を通してマルチプレクサ１０７へ送られる。
ウアドレス・ストローブＲＡＳを活性化して、行（ロ
ウ）デコーダ１０５により１本のワード線１０２を選択
し、１行のメモリセル１０１をビット線１０３に接続す
る。これによって、各々のビット線１０３には記憶デー
タに対応した信号が現れ、この信号がセンスアンプ１０
６を通してマルチプレクサ１０７へ送られる。
【０００５】次に、カラムアドレス・ストローブＣＡＳ
が活性化し、列（カラム）デコーダ１０８によりカラム
アドレスＣＡがデコードされる。そのデコード結果に応
じて、マルチプレクサ１０７は、ビット線１０３上に現
れた記憶データのうちの１つのデータを選択し、このデ
ータが読み出しデータＯＵＴとして出力される。
が活性化し、列（カラム）デコーダ１０８によりカラム
アドレスＣＡがデコードされる。そのデコード結果に応
じて、マルチプレクサ１０７は、ビット線１０３上に現
れた記憶データのうちの１つのデータを選択し、このデ
ータが読み出しデータＯＵＴとして出力される。
【０００６】一方、書き込みの際には、書き込みデータ
が列デコーダ１０８で選ばれたビット線１０３上に転送
される。そして、このビット線１０３と、選択されたワ
ード線１０２とに接続されているメモリセル１０１に書
き込みデータが書き込まれる。
が列デコーダ１０８で選ばれたビット線１０３上に転送
される。そして、このビット線１０３と、選択されたワ
ード線１０２とに接続されているメモリセル１０１に書
き込みデータが書き込まれる。
【０００７】図６は、図５に示したＤ−ＲＡＭを制御す
る従来のＤ−ＲＡＭ制御装置の構成を示すブロック図で
ある。
る従来のＤ−ＲＡＭ制御装置の構成を示すブロック図で
ある。
【０００８】このＤ−ＲＡＭ制御装置は、Ｄ−ＲＡＭ１
００の動作全体を制御するＣＰＵ２０１と、アドレス領
域判定ビットＥＡによりＤ−ＲＡＭ１００のアドレス領
域を検出するエリア検出回路２０２と、ロウアドレス・
ストローブＲＡＳとカラムアドレス・ストローブＣＡＳ
を生成するＲＡＳ／ＣＡＳ制御回路２０３と、ロウアド
レスＲＡとカラムアドレスＣＡとのいずれか一方に切換
えるセレクタ部２０４とを備えている。なお、アドレス
領域判定ビットＥＡ、ロウ・アドレスＲＡ、及びカラム
アドレスＣＡは、ＣＰＵ２０１から出力されるアクセス
アドレスＡＡＤの上位ビット、中位ビット、及び下位ビ
ットでそれぞれ構成されている。
００の動作全体を制御するＣＰＵ２０１と、アドレス領
域判定ビットＥＡによりＤ−ＲＡＭ１００のアドレス領
域を検出するエリア検出回路２０２と、ロウアドレス・
ストローブＲＡＳとカラムアドレス・ストローブＣＡＳ
を生成するＲＡＳ／ＣＡＳ制御回路２０３と、ロウアド
レスＲＡとカラムアドレスＣＡとのいずれか一方に切換
えるセレクタ部２０４とを備えている。なお、アドレス
領域判定ビットＥＡ、ロウ・アドレスＲＡ、及びカラム
アドレスＣＡは、ＣＰＵ２０１から出力されるアクセス
アドレスＡＡＤの上位ビット、中位ビット、及び下位ビ
ットでそれぞれ構成されている。
【０００９】ＲＡＳ／ＣＡＳ制御回路２０３は、エリア
検出回路２０２の出力とＣＰＵ２０１から出力されるバ
ス・スタート信号ＢＳとにより、ロウアドレス・ストロ
ーブＲＡＳとカラムアドレス・ストローブＣＡＳを生成
し、これらをＤ−ＲＡＭ１００へ供給する。セレクタ部
２０４は、ロウアドレスＲＡとカラムアドレスＣＡとの
切り換えを行うセレクタ２０４ａと、この切り換え制御
を行う切り換え制御回路２０４ｂとで構成され、セレク
タ２０４ａの出力は、アドレスＤＡＤとして、前記ロウ
アドレス・ストローブＲＡＳとカラムアドレス・ストロ
ーブＣＡＳに同期してＤ−ＲＡＭ１００へ供給される。
なお、この同期は、ＲＡＳ／ＣＡＳ制御回路２０３から
セレクタ制御回路２０４ｂへ出力される信号ＳＣによっ
て行われる。
検出回路２０２の出力とＣＰＵ２０１から出力されるバ
ス・スタート信号ＢＳとにより、ロウアドレス・ストロ
ーブＲＡＳとカラムアドレス・ストローブＣＡＳを生成
し、これらをＤ−ＲＡＭ１００へ供給する。セレクタ部
２０４は、ロウアドレスＲＡとカラムアドレスＣＡとの
切り換えを行うセレクタ２０４ａと、この切り換え制御
を行う切り換え制御回路２０４ｂとで構成され、セレク
タ２０４ａの出力は、アドレスＤＡＤとして、前記ロウ
アドレス・ストローブＲＡＳとカラムアドレス・ストロ
ーブＣＡＳに同期してＤ−ＲＡＭ１００へ供給される。
なお、この同期は、ＲＡＳ／ＣＡＳ制御回路２０３から
セレクタ制御回路２０４ｂへ出力される信号ＳＣによっ
て行われる。
【００１０】このようなＤ−ＲＡＭ制御装置の初期の技
術においては、データの読み出し／書き込みの度に、Ｄ
−ＲＡＭに対し、ロウアドレスＲＡ、ロウアドレス・ス
トローブＲＡＳ、カラムアドレスＣＡ、及びカラムアド
レス・ストローブＣＡＳを送っていた（非ページモー
ド）。
術においては、データの読み出し／書き込みの度に、Ｄ
−ＲＡＭに対し、ロウアドレスＲＡ、ロウアドレス・ス
トローブＲＡＳ、カラムアドレスＣＡ、及びカラムアド
レス・ストローブＣＡＳを送っていた（非ページモー
ド）。
【００１１】この非ページモード時のＤ−ＲＡＭ制御装
置のタイミング図を図７に示す。
置のタイミング図を図７に示す。
【００１２】同図において、まず、バススタート信号Ｂ
Ｓ（図７では反転信号として使っている）がアクティブ
になり、これに少し遅れてロウアドレス・ストローブＲ
ＡＳ（図７では反転信号として使っている）がアクティ
ブとなる（Ｔ１）。さらに、ある一定時間の遅れがあり
（この遅れ時間はＤ−ＲＡＭの仕様によって異なる）、
カラムアドレス・ストローブＣＡＳ（図７では反転信号
として使っている）がアクティブとなる（Ｔ２）。
Ｓ（図７では反転信号として使っている）がアクティブ
になり、これに少し遅れてロウアドレス・ストローブＲ
ＡＳ（図７では反転信号として使っている）がアクティ
ブとなる（Ｔ１）。さらに、ある一定時間の遅れがあり
（この遅れ時間はＤ−ＲＡＭの仕様によって異なる）、
カラムアドレス・ストローブＣＡＳ（図７では反転信号
として使っている）がアクティブとなる（Ｔ２）。
【００１３】このロウアドレス・ストローブＲＡＳ及び
カラムアドレス・ストローブＣＡＳに同期して、ロウア
ドレスＲＡ及びカラムアドレスＣＡがそれぞれＤ−ＲＡ
Ｍへ送られ、１つのデータが決定される。
カラムアドレス・ストローブＣＡＳに同期して、ロウア
ドレスＲＡ及びカラムアドレスＣＡがそれぞれＤ−ＲＡ
Ｍへ送られ、１つのデータが決定される。
【００１４】１つのデータが決定すると、ロウアドレス
・ストローブＲＡＳ及びカラムアドレス・ストローブＣ
ＡＳはインアクティブとなり、次にバススタート信号Ｂ
Ｓがアクテイブになるのを待って再び同じタイミング動
作で、ロウアドレス・ストローブＲＡＳ及びカラムアド
レス・ストローブＣＡＳの順でアクティブになり、次の
データを決定する。以降、同じ動作を繰り返す。
・ストローブＲＡＳ及びカラムアドレス・ストローブＣ
ＡＳはインアクティブとなり、次にバススタート信号Ｂ
Ｓがアクテイブになるのを待って再び同じタイミング動
作で、ロウアドレス・ストローブＲＡＳ及びカラムアド
レス・ストローブＣＡＳの順でアクティブになり、次の
データを決定する。以降、同じ動作を繰り返す。
【００１５】こうした非ページモードのＤ−ＲＡＭ制御
装置に対し、アクセスタイムの短縮化を図るためにＤ−
ＲＡＭのページモードの機能を備えたＤ−ＲＡＭ制御装
置が近年、主流となってきている。
装置に対し、アクセスタイムの短縮化を図るためにＤ−
ＲＡＭのページモードの機能を備えたＤ−ＲＡＭ制御装
置が近年、主流となってきている。
【００１６】このＤ−ＲＡＭのページモードでは、ロウ
アドレスＲＡが一定の場合には、ロウアドレス・ストロ
ーブＲＡＳをアクティブで一定にしてワード線及びビッ
ト線を変化させず、カラムアドレスＣＡとカラムアドレ
ス・ストローブＣＡＳのみを変化させてデータの読み出
し／書き込みを行うものである。
アドレスＲＡが一定の場合には、ロウアドレス・ストロ
ーブＲＡＳをアクティブで一定にしてワード線及びビッ
ト線を変化させず、カラムアドレスＣＡとカラムアドレ
ス・ストローブＣＡＳのみを変化させてデータの読み出
し／書き込みを行うものである。
【００１７】
【発明が解決しようとする課題】しかしながら、従来の
Ｄ−ＲＡＭ制御装置においては、Ｄ−ＲＡＭのページモ
ードを使用するにはページモードに対応したＣＰＵを用
いる必要があり、その機能の無いＣＰＵではＤ−ＲＡＭ
のページモードを使用することはできなかった。
Ｄ−ＲＡＭ制御装置においては、Ｄ−ＲＡＭのページモ
ードを使用するにはページモードに対応したＣＰＵを用
いる必要があり、その機能の無いＣＰＵではＤ−ＲＡＭ
のページモードを使用することはできなかった。
【００１８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ページモード
に対応していないＣＰＵでＤ−ＲＡＭのページモードを
使用することができるＤ−ＲＡＭ制御装置を提供するこ
とである。またその他の目的は、Ｄ−ＲＡＭに対して高
速なメモリアクセスを可能にするＤ−ＲＡＭ制御装置を
提供することである。
するためになされたもので、その目的は、ページモード
に対応していないＣＰＵでＤ−ＲＡＭのページモードを
使用することができるＤ−ＲＡＭ制御装置を提供するこ
とである。またその他の目的は、Ｄ−ＲＡＭに対して高
速なメモリアクセスを可能にするＤ−ＲＡＭ制御装置を
提供することである。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、Ｄ−ＲＡＭのアドレス領域を
検出するエリア検出部と、前記エリア検出部の検出結果
とアクセス開始を示すバススタート信号とに基づいて、
前記Ｄ−ＲＡＭのロウアドレス及びカラムアドレスのデ
コードをそれぞれ制御するためのロウアドレス・ストロ
ーブ及びカラムアドレス・ストローブを生成するストロ
ーブ信号生成部とを備えたＤ−ＲＡＭ制御装置におい
て、前記バススタート信号を参照して前記Ｄ−ＲＡＭに
対する前回アクセス時のロウアドレスを保持するアドレ
ス保持部と、前記アドレス保持部の保持データと今回ア
クセス時のロウアドレスとを比較する比較回路とを設
け、前記ストローブ信号生成部は、前記比較回路の比較
結果が一致しているときに、前記Ｄ−ＲＡＭをページモ
ードに設定すべく前記ロウアドレス・ストローブのみを
活性状態で一定出力する構成にしたことにある。
に、第１の発明の特徴は、Ｄ−ＲＡＭのアドレス領域を
検出するエリア検出部と、前記エリア検出部の検出結果
とアクセス開始を示すバススタート信号とに基づいて、
前記Ｄ−ＲＡＭのロウアドレス及びカラムアドレスのデ
コードをそれぞれ制御するためのロウアドレス・ストロ
ーブ及びカラムアドレス・ストローブを生成するストロ
ーブ信号生成部とを備えたＤ−ＲＡＭ制御装置におい
て、前記バススタート信号を参照して前記Ｄ−ＲＡＭに
対する前回アクセス時のロウアドレスを保持するアドレ
ス保持部と、前記アドレス保持部の保持データと今回ア
クセス時のロウアドレスとを比較する比較回路とを設
け、前記ストローブ信号生成部は、前記比較回路の比較
結果が一致しているときに、前記Ｄ−ＲＡＭをページモ
ードに設定すべく前記ロウアドレス・ストローブのみを
活性状態で一定出力する構成にしたことにある。
【００２０】この第１の発明によれば、前回アクセス時
のロウアドレスと今回アクセス時のロウアドレスとを比
較し、その比較結果が一致しているときにロウアドレス
・ストローブのみを活性状態で一定にして出力するの
で、ページモードに対応していないＣＰＵを用いてもＤ
−ＲＡＭのページモードを使用することができる。
のロウアドレスと今回アクセス時のロウアドレスとを比
較し、その比較結果が一致しているときにロウアドレス
・ストローブのみを活性状態で一定にして出力するの
で、ページモードに対応していないＣＰＵを用いてもＤ
−ＲＡＭのページモードを使用することができる。
【００２１】第２の発明の特徴は、上記第１の発明にお
いて、前記アドレス保持部は、前記バススタート信号に
加えて前記エリア検出部の検出結果を参照し、前記Ｄ−
ＲＡＭに対する前回アクセス時のロウアドレスを保持す
る構成にしたことにある。
いて、前記アドレス保持部は、前記バススタート信号に
加えて前記エリア検出部の検出結果を参照し、前記Ｄ−
ＲＡＭに対する前回アクセス時のロウアドレスを保持す
る構成にしたことにある。
【００２２】この第２の発明によれば、Ｄ−ＲＡＭのア
ドレス領域以外のアドレス領域から再びＤ−ＲＡＭのア
ドレス領域に復帰したときに、ロウアドレスが以前にこ
の領域にアクセスした際の最後のロウアドレスと一致す
る場合、引き続きページモードアクセスを続行すること
ができる。
ドレス領域以外のアドレス領域から再びＤ−ＲＡＭのア
ドレス領域に復帰したときに、ロウアドレスが以前にこ
の領域にアクセスした際の最後のロウアドレスと一致す
る場合、引き続きページモードアクセスを続行すること
ができる。
【００２３】第３の発明の特徴は、ダイナミックＲＡＭ
のアドレス領域を検出するエリア検出部と、前記エリア
検出部の検出結果とアクセス開始を示すバススタート信
号とに基づいて、前記ダイナミックＲＡＭのロウアドレ
ス及びカラムアドレスのデコードをそれぞれ制御するた
めのロウアドレス・ストローブ及びカラムアドレス・ス
トローブを生成するストローブ信号生成部と、前記ロウ
アドレスと前記カラムアドレスとの切り換えを行い、そ
の切り換え結果を前記ダイナミックＲＡＭへ供給するセ
レクタと、前記セレクタから出力されるロウアドレスと
カラムアドレスとが前記ロウアドレス・ストローブと前
記カラムアドレス・ストローブにそれぞれ同期して前記
ダイナミックＲＡＭへ供給されるように、ストローブ同
期信号に基づいて前記セレクタの切り換えタイミングを
制御する切り換え制御回路と、前記バススタート信号を
参照して前記ダイナミックＲＡＭに対する前回アクセス
時のロウアドレスを保持するアドレス保持部と、前記ア
ドレス保持部の保持データと今回アクセス時のロウアド
レスとを比較する比較回路とを備えたダイナミックＲＡ
Ｍ制御装置であって、前記ストローブ信号生成部は、前
記ストローブ同期信号を生成出力するとともに、前記比
較回路の比較結果が一致しているときに、前記ダイナミ
ックＲＡＭのページモードに対応すべく前記ロウアドレ
ス・ストローブのみを活性状態で一定にして出力する構
成にしたことにある。
のアドレス領域を検出するエリア検出部と、前記エリア
検出部の検出結果とアクセス開始を示すバススタート信
号とに基づいて、前記ダイナミックＲＡＭのロウアドレ
ス及びカラムアドレスのデコードをそれぞれ制御するた
めのロウアドレス・ストローブ及びカラムアドレス・ス
トローブを生成するストローブ信号生成部と、前記ロウ
アドレスと前記カラムアドレスとの切り換えを行い、そ
の切り換え結果を前記ダイナミックＲＡＭへ供給するセ
レクタと、前記セレクタから出力されるロウアドレスと
カラムアドレスとが前記ロウアドレス・ストローブと前
記カラムアドレス・ストローブにそれぞれ同期して前記
ダイナミックＲＡＭへ供給されるように、ストローブ同
期信号に基づいて前記セレクタの切り換えタイミングを
制御する切り換え制御回路と、前記バススタート信号を
参照して前記ダイナミックＲＡＭに対する前回アクセス
時のロウアドレスを保持するアドレス保持部と、前記ア
ドレス保持部の保持データと今回アクセス時のロウアド
レスとを比較する比較回路とを備えたダイナミックＲＡ
Ｍ制御装置であって、前記ストローブ信号生成部は、前
記ストローブ同期信号を生成出力するとともに、前記比
較回路の比較結果が一致しているときに、前記ダイナミ
ックＲＡＭのページモードに対応すべく前記ロウアドレ
ス・ストローブのみを活性状態で一定にして出力する構
成にしたことにある。
【００２４】この第３の発明によれば、ダイナミックＲ
ＡＭに供給するロウアドレスとカラムアドレスとを、ロ
ウアドレス・ストローブとカラムアドレス・ストローブ
にそれぞれ同期させることができ、ページモードに対応
していないＣＰＵを用いてもＤ−ＲＡＭのページモード
に的確に対応することができる。
ＡＭに供給するロウアドレスとカラムアドレスとを、ロ
ウアドレス・ストローブとカラムアドレス・ストローブ
にそれぞれ同期させることができ、ページモードに対応
していないＣＰＵを用いてもＤ−ＲＡＭのページモード
に的確に対応することができる。
【００２５】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るＤ−ＲＡＭ制御装置のブロック図である。
基づいて説明する。図１は、本発明の第１実施形態に係
るＤ−ＲＡＭ制御装置のブロック図である。
【００２６】このＤ−ＲＡＭ制御装置は、Ｄ−ＲＡＭ１
００のアクセス動作全体を制御するＣＰＵ１を有し、こ
のＣＰＵ１からは、例えば２４ビット構成の内部アドレ
スバスを通してアクセスアドレスＡＡＤが出力されると
同時に、アクセス開始を示すバススタート信号ＢＳが出
力されるようになっている。このＣＰＵ１は、Ｄ−ＲＡ
Ｍ１００のページモードに対応した機能を有しない構成
となっている。
００のアクセス動作全体を制御するＣＰＵ１を有し、こ
のＣＰＵ１からは、例えば２４ビット構成の内部アドレ
スバスを通してアクセスアドレスＡＡＤが出力されると
同時に、アクセス開始を示すバススタート信号ＢＳが出
力されるようになっている。このＣＰＵ１は、Ｄ−ＲＡ
Ｍ１００のページモードに対応した機能を有しない構成
となっている。
【００２７】ここで、本実施形態では、アクセスアドレ
スＡＡＤの例えば上位８ビットをアドレス領域判定ビッ
トＥＡ、次の８ビットをロウアドレスＲＡ、さらに下位
８ビットをカラムアドレスＣＡとするが、このビット構
成に限らず任意のビット数でシステムを構築することも
できる。
スＡＡＤの例えば上位８ビットをアドレス領域判定ビッ
トＥＡ、次の８ビットをロウアドレスＲＡ、さらに下位
８ビットをカラムアドレスＣＡとするが、このビット構
成に限らず任意のビット数でシステムを構築することも
できる。
【００２８】前記アドレス領域判定ビットＥＡはエリア
検出回路２に供給され、このエリア検出回路２は、アド
レス領域判定ビットＥＡによりＤ−ＲＡＭ１００のアド
レス領域を検出する。また、ロウアドレスＲＡは、アド
レス保持部３及び比較回路４へ供給されるほか、カラム
アドレスＣＡと同時にセレクタ部５へ供給されるように
なっている。
検出回路２に供給され、このエリア検出回路２は、アド
レス領域判定ビットＥＡによりＤ−ＲＡＭ１００のアド
レス領域を検出する。また、ロウアドレスＲＡは、アド
レス保持部３及び比較回路４へ供給されるほか、カラム
アドレスＣＡと同時にセレクタ部５へ供給されるように
なっている。
【００２９】アドレス保持部３は、前記ロウアドレスＲ
Ａを保持する８ビット構成のレジスタ３ａと、この保持
タイミングを前記バススタート信号ＢＳによって制御す
る保持制御回路３ｂとで構成されている。このアドレス
保持部３のレジスタ３ａには、Ｄ−ＲＡＭ１００に対す
る前回アクセス時のロウアドレスＲＡが保持データＲＣ
として保持される。また、比較回路４は、アドレス保持
部３の保持データＲＣと今回アクセス時のロウアドレス
ＲＡとを比較し、その比較結果をＲＡＳ／ＣＡＳ制御回
路６へ供給する。
Ａを保持する８ビット構成のレジスタ３ａと、この保持
タイミングを前記バススタート信号ＢＳによって制御す
る保持制御回路３ｂとで構成されている。このアドレス
保持部３のレジスタ３ａには、Ｄ−ＲＡＭ１００に対す
る前回アクセス時のロウアドレスＲＡが保持データＲＣ
として保持される。また、比較回路４は、アドレス保持
部３の保持データＲＣと今回アクセス時のロウアドレス
ＲＡとを比較し、その比較結果をＲＡＳ／ＣＡＳ制御回
路６へ供給する。
【００３０】ここで、ＲＡＳ／ＣＡＳ制御回路６は、エ
リア検出回路２の出力とＣＰＵ１から出力されるバス・
スタート信号ＢＳとにより、Ｄ−ＲＡＭ１００へ供給す
るロウアドレス・ストローブＲＡＳとカラムアドレス・
ストローブＣＡＳとを生成する。
リア検出回路２の出力とＣＰＵ１から出力されるバス・
スタート信号ＢＳとにより、Ｄ−ＲＡＭ１００へ供給す
るロウアドレス・ストローブＲＡＳとカラムアドレス・
ストローブＣＡＳとを生成する。
【００３１】また、セレクタ部５は、ロウアドレスＲＡ
とカラムアドレスＣＡとの切り換えを行うセレクタ５ａ
と、この切り換え制御を行う切り換え制御回路５ｂとで
構成され、セレクタ５ａの出力は、アドレスＤＡＤとし
てＤ−ＲＡＭ１００へ供給される。このセレクタ部５の
切り換え制御回路５ｂは、ＲＡＳ／ＣＡＳ制御回路６か
ら供給される信号ＳＣにより、セレクタ５ａの切り換え
タイミングを生成している。
とカラムアドレスＣＡとの切り換えを行うセレクタ５ａ
と、この切り換え制御を行う切り換え制御回路５ｂとで
構成され、セレクタ５ａの出力は、アドレスＤＡＤとし
てＤ−ＲＡＭ１００へ供給される。このセレクタ部５の
切り換え制御回路５ｂは、ＲＡＳ／ＣＡＳ制御回路６か
ら供給される信号ＳＣにより、セレクタ５ａの切り換え
タイミングを生成している。
【００３２】次に、本実施形態の動作を図２のタイミン
グチャートを参照しつつ説明する。なお、本実施形態で
は、バススタート信号ＢＳ（図２では反転信号を使って
いる）、ロウアドレス・ストローブＲＡＳ（図２では反
転信号を使っている）、カラムアドレス・ストローブＣ
ＡＳ（図２では反転信号を使っている）、及び信号ＳＣ
は“Ｌ”レベルでアクティブとする。
グチャートを参照しつつ説明する。なお、本実施形態で
は、バススタート信号ＢＳ（図２では反転信号を使って
いる）、ロウアドレス・ストローブＲＡＳ（図２では反
転信号を使っている）、カラムアドレス・ストローブＣ
ＡＳ（図２では反転信号を使っている）、及び信号ＳＣ
は“Ｌ”レベルでアクティブとする。
【００３３】最初のデータの読み出し／書き込みは、従
来装置の非ページモード時と同様であり、まず、バスス
タート信号ＢＳがアクティブになり（時刻ｔ１）、これ
に少し遅れた時刻ｔ２にロウアドレス・ストローブＲＡ
Ｓがアクティブとなる。さらに一定時間遅れて時刻ｔ３
にカラムアドレス・ストローブＣＡＳがアクティブとな
る。
来装置の非ページモード時と同様であり、まず、バスス
タート信号ＢＳがアクティブになり（時刻ｔ１）、これ
に少し遅れた時刻ｔ２にロウアドレス・ストローブＲＡ
Ｓがアクティブとなる。さらに一定時間遅れて時刻ｔ３
にカラムアドレス・ストローブＣＡＳがアクティブとな
る。
【００３４】バススタート信号ＢＳがアクティブになる
と同時に、ＣＰＵ１から例えば“１００１１”のアクセ
スアドレスＡＡＤが出力される。ここで、アクセスアド
レスＡＡＤの“１００１１”（１６進法）のうち、上位
の“１”がアドレス領域判定ビットＥＡを示し、次の
“００”がロウアドレスＲＡを示し、さらに下位の“１
１”がカラムアドレスＣＡを示している。
と同時に、ＣＰＵ１から例えば“１００１１”のアクセ
スアドレスＡＡＤが出力される。ここで、アクセスアド
レスＡＡＤの“１００１１”（１６進法）のうち、上位
の“１”がアドレス領域判定ビットＥＡを示し、次の
“００”がロウアドレスＲＡを示し、さらに下位の“１
１”がカラムアドレスＣＡを示している。
【００３５】そして、前記ロウアドレス・ストローブＲ
ＡＳ及びカラムアドレス・ストローブＣＡＳにそれぞれ
同期して、ロウアドレスＲＡ（“００”）及びカラムア
ドレスＣＡ（“１１”）が順次Ｄ−ＲＡＭ１００へ送ら
れ、最初のデータが決定される。
ＡＳ及びカラムアドレス・ストローブＣＡＳにそれぞれ
同期して、ロウアドレスＲＡ（“００”）及びカラムア
ドレスＣＡ（“１１”）が順次Ｄ−ＲＡＭ１００へ送ら
れ、最初のデータが決定される。
【００３６】このようにして最初のデータが決定された
後に、ロウアドレス・ストローブＲＡＳをインアクティ
ブに復帰させずにアクティブのまま出力し、アドレス保
持部３のレジスタ３ａに当該ロウアドレスＲＡ（“０
０”）を格納する（時刻ｔ４）。
後に、ロウアドレス・ストローブＲＡＳをインアクティ
ブに復帰させずにアクティブのまま出力し、アドレス保
持部３のレジスタ３ａに当該ロウアドレスＲＡ（“０
０”）を格納する（時刻ｔ４）。
【００３７】バススタート信号ＢＳが再びアクティブに
なり（時刻ｔ５）、ＣＰＵ１から例えば“１００１２”
のアクセスアドレスＡＡＤが出力されると、そのうちの
ロウアドレスＲＡ（“００”）は、まず比較回路４にお
いて、アドレス保持部３に格納されていた前アドレス
（“００”）と比較され、その後に新たにアドレス保持
部３に格納される（時刻ｔ６）。
なり（時刻ｔ５）、ＣＰＵ１から例えば“１００１２”
のアクセスアドレスＡＡＤが出力されると、そのうちの
ロウアドレスＲＡ（“００”）は、まず比較回路４にお
いて、アドレス保持部３に格納されていた前アドレス
（“００”）と比較され、その後に新たにアドレス保持
部３に格納される（時刻ｔ６）。
【００３８】比較回路４において行われた比較の結果、
ロウアドレスＲＡの前回値と今回値とが一致していれ
ば、ロウアドレス・ストローブＲＡＳはアクティブで一
定のまま出力される。今回は、ロウアドレスＲＡの前回
値と今回値とが“００”で一致しているので、ロウアド
レス・ストローブＲＡＳはアクティブのまま出力される
ことになる。これによって、ロウアドレス・ストローブ
ＲＡＳがアクティブで一定のまま出力され、その間にカ
ラムアドレス・ストローブＣＡＳのみが変化するページ
モードでの読み出し／書き込み動作が可能となる。
ロウアドレスＲＡの前回値と今回値とが一致していれ
ば、ロウアドレス・ストローブＲＡＳはアクティブで一
定のまま出力される。今回は、ロウアドレスＲＡの前回
値と今回値とが“００”で一致しているので、ロウアド
レス・ストローブＲＡＳはアクティブのまま出力される
ことになる。これによって、ロウアドレス・ストローブ
ＲＡＳがアクティブで一定のまま出力され、その間にカ
ラムアドレス・ストローブＣＡＳのみが変化するページ
モードでの読み出し／書き込み動作が可能となる。
【００３９】すなわち、ロウアドレス・ストローブＲＡ
Ｓがアクティブで一定の間に、バススタート信号ＢＳが
アクティブ（２回目，３回目）になり（時刻ｔ５，時刻
ｔ７）、その各々に少し遅れた時刻ｔ８，ｔ９にカラム
アドレス・ストローブＣＡＳがアクティブとなる。そし
て、このカラムアドレス・ストローブＣＡＳに同期し
て、Ｄ−ＲＡＭ１００に供給されるアドレスＤＡＤとし
て、カラムアドレスＣＡ（“１２”，“１３”）のみが
順次出力される。データが決定した後は、アドレス保持
部３のレジスタ３ａにロウアドレスＲＡ（“００”）を
格納する（時刻ｔ６，ｔ１０）。
Ｓがアクティブで一定の間に、バススタート信号ＢＳが
アクティブ（２回目，３回目）になり（時刻ｔ５，時刻
ｔ７）、その各々に少し遅れた時刻ｔ８，ｔ９にカラム
アドレス・ストローブＣＡＳがアクティブとなる。そし
て、このカラムアドレス・ストローブＣＡＳに同期し
て、Ｄ−ＲＡＭ１００に供給されるアドレスＤＡＤとし
て、カラムアドレスＣＡ（“１２”，“１３”）のみが
順次出力される。データが決定した後は、アドレス保持
部３のレジスタ３ａにロウアドレスＲＡ（“００”）を
格納する（時刻ｔ６，ｔ１０）。
【００４０】その後の時刻ｔ１１にバススタート信号Ｂ
Ｓが４回目のアクティブになると同時に、ＣＰＵ１から
は“１ＡＡ１４”のアクセスアドレスＡＡＤが出力され
る。このとき、ロウアドレスＲＡは“ＡＡ”となり、比
較回路４において行われた比較の結果は、前アドレス
（“００”）と一致していないものとなる。その結果、
ロウアドレス・ストローブＲＡＳはインアクテイブとな
った後に（時刻ｔ１２）、再びアクティブとなり（時刻
ｔ１３）、新しいロウアドレスＲＡ（“ＡＡ”）をアド
レスＤＡＤとしてＤ−ＲＡＭ１００へ出力する。
Ｓが４回目のアクティブになると同時に、ＣＰＵ１から
は“１ＡＡ１４”のアクセスアドレスＡＡＤが出力され
る。このとき、ロウアドレスＲＡは“ＡＡ”となり、比
較回路４において行われた比較の結果は、前アドレス
（“００”）と一致していないものとなる。その結果、
ロウアドレス・ストローブＲＡＳはインアクテイブとな
った後に（時刻ｔ１２）、再びアクティブとなり（時刻
ｔ１３）、新しいロウアドレスＲＡ（“ＡＡ”）をアド
レスＤＡＤとしてＤ−ＲＡＭ１００へ出力する。
【００４１】さらにその後の時刻ｔ１４にカラムアドレ
ス・ストローブＣＡＳがアクティブとなり、アドレスＤ
ＡＤとして、カラムアドレスＣＡ（“１４”）がＤ−Ｒ
ＡＭ１００へ出力される。そして、データが決定した後
は、アドレス保持部３のレジスタ３ａにロウアドレスＲ
Ａ（“ＡＡ”）が格納される（時刻ｔ１５）。
ス・ストローブＣＡＳがアクティブとなり、アドレスＤ
ＡＤとして、カラムアドレスＣＡ（“１４”）がＤ−Ｒ
ＡＭ１００へ出力される。そして、データが決定した後
は、アドレス保持部３のレジスタ３ａにロウアドレスＲ
Ａ（“ＡＡ”）が格納される（時刻ｔ１５）。
【００４２】このように本実施形態では、アドレス保持
部３に保持された前回アクセス時のロウアドレスＲＡ
と、今回アクセス時のロウアドレスＲＡとを比較回路４
で比較し、その比較結果が一致しているときにロウアド
レス・ストローブＲＡＳのみをアクティブで一定にして
出力するようにしたので、ページモードに対応していな
いＣＰＵを用いてもＤ−ＲＡＭのページモードを使用す
ることができ、アクセスタイムの短縮化を図ることがで
きる。
部３に保持された前回アクセス時のロウアドレスＲＡ
と、今回アクセス時のロウアドレスＲＡとを比較回路４
で比較し、その比較結果が一致しているときにロウアド
レス・ストローブＲＡＳのみをアクティブで一定にして
出力するようにしたので、ページモードに対応していな
いＣＰＵを用いてもＤ−ＲＡＭのページモードを使用す
ることができ、アクセスタイムの短縮化を図ることがで
きる。
【００４３】図３は、本発明の第２実施形態に係るＤ−
ＲＡＭ制御装置のブロック図であり、図１と共通する要
素には同一の符号が付されている。
ＲＡＭ制御装置のブロック図であり、図１と共通する要
素には同一の符号が付されている。
【００４４】本実施形態では、図１に示した構成に加
え、エリア検出部２とアドレス保持部３の保持制御回路
３ｂとを信号線ＥＳで接続するようにしたものである。
このように接続して、エリア検出部２から保持制御回路
３ｂへエリア検出部２の検出信号を送り、この検出信号
に基づき保持制御回路３ｂからレジスタ３ａへ出力され
るラッチ信号を制御する。
え、エリア検出部２とアドレス保持部３の保持制御回路
３ｂとを信号線ＥＳで接続するようにしたものである。
このように接続して、エリア検出部２から保持制御回路
３ｂへエリア検出部２の検出信号を送り、この検出信号
に基づき保持制御回路３ｂからレジスタ３ａへ出力され
るラッチ信号を制御する。
【００４５】これによって、図４のタイミングチャート
に示すように、Ｄ−ＲＡＭ１００のアドレス領域以外の
他のアドレス領域（“Ｆ００３３”）にアクセスした後
（Ｔ１１）、再びＤ−ＲＡＭ１００のアドレス領域に戻
ってきたときも、以前にアクセスした際の最後のロウア
ドレスＲＡ（“００”）を記憶しており、同一のロウア
ドレスＲＡの場合には改めてロウアドレス・ストローブ
ＲＡＳをアクティブにする必要がなく、引き続きカラム
アドレス・ストローブＣＡＳの変化のみによるページモ
ードを行うことで、アクセスタイムの短縮化を図ること
ができる。
に示すように、Ｄ−ＲＡＭ１００のアドレス領域以外の
他のアドレス領域（“Ｆ００３３”）にアクセスした後
（Ｔ１１）、再びＤ−ＲＡＭ１００のアドレス領域に戻
ってきたときも、以前にアクセスした際の最後のロウア
ドレスＲＡ（“００”）を記憶しており、同一のロウア
ドレスＲＡの場合には改めてロウアドレス・ストローブ
ＲＡＳをアクティブにする必要がなく、引き続きカラム
アドレス・ストローブＣＡＳの変化のみによるページモ
ードを行うことで、アクセスタイムの短縮化を図ること
ができる。
【００４６】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、バススタート信号を参照してダイナミックＲ
ＡＭに対する前回アクセス時のロウアドレスを保持する
アドレス保持部と、このアドレス保持部の保持データと
今回アクセス時のロウアドレスとを比較する比較回路と
を設け、比較回路の比較結果が一致しているときに、Ｄ
−ＲＡＭのページモードに対応すべくロウアドレス・ス
トローブのみを活性状態で一定にして出力するようにし
たので、ページモード対応のＣＰＵでなくてもＤ−ＲＡ
Ｍのページモードを使用することができ、高速なメモリ
アクセスを可能にする。
によれば、バススタート信号を参照してダイナミックＲ
ＡＭに対する前回アクセス時のロウアドレスを保持する
アドレス保持部と、このアドレス保持部の保持データと
今回アクセス時のロウアドレスとを比較する比較回路と
を設け、比較回路の比較結果が一致しているときに、Ｄ
−ＲＡＭのページモードに対応すべくロウアドレス・ス
トローブのみを活性状態で一定にして出力するようにし
たので、ページモード対応のＣＰＵでなくてもＤ−ＲＡ
Ｍのページモードを使用することができ、高速なメモリ
アクセスを可能にする。
【００４７】第２の発明によれば、上記第１の発明にお
いて、アドレス保持部は、バススタート信号に加えてエ
リア検出部の検出結果を参照し、Ｄ−ＲＡＭに対する前
回アクセス時のロウアドレスを保持するようにしたの
で、Ｄ−ＲＡＭのアドレス領域以外のアドレス領域から
再びＤ−ＲＡＭのアドレス領域に復帰したときに、ロウ
アドレスが以前にこの領域にアクセスした際の最後のロ
ウアドレスと一致する場合、引き続きページモードアク
セスを続行することが可能になる。
いて、アドレス保持部は、バススタート信号に加えてエ
リア検出部の検出結果を参照し、Ｄ−ＲＡＭに対する前
回アクセス時のロウアドレスを保持するようにしたの
で、Ｄ−ＲＡＭのアドレス領域以外のアドレス領域から
再びＤ−ＲＡＭのアドレス領域に復帰したときに、ロウ
アドレスが以前にこの領域にアクセスした際の最後のロ
ウアドレスと一致する場合、引き続きページモードアク
セスを続行することが可能になる。
【００４８】第３の発明によれば、エリア検出部と、ス
トローブ信号生成部と、アドレス保持部と、比較回路と
を備えるほか、セレクタと、切り換え制御回路とを設
け、このセレクタから出力されるロウアドレスとカラム
アドレスとがロウアドレス・ストローブとカラムアドレ
ス・ストローブにそれぞれ同期してダイナミックＲＡＭ
へ供給されるように、前記セレクタの切り換えタイミン
グを制御するようにしたので、ページモードに対応して
いないＣＰＵを用いてもＤ−ＲＡＭのページモードに的
確に対応することが可能になる。
トローブ信号生成部と、アドレス保持部と、比較回路と
を備えるほか、セレクタと、切り換え制御回路とを設
け、このセレクタから出力されるロウアドレスとカラム
アドレスとがロウアドレス・ストローブとカラムアドレ
ス・ストローブにそれぞれ同期してダイナミックＲＡＭ
へ供給されるように、前記セレクタの切り換えタイミン
グを制御するようにしたので、ページモードに対応して
いないＣＰＵを用いてもＤ−ＲＡＭのページモードに的
確に対応することが可能になる。
【図１】本発明の第１実施形態に係るＤ−ＲＡＭ制御装
置のブロック図である。
置のブロック図である。
【図２】第１実施形態の動作を示すタイミングチャート
である。
である。
【図３】本発明の第２実施形態に係るＤ−ＲＡＭ制御装
置のブロック図である。
置のブロック図である。
【図４】第２実施形態の動作を示すタイミングチャート
である。
である。
【図５】従来のダイナミックＲＡＭの概略構成を示すブ
ロック図である。
ロック図である。
【図６】図５に示すＤ−ＲＡＭを制御する従来のＤ−Ｒ
ＡＭ制御装置の構成を示すブロック図である。
ＡＭ制御装置の構成を示すブロック図である。
【図７】非ページモード時のＤ−ＲＡＭ制御装置の動作
を示すタイミングチャートである。
を示すタイミングチャートである。
１ ＣＰＵ ２ エリア検出回路 ３ アドレス保持部 ３ａ レジスタ ３ｂ 保持制御回路 ４ 比較回路 ５ セレクタ部 ５ａ セレクタ ５ｂ 切り換え制御回路 ６ ＲＡＳ／ＣＡＳ制御回路 １００ Ｄ−ＲＡＭ ＡＡＤ アクセスアドレス ＢＳ バススタート信号 ＥＡ アドレス領域判定ビット ＲＡ ロウアドレス ＣＡ カラムアドレス ＲＣ 保持データ
Claims (3)
- 【請求項１】 ダイナミックＲＡＭのアドレス領域を検
出するエリア検出部と、前記エリア検出部の検出結果と
アクセス開始を示すバススタート信号とに基づいて、前
記ダイナミックＲＡＭのロウアドレス及びカラムアドレ
スのデコードをそれぞれ制御するためのロウアドレス・
ストローブ及びカラムアドレス・ストローブを生成する
ストローブ信号生成部とを備えたダイナミックＲＡＭ制
御装置において、 前記バススタート信号を参照して前記ダイナミックＲＡ
Ｍに対する前回アクセス時のロウアドレスを保持するア
ドレス保持部と、 前記アドレス保持部の保持データと今回アクセス時のロ
ウアドレスとを比較する比較回路とを設け、 前記ストローブ信号生成部は、 前記比較回路の比較結果が一致しているときに、前記ダ
イナミックＲＡＭのページモードに対応すべく前記ロウ
アドレス・ストローブのみを活性状態で一定にして出力
する構成にしたことを特徴とするダイナミックＲＡＭ制
御装置。 - 【請求項２】 前記アドレス保持部は、前記バススター
ト信号に加えて前記エリア検出部の検出結果を参照し、
前記ダイナミックＲＡＭに対する前回アクセス時のロウ
アドレスを保持する構成にしたことを特徴とする請求項
１記載のダイナミックＲＡＭ制御装置。 - 【請求項３】 ダイナミックＲＡＭのアドレス領域を検
出するエリア検出部と、前記エリア検出部の検出結果と
アクセス開始を示すバススタート信号とに基づいて、前
記ダイナミックＲＡＭのロウアドレス及びカラムアドレ
スのデコードをそれぞれ制御するためのロウアドレス・
ストローブ及びカラムアドレス・ストローブを生成する
ストローブ信号生成部と、前記ロウアドレスと前記カラ
ムアドレスとの切り換えを行い、その切り換え結果を前
記ダイナミックＲＡＭへ供給するセレクタと、前記セレ
クタから出力されるロウアドレスとカラムアドレスとが
前記ロウアドレス・ストローブと前記カラムアドレス・
ストローブにそれぞれ同期して前記ダイナミックＲＡＭ
へ供給されるように、ストローブ同期信号に基づいて前
記セレクタの切り換えタイミングを制御する切り換え制
御回路と、前記バススタート信号を参照して前記ダイナ
ミックＲＡＭに対する前回アクセス時のロウアドレスを
保持するアドレス保持部と、前記アドレス保持部の保持
データと今回アクセス時のロウアドレスとを比較する比
較回路とを備えたダイナミックＲＡＭ制御装置であっ
て、 前記ストローブ信号生成部は、前記ストローブ同期信号
を生成出力するとともに、前記比較回路の比較結果が一
致しているときに、前記ダイナミックＲＡＭのページモ
ードに対応すべく前記ロウアドレス・ストローブのみを
活性状態で一定にして出力する構成にしたことを特徴と
するダイナミックＲＡＭ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200560A JPH1049437A (ja) | 1996-07-30 | 1996-07-30 | ダイナミックｒａｍ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200560A JPH1049437A (ja) | 1996-07-30 | 1996-07-30 | ダイナミックｒａｍ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1049437A true JPH1049437A (ja) | 1998-02-20 |
Family
ID=16426353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8200560A Pending JPH1049437A (ja) | 1996-07-30 | 1996-07-30 | ダイナミックｒａｍ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1049437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938118B1 (en) | 1998-10-28 | 2005-08-30 | Imsys Technologies Ab | Controlling access to a primary memory |
| CN111764889A (zh) * | 2019-03-29 | 2020-10-13 | 中国石油化工股份有限公司 | 用于石油钻探系统的独立高速采样 |
-
1996
- 1996-07-30 JP JP8200560A patent/JPH1049437A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6938118B1 (en) | 1998-10-28 | 2005-08-30 | Imsys Technologies Ab | Controlling access to a primary memory |
| CN111764889A (zh) * | 2019-03-29 | 2020-10-13 | 中国石油化工股份有限公司 | 用于石油钻探系统的独立高速采样 |
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