JPH06119236A - 主記憶制御回路 - Google Patents
主記憶制御回路Info
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- JPH06119236A JPH06119236A JP4271539A JP27153992A JPH06119236A JP H06119236 A JPH06119236 A JP H06119236A JP 4271539 A JP4271539 A JP 4271539A JP 27153992 A JP27153992 A JP 27153992A JP H06119236 A JPH06119236 A JP H06119236A
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- address
- write
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Abstract
(57)【要約】
【目的】 同一ロウ・アドレス内にアクセスする書込コ
マンドが連続してきた場合に、ブロック書込コマンドに
変換して実行することで、メモリの使用期間を短くす
る。 【構成】 プロセッサが同一ロウ・アドレスをアクセス
する書込コマンドを出力した時に、アドレス比較回路７
がロウ・アドレスが一致していると判断すると、データ
バッファ回路１ａとアドレスバッファ回路２ａとコマン
ドバッファ回路３ａは、それぞれデータとアドレスとコ
マンドとをホールドする。バッファが一杯になるとコマ
ンド変換回路９はブロック書込コマンドに変換する。
又、アクセス制御回路１０がブロック書込が可能な制御
信号をメモリモジュールに出力すると同時に、データ選
択回路４，アドレス選択回路５は、それぞれ書込データ
と書込アドレスをバッファに格納されていた順にメモリ
モジュールに出力する。
マンドが連続してきた場合に、ブロック書込コマンドに
変換して実行することで、メモリの使用期間を短くす
る。 【構成】 プロセッサが同一ロウ・アドレスをアクセス
する書込コマンドを出力した時に、アドレス比較回路７
がロウ・アドレスが一致していると判断すると、データ
バッファ回路１ａとアドレスバッファ回路２ａとコマン
ドバッファ回路３ａは、それぞれデータとアドレスとコ
マンドとをホールドする。バッファが一杯になるとコマ
ンド変換回路９はブロック書込コマンドに変換する。
又、アクセス制御回路１０がブロック書込が可能な制御
信号をメモリモジュールに出力すると同時に、データ選
択回路４，アドレス選択回路５は、それぞれ書込データ
と書込アドレスをバッファに格納されていた順にメモリ
モジュールに出力する。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置の主記憶装
置に関し、特に主記憶装置のコマンド制御に関する。
置に関し、特に主記憶装置のコマンド制御に関する。
【０００２】
【従来の技術】従来の主記憶装置における書込動作で
は、先ず、プロセッサからの書込コマンドを受け取った
主記憶装置は、与えられたロウ・アドレスとカラム・ア
ドレスによって指定されたアドレスとにデータを書き込
む。又、この間は主記憶装置使用期間の為に、他のコマ
ンドが送出されても受け付けられない。
は、先ず、プロセッサからの書込コマンドを受け取った
主記憶装置は、与えられたロウ・アドレスとカラム・ア
ドレスによって指定されたアドレスとにデータを書き込
む。又、この間は主記憶装置使用期間の為に、他のコマ
ンドが送出されても受け付けられない。
【０００３】また、次のコマンドが同一ロウ・アドレス
内にアクセスする書込コマンドの場合でも、同様な動作
を繰り返すが、この間も主記憶装置使用期間として他の
コマンドが送出されても受け付けられない。
内にアクセスする書込コマンドの場合でも、同様な動作
を繰り返すが、この間も主記憶装置使用期間として他の
コマンドが送出されても受け付けられない。
【０００４】この様に、プロセッサが同一ロウ・アドレ
ス内にデータを書き込む場合でも、書込コマンドを送出
する度にデータの書き込みを行っており、その期間は主
記憶装置使用期間の為に他のコマンドが出力されても受
け付けられなかった。
ス内にデータを書き込む場合でも、書込コマンドを送出
する度にデータの書き込みを行っており、その期間は主
記憶装置使用期間の為に他のコマンドが出力されても受
け付けられなかった。
【０００５】
【発明が解決しようとする課題】従来の主記憶装置にお
ける書込動作では、プロセッサがロウ・アドレスが一致
しているアドレスをアクセスする様な書込コマンドを出
力した場合、そのコマンドを実行する毎にデータの書込
を行っていたので、次のコマンドが受け付けられない期
間である主記憶使用期間が長くなり、システム全体の性
能が低下するという欠点があった。
ける書込動作では、プロセッサがロウ・アドレスが一致
しているアドレスをアクセスする様な書込コマンドを出
力した場合、そのコマンドを実行する毎にデータの書込
を行っていたので、次のコマンドが受け付けられない期
間である主記憶使用期間が長くなり、システム全体の性
能が低下するという欠点があった。
【０００６】
【課題を解決するための手段】第１の発明の主記憶制御
回路は、ホールド信号によりプロセッサからの書込デー
タ及び書込アドレス及び書込コマンドを各々１ワード格
納するバッファを有し、バッファが一杯になると飽和信
号を出力するバッファ回路と、選択信号によりプロセッ
サからの書込データかもしくはバッファ回路からの書込
データかを選択するデータ選択回路、選択信号によりプ
ロセッサからのアドレスかもしくはバッファ回路からの
書込アドレスかを選択するアドレス選択回路と、選択信
号によりプロセッサからのコマンドかもしくはバッファ
回路からの書込コマンドかもしくはコマンド変換回路か
ら出力された２ワード連続書込コマンドかを選択するコ
マンド選択回路と、プロセッサからのアドレスとアドレ
スバッファ回路に格納されている書込アドレスとのロウ
・アドレスの一致を検出するアドレス比較回路と、コマ
ンド変換指示信号によりコマンドバッファ回路からの書
込コマンドを２ワード連続書込コマンドに変換するコマ
ンド変換回路と、コマンド選択回路から出力される書込
コマンドによりメモリモジュールのアクセス制御信号を
生成するアクセス制御回路と、各バッファ回路からの飽
和信号及びアドレス比較回路からの一致比較結果及びプ
ロセッサからのコマンドより上述した各種回路へホール
ド信号，選択信号，コマンド変換指示信号を発生するバ
ッファ制御回路とを備え、このバッファ制御回路が、バ
ッファが空いている時は書込コマンドを格納し、格納後
に送出されてきたコマンドが書込コマンドでロウ・アド
レスが一致しているならば２ワード連続書込が可能なア
クセス制御信号をメモリモジュールに出力するが、ロウ
・アドレスが不一致ならば初めに格納されていた書込コ
マンドを実行後、次コマンドの書込コマンドと書込アド
レスと書込データとを各コマンド回路に格納し、一方、
格納後に送出されてきたコマンドが読出コマンドの場合
は格納されていた書込コマンドを実行した後に読出コマ
ンドを実行させるように制御することを特徴とする。
回路は、ホールド信号によりプロセッサからの書込デー
タ及び書込アドレス及び書込コマンドを各々１ワード格
納するバッファを有し、バッファが一杯になると飽和信
号を出力するバッファ回路と、選択信号によりプロセッ
サからの書込データかもしくはバッファ回路からの書込
データかを選択するデータ選択回路、選択信号によりプ
ロセッサからのアドレスかもしくはバッファ回路からの
書込アドレスかを選択するアドレス選択回路と、選択信
号によりプロセッサからのコマンドかもしくはバッファ
回路からの書込コマンドかもしくはコマンド変換回路か
ら出力された２ワード連続書込コマンドかを選択するコ
マンド選択回路と、プロセッサからのアドレスとアドレ
スバッファ回路に格納されている書込アドレスとのロウ
・アドレスの一致を検出するアドレス比較回路と、コマ
ンド変換指示信号によりコマンドバッファ回路からの書
込コマンドを２ワード連続書込コマンドに変換するコマ
ンド変換回路と、コマンド選択回路から出力される書込
コマンドによりメモリモジュールのアクセス制御信号を
生成するアクセス制御回路と、各バッファ回路からの飽
和信号及びアドレス比較回路からの一致比較結果及びプ
ロセッサからのコマンドより上述した各種回路へホール
ド信号，選択信号，コマンド変換指示信号を発生するバ
ッファ制御回路とを備え、このバッファ制御回路が、バ
ッファが空いている時は書込コマンドを格納し、格納後
に送出されてきたコマンドが書込コマンドでロウ・アド
レスが一致しているならば２ワード連続書込が可能なア
クセス制御信号をメモリモジュールに出力するが、ロウ
・アドレスが不一致ならば初めに格納されていた書込コ
マンドを実行後、次コマンドの書込コマンドと書込アド
レスと書込データとを各コマンド回路に格納し、一方、
格納後に送出されてきたコマンドが読出コマンドの場合
は格納されていた書込コマンドを実行した後に読出コマ
ンドを実行させるように制御することを特徴とする。
【０００７】又、第２の発明の主記憶制御回路は、第１
の発明の各バッファ回路が、バッファ制御回路から出力
されるホールド信号によりプロセッサからの書込データ
及び書込アドレス及び書込コマンドを各々ｎ（２以上の
任意の整数）ワード格納するバッファを有すると共に、
このｎワード分バッファに格納すると飽和信号を出力
し、かつバッファ制御回路が、バッファが空いている時
は書込コマンドを格納し、格納した後のコマンドが書込
コマンドの場合でロウ・アドレスが一致なら現在格納さ
れているワードの次のワードに書込コマンド及び書込バ
ッファ及び書込データを順次ｎワードまで格納し、各バ
ッファが一杯になるとｎワード連続書込が可能なアクセ
ス制御信号をメモリモジュールに出力するが、ロウ・ア
ドレスが不一致ならば格納されていた書込コマンドを順
次実行後、次コマンドの書込コマンドと書込アドレスと
書込データとを前記各バッファ回路の１ワード目に格納
し、一方、書込コマンドの間に読出コマンドが来た場合
は格納されていた書込コマンドを順次実行後、読出コマ
ンドを実行させるように制御することを特徴とする。
の発明の各バッファ回路が、バッファ制御回路から出力
されるホールド信号によりプロセッサからの書込データ
及び書込アドレス及び書込コマンドを各々ｎ（２以上の
任意の整数）ワード格納するバッファを有すると共に、
このｎワード分バッファに格納すると飽和信号を出力
し、かつバッファ制御回路が、バッファが空いている時
は書込コマンドを格納し、格納した後のコマンドが書込
コマンドの場合でロウ・アドレスが一致なら現在格納さ
れているワードの次のワードに書込コマンド及び書込バ
ッファ及び書込データを順次ｎワードまで格納し、各バ
ッファが一杯になるとｎワード連続書込が可能なアクセ
ス制御信号をメモリモジュールに出力するが、ロウ・ア
ドレスが不一致ならば格納されていた書込コマンドを順
次実行後、次コマンドの書込コマンドと書込アドレスと
書込データとを前記各バッファ回路の１ワード目に格納
し、一方、書込コマンドの間に読出コマンドが来た場合
は格納されていた書込コマンドを順次実行後、読出コマ
ンドを実行させるように制御することを特徴とする。
【０００８】更に、第３の発明の主記憶制御回路は、第
２の発明の主記憶制御回路においてバッファ制御回路
が、書込コマンドの間に読出コマンドが来た場合、プロ
セッサからの読出アドレスとアドレスバッファ回路に格
納されているアドレスとを比較し、一致するアドレスが
存在すればそのアドレスに対するデータをデータバッフ
ァ回路からプロセッサに送出し、比較結果が不一致なら
ば優先的に読出しコマンドを実行させるように制御する
ことを特徴とする。
２の発明の主記憶制御回路においてバッファ制御回路
が、書込コマンドの間に読出コマンドが来た場合、プロ
セッサからの読出アドレスとアドレスバッファ回路に格
納されているアドレスとを比較し、一致するアドレスが
存在すればそのアドレスに対するデータをデータバッフ
ァ回路からプロセッサに送出し、比較結果が不一致なら
ば優先的に読出しコマンドを実行させるように制御する
ことを特徴とする。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例を示すブロッ
ク図であり、データ，アドレス，コマンドの各バッファ
回路１，２，３は、１ワード分格納可能なバッファを持
っている。又、ロウ・アドレスを出力した後にカラム・
アドレスを出力し、それらのアドレスを取り込むタイミ
ング信号としてＲＡＳ（ロウ・アドレス・ストロー
ブ），ＣＡＳ（カラム・アドレス・ストローブ）を与え
ることにより、任意のアドレスにアクセスできる記憶素
子であるＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ：記憶保持動作が必要な随時書込読出メモリ）
で、メモリモジュールは構成されている。
ク図であり、データ，アドレス，コマンドの各バッファ
回路１，２，３は、１ワード分格納可能なバッファを持
っている。又、ロウ・アドレスを出力した後にカラム・
アドレスを出力し、それらのアドレスを取り込むタイミ
ング信号としてＲＡＳ（ロウ・アドレス・ストロー
ブ），ＣＡＳ（カラム・アドレス・ストローブ）を与え
ることにより、任意のアドレスにアクセスできる記憶素
子であるＤＲＡＭ（ダイナミック・ランダム・アクセス
・メモリ：記憶保持動作が必要な随時書込読出メモリ）
で、メモリモジュールは構成されている。
【００１１】尚、ここで使用するＤＲＡＭは、図４に示
すようなＲＡＳ，ＣＡＳ，ＡＤＲ（アドレス），ＤＡＴ
Ａ（データ）を与えることで、同一ロウ・アドレス内の
データをランダムに高速アクセスする高速ページモード
のように高速アクセスモードを備えている。
すようなＲＡＳ，ＣＡＳ，ＡＤＲ（アドレス），ＤＡＴ
Ａ（データ）を与えることで、同一ロウ・アドレス内の
データをランダムに高速アクセスする高速ページモード
のように高速アクセスモードを備えている。
【００１２】先ず、データバッファ回路１，アドレスバ
ッファ回路２，コマンドコマンド回路３は、データを何
も格納していないので飽和信号１２を出力しない。これ
によりバッファ制御回路８は、ホールド信号１３をデー
タバッファ回路１，アドレスバッファ回路２，コマンド
バッファ回路３にそれぞれ出力する。
ッファ回路２，コマンドコマンド回路３は、データを何
も格納していないので飽和信号１２を出力しない。これ
によりバッファ制御回路８は、ホールド信号１３をデー
タバッファ回路１，アドレスバッファ回路２，コマンド
バッファ回路３にそれぞれ出力する。
【００１３】ここで、プロセッサから書込コマンドが送
出されると、各バッファ回路１，２，３はホールド信号
１３を受け取っているので、書込データ，書込アドレス
及び書込コマンドをそれぞれのバッファに格納する。そ
して、書込データ，書込アドレス，書込コマンドを格納
したことにより、データ，アドレス，コマンドを各バッ
ファ回路１，２，３は、飽和信号１２をバッファ制御回
路８に出力する。飽和信号１２を受け取ったバッファ制
御回路８は、ホールド信号１３の出力を停止する。
出されると、各バッファ回路１，２，３はホールド信号
１３を受け取っているので、書込データ，書込アドレス
及び書込コマンドをそれぞれのバッファに格納する。そ
して、書込データ，書込アドレス，書込コマンドを格納
したことにより、データ，アドレス，コマンドを各バッ
ファ回路１，２，３は、飽和信号１２をバッファ制御回
路８に出力する。飽和信号１２を受け取ったバッファ制
御回路８は、ホールド信号１３の出力を停止する。
【００１４】プロセッサからの次コマンドが書込コマン
ドであるならば、アドレス比較回路７は、アドエスバッ
ファ回路２に格納されている書込アドレスとプロセッサ
が出力した書込アドレスとを比較し、ロウ・アドレスが
一致ならば、一致信号１４をバッファ制御回路８に出力
する。
ドであるならば、アドレス比較回路７は、アドエスバッ
ファ回路２に格納されている書込アドレスとプロセッサ
が出力した書込アドレスとを比較し、ロウ・アドレスが
一致ならば、一致信号１４をバッファ制御回路８に出力
する。
【００１５】そして、一致信号１４を受け取ったバッフ
ァ制御回路８は、コマンド変換指示信号１５をコマンド
変換回路９に出力すると同時に、データ選択回路４，ア
ドレス選択回路５，コマンド選択回路６に選択信号１６
を出力する。コマンド変換指示信号１５を受け取ったコ
マンド変換回路９は２ワード連続書込コマンドに変換し
てコマンド選択回路６に出力する。
ァ制御回路８は、コマンド変換指示信号１５をコマンド
変換回路９に出力すると同時に、データ選択回路４，ア
ドレス選択回路５，コマンド選択回路６に選択信号１６
を出力する。コマンド変換指示信号１５を受け取ったコ
マンド変換回路９は２ワード連続書込コマンドに変換し
てコマンド選択回路６に出力する。
【００１６】ここで、選択信号１６を受け取ったデータ
選択回路４は、先ず初めに、データバッファ回路１に格
納されていた書込データを選択し、その次に、プロセッ
サからの書込データをメモリモジュールに出力する。
又、アドレス選択回路５は、先ず初めに、書込ロウ・ア
ドレスを次にアドレスバッファ選択回路５には、先ず初
めに、書込ロウ・アドレスを、次にアドレスバッファ回
路２に格納されていた書込カラム・アドレスを、次にプ
ロセッサからの書込カラム・アドレスを選択してメモリ
モジュールに出力する。
選択回路４は、先ず初めに、データバッファ回路１に格
納されていた書込データを選択し、その次に、プロセッ
サからの書込データをメモリモジュールに出力する。
又、アドレス選択回路５は、先ず初めに、書込ロウ・ア
ドレスを次にアドレスバッファ選択回路５には、先ず初
めに、書込ロウ・アドレスを、次にアドレスバッファ回
路２に格納されていた書込カラム・アドレスを、次にプ
ロセッサからの書込カラム・アドレスを選択してメモリ
モジュールに出力する。
【００１７】更に、コマンド選択回路６は、コマンド変
換回路９より出力された２ワード連続書込コマンドを選
択してアクセス制御回路１０に出力する。アクセス制御
回路１０は、コマンド選択回路６からの２ワード連続書
込コマンドを受け取りアクセス制御信号を生成して、メ
モリモジュールに出力する。その後、データバッファ回
路１，アドレスバッファ回路２，コマンドバッファ回路
３は、飽和信号１２の出力を停止する。
換回路９より出力された２ワード連続書込コマンドを選
択してアクセス制御回路１０に出力する。アクセス制御
回路１０は、コマンド選択回路６からの２ワード連続書
込コマンドを受け取りアクセス制御信号を生成して、メ
モリモジュールに出力する。その後、データバッファ回
路１，アドレスバッファ回路２，コマンドバッファ回路
３は、飽和信号１２の出力を停止する。
【００１８】しかしながら、アドレス比較回路７の比較
結果が不一致ならば、バッファ制御回路８は、データバ
ッファ回路１，アドレスバッファ回路２，コマンドバッ
ファ回路３に格納されていた書込データ，書込アドレ
ス，書込コマンドを選択するように選択信号１６をデー
タ選択回路４，アドレス選択回路５，コマンド選択回路
６にそれぞれ出力する。選択信号１６を受け取ったデー
タ選択回路４は、データバッファ回路１に格納されてい
た書込データをメモリモジュールに出力し、アドレス選
択回路５は、アドレスバッファ回路２に格納されていた
書込ロウ・アドレスと書込カラム・アドレスとを順にメ
モリモジュールに出力する。
結果が不一致ならば、バッファ制御回路８は、データバ
ッファ回路１，アドレスバッファ回路２，コマンドバッ
ファ回路３に格納されていた書込データ，書込アドレ
ス，書込コマンドを選択するように選択信号１６をデー
タ選択回路４，アドレス選択回路５，コマンド選択回路
６にそれぞれ出力する。選択信号１６を受け取ったデー
タ選択回路４は、データバッファ回路１に格納されてい
た書込データをメモリモジュールに出力し、アドレス選
択回路５は、アドレスバッファ回路２に格納されていた
書込ロウ・アドレスと書込カラム・アドレスとを順にメ
モリモジュールに出力する。
【００１９】更に、コマンド選択回路６は、コマンドバ
ッファ回路３に格納されていた書込コマンドをアクセス
制御回路１０に出力する。アクセス制御回路１０はその
コマンドを受け取り、１ワード書込が可能なアクセス制
御信号を生成してメモリモジュールに出力する。その
後、各バッファ回路１，２，３は飽和信号１２を出力を
停止する。
ッファ回路３に格納されていた書込コマンドをアクセス
制御回路１０に出力する。アクセス制御回路１０はその
コマンドを受け取り、１ワード書込が可能なアクセス制
御信号を生成してメモリモジュールに出力する。その
後、各バッファ回路１，２，３は飽和信号１２を出力を
停止する。
【００２０】その結果、バッファ制御回路８は、ホール
ド信号１３を各バッファ回路１，２，３に出力する。そ
して、ホールド信号１３を受け取った各バッファ回路
１，２，３は、次書込コマンドに対応した書込データ，
書込アドレス及び書込コマンドを各々のバッファに格納
する。
ド信号１３を各バッファ回路１，２，３に出力する。そ
して、ホールド信号１３を受け取った各バッファ回路
１，２，３は、次書込コマンドに対応した書込データ，
書込アドレス及び書込コマンドを各々のバッファに格納
する。
【００２１】一方、次コマンドが読出コマンドの場合、
バッファ制御回路８は、初めにデータバッファ回路１，
アドレスバッファ回路２，コマンドバッファ回路３に格
納されている書込データ，書込アドレス及び書込コマン
ドを選択する選択信号１６をデータ選択回路４，アドレ
ス選択回路５，コマンド選択回路６にそれぞれ出力し、
次のプロセッサからの読出アドレスと読出コマンドとを
選択するようにアドレス選択回路５，コマンド選択回路
６に選択信号１６を出力する。
バッファ制御回路８は、初めにデータバッファ回路１，
アドレスバッファ回路２，コマンドバッファ回路３に格
納されている書込データ，書込アドレス及び書込コマン
ドを選択する選択信号１６をデータ選択回路４，アドレ
ス選択回路５，コマンド選択回路６にそれぞれ出力し、
次のプロセッサからの読出アドレスと読出コマンドとを
選択するようにアドレス選択回路５，コマンド選択回路
６に選択信号１６を出力する。
【００２２】ここで、データ選択回路４は、選択信号１
６によりデータバッファ回路１に格納されている書込デ
ータを出力し、アドレス選択回路５は、初めにアドレス
バッファ回路２に格納されていた書込アドレスを出力し
た後、プロセッサからの読出アドレスをメモリモジュー
ルに出力する。
６によりデータバッファ回路１に格納されている書込デ
ータを出力し、アドレス選択回路５は、初めにアドレス
バッファ回路２に格納されていた書込アドレスを出力し
た後、プロセッサからの読出アドレスをメモリモジュー
ルに出力する。
【００２３】更に、コマンド選択回路６は、初めにコマ
ンドバッファ回路３に格納されていた書込コマンドを出
力し、次にプロセッサからの読出コマンドをアクセス制
御回路１０に出力する。そして、アクセス制御回路１０
は、初めに受け取った書込コマンドに対応したアクセス
制御信号をメモリモジュールに出力後、次に受け取った
読出コマンドに対応したアクセス制御信号を生成し、メ
モリモジュールに出力する。
ンドバッファ回路３に格納されていた書込コマンドを出
力し、次にプロセッサからの読出コマンドをアクセス制
御回路１０に出力する。そして、アクセス制御回路１０
は、初めに受け取った書込コマンドに対応したアクセス
制御信号をメモリモジュールに出力後、次に受け取った
読出コマンドに対応したアクセス制御信号を生成し、メ
モリモジュールに出力する。
【００２４】図２は本発明の第１の一実施例を示すブロ
ック図であり、データ，アドレス，コマンドの各バッフ
ァ回路１ａ，２ａ，３ａは、ｎワード（Ｄ１〜Ｄｎ，Ａ
１〜Ａｎ，Ｃ１〜Ｃｎ）分格納可能なバッファを備えて
いる。
ック図であり、データ，アドレス，コマンドの各バッフ
ァ回路１ａ，２ａ，３ａは、ｎワード（Ｄ１〜Ｄｎ，Ａ
１〜Ａｎ，Ｃ１〜Ｃｎ）分格納可能なバッファを備えて
いる。
【００２５】先ず、データバッファ回路１ａ，アドレス
バッファ回路２ａ，コマンドバッファ回路３ａは、デー
タを何も格納していないので飽和信号１２を出力してい
ない。これにより、バッファ制御回路８は、ホールド信
号１３をデータバッファ回路１ａ，アドレスバッファ回
路２ａ，コマンドバッファ回路３ａにそれぞれ出力して
いる。
バッファ回路２ａ，コマンドバッファ回路３ａは、デー
タを何も格納していないので飽和信号１２を出力してい
ない。これにより、バッファ制御回路８は、ホールド信
号１３をデータバッファ回路１ａ，アドレスバッファ回
路２ａ，コマンドバッファ回路３ａにそれぞれ出力して
いる。
【００２６】ここで、プロセッサから書込コマンドが送
出されると、各バッファ回路１ａ，２ａ，３ａは、ホー
ルド信号１３を受け取っているので、書込データ，書込
アドレス及び書込コマンドをそれぞれバッファ回路１
ａ，２ａ，３ａのＤ１，Ａ１，Ｃ１ワードに格納する。
出されると、各バッファ回路１ａ，２ａ，３ａは、ホー
ルド信号１３を受け取っているので、書込データ，書込
アドレス及び書込コマンドをそれぞれバッファ回路１
ａ，２ａ，３ａのＤ１，Ａ１，Ｃ１ワードに格納する。
【００２７】次に、書込コマンドが出力された場合、プ
ロセッサからのアドレスとアドレスバッファ回路２に格
納されている書込アドレスとをアドレス比較回路７で比
較し、同一ロウ・アドレスならば、書込データ，書込ア
ドレス，書込コマンドは、データバッファ回路１ａ，ア
ドレスバッファ回路２ａ，コマンドバッファ回路３ａの
次のワード（Ｄ２，Ａ２，Ｃ２）にそれぞれ格納され
る。
ロセッサからのアドレスとアドレスバッファ回路２に格
納されている書込アドレスとをアドレス比較回路７で比
較し、同一ロウ・アドレスならば、書込データ，書込ア
ドレス，書込コマンドは、データバッファ回路１ａ，ア
ドレスバッファ回路２ａ，コマンドバッファ回路３ａの
次のワード（Ｄ２，Ａ２，Ｃ２）にそれぞれ格納され
る。
【００２８】この様に、同一ロウ・アドレス内のデータ
をアクセスするような書込コマンドが送出されならば、
書込データ，書込アドレス，書込コマンドは、データバ
ッファ回路１ａ，アドレスバッファ回路２ａ，コマンド
バッファ回路３ａのバッファに、すなわち、現在有効な
ワードの次のワードに順次格納され、Ｄｎ，Ａｎ，Ｃｎ
のバッファに格納されるまで以上の動作が繰り返され
る。
をアクセスするような書込コマンドが送出されならば、
書込データ，書込アドレス，書込コマンドは、データバ
ッファ回路１ａ，アドレスバッファ回路２ａ，コマンド
バッファ回路３ａのバッファに、すなわち、現在有効な
ワードの次のワードに順次格納され、Ｄｎ，Ａｎ，Ｃｎ
のバッファに格納されるまで以上の動作が繰り返され
る。
【００２９】それぞれのバッファ回路１ａ，２ａ，３ａ
のＤｎ，Ａｎ，Ｃｎに書込データ，書込アドレス，書込
コマンドを格納する。ここで、バッファ制御回路８は、
飽和信号１２を受け取ることによりコマンド変換指示信
号１５を生成する。
のＤｎ，Ａｎ，Ｃｎに書込データ，書込アドレス，書込
コマンドを格納する。ここで、バッファ制御回路８は、
飽和信号１２を受け取ることによりコマンド変換指示信
号１５を生成する。
【００３０】更に、バッファ制御回路８より出力された
コマンド変換指示信号１５を受け取ったコマンド変換回
路９は、ｎワード連続書込コマンドに変換する。又、バ
ッファ制御回路８はデータ選択回路４，アドレス選択回
路５，コマンド選択回路６に選択信号１６をそれぞれ出
力する。ここで、選択信号１６を受け取ったデータ選択
回路４は、データバッファ回路１ａから順次送られてく
る書込データをメモリモジュールに出力する。
コマンド変換指示信号１５を受け取ったコマンド変換回
路９は、ｎワード連続書込コマンドに変換する。又、バ
ッファ制御回路８はデータ選択回路４，アドレス選択回
路５，コマンド選択回路６に選択信号１６をそれぞれ出
力する。ここで、選択信号１６を受け取ったデータ選択
回路４は、データバッファ回路１ａから順次送られてく
る書込データをメモリモジュールに出力する。
【００３１】同時に、アドレス選択回路５は、初めにア
ドレスバッファ回路２，の全バッファに格納されている
書込ロウ・アドレスをメモリモジュールに出力し、次
に、アドレスバッファ回路２から順次送られてくる書込
カラム・アドレスをメモリモジュールに出力する。更
に、コマンド選択回路６は、コマンド変換回路９から出
力されたｎワード連続書込コマンドをアクセス制御回路
１０に出力する。そして、アクセス制御回路１０は、ｎ
ワード連続書込コマンドに対応したアクセス制御信号を
メモリモジュールに出力する。
ドレスバッファ回路２，の全バッファに格納されている
書込ロウ・アドレスをメモリモジュールに出力し、次
に、アドレスバッファ回路２から順次送られてくる書込
カラム・アドレスをメモリモジュールに出力する。更
に、コマンド選択回路６は、コマンド変換回路９から出
力されたｎワード連続書込コマンドをアクセス制御回路
１０に出力する。そして、アクセス制御回路１０は、ｎ
ワード連続書込コマンドに対応したアクセス制御信号を
メモリモジュールに出力する。
【００３２】この一連の書込動作の間に、アドレス比較
回路７で比較した結果、異なったロウ・アドレスをアク
セスするような書込コマンドが送出された場合、アドレ
ス比較回路７の比較結果を受け取ったバッファ制御回路
８はホールド信号１３の出力を停止する。又、バッファ
制御回路８は、各バッファ回路１ａ，２ａ，３ａのＤ
１，Ａ１，Ｃ１に格納されていた書込データ，書込アド
レス，書込コマンドを選択し、その後順次バッファから
出力される情報を選択する選択信号１６をデータ選択回
路４，アドレス選択回路５，コマンド選択回路６にそれ
ぞれ出力する。
回路７で比較した結果、異なったロウ・アドレスをアク
セスするような書込コマンドが送出された場合、アドレ
ス比較回路７の比較結果を受け取ったバッファ制御回路
８はホールド信号１３の出力を停止する。又、バッファ
制御回路８は、各バッファ回路１ａ，２ａ，３ａのＤ
１，Ａ１，Ｃ１に格納されていた書込データ，書込アド
レス，書込コマンドを選択し、その後順次バッファから
出力される情報を選択する選択信号１６をデータ選択回
路４，アドレス選択回路５，コマンド選択回路６にそれ
ぞれ出力する。
【００３３】ここで、データ選択回路４，アドレス選択
回路５は、データバッファ回路１ａ，アドレスバッファ
回路２ａから順次出力された書込データ，書込アドレス
をメモリモジュールに出力し、又、コマンド選択回路６
は、コマンドバッファ回路３ａから順次出力された書込
コマンドをアクセス制御回路１０に出力する。アクセス
制御回路１０は、順次送られていた書込コマンドからア
クセス制御信号を生成してメモリモジュールに出力す
る。その後、プロセッサからの書込データ，書込アドレ
ス，コマンドバッファ回路３ａのＤ１，Ａ１，Ｃ１にそ
れぞれ格納される。
回路５は、データバッファ回路１ａ，アドレスバッファ
回路２ａから順次出力された書込データ，書込アドレス
をメモリモジュールに出力し、又、コマンド選択回路６
は、コマンドバッファ回路３ａから順次出力された書込
コマンドをアクセス制御回路１０に出力する。アクセス
制御回路１０は、順次送られていた書込コマンドからア
クセス制御信号を生成してメモリモジュールに出力す
る。その後、プロセッサからの書込データ，書込アドレ
ス，コマンドバッファ回路３ａのＤ１，Ａ１，Ｃ１にそ
れぞれ格納される。
【００３４】一方、一連の書込動作の間に、読出コマン
ドが送出された場合、バッファ制御回路８はホールド信
号１３の出力を停止し、同時に各バッファ回路１ａ，２
ａ，３ａのＤ１，Ａ１，Ｃ１にそれぞれ格納されていた
書込データ，書込アドレス，書込コマンドを選択する。
その後、順次バッファから出力される情報を選択し、最
後にプロセッサからの読出アドレスと読出コマンドとを
選択する選択信号１６をデータ選択回路４，アドレス選
択回路５，コマンド選択回路６にそれぞれ出力する。
ドが送出された場合、バッファ制御回路８はホールド信
号１３の出力を停止し、同時に各バッファ回路１ａ，２
ａ，３ａのＤ１，Ａ１，Ｃ１にそれぞれ格納されていた
書込データ，書込アドレス，書込コマンドを選択する。
その後、順次バッファから出力される情報を選択し、最
後にプロセッサからの読出アドレスと読出コマンドとを
選択する選択信号１６をデータ選択回路４，アドレス選
択回路５，コマンド選択回路６にそれぞれ出力する。
【００３５】選択信号１６を受け取ったデータ選択回路
４は、データバッファ回路１ａから順次出力された書込
データをメモリモジュールに出力し、アドレス選択回路
５は、アドレスバッファ回路２ａから順次出力された書
込アドレスを出力し、最後にプロセッサからの読出アド
レスを選択してメモリモジュールに出力する。
４は、データバッファ回路１ａから順次出力された書込
データをメモリモジュールに出力し、アドレス選択回路
５は、アドレスバッファ回路２ａから順次出力された書
込アドレスを出力し、最後にプロセッサからの読出アド
レスを選択してメモリモジュールに出力する。
【００３６】更に、コマンド選択回路６は、コマンドバ
ッファ回路３ａから順次出力された書込コマンドを出力
し、最後にプロセッサからの読出コマンドを選択してア
クセス制御回路１０に出力する。アクセス制御回路１０
は、受け取ったコマンド順に対応したアクセス制御信号
を生成しメモリモジュールに出力する。
ッファ回路３ａから順次出力された書込コマンドを出力
し、最後にプロセッサからの読出コマンドを選択してア
クセス制御回路１０に出力する。アクセス制御回路１０
は、受け取ったコマンド順に対応したアクセス制御信号
を生成しメモリモジュールに出力する。
【００３７】図３は本発明の第３の実施例を示すブロッ
ク図であり、本実施例は第２の実施例に読出データバッ
ファ１１を備えたものである。
ク図であり、本実施例は第２の実施例に読出データバッ
ファ１１を備えたものである。
【００３８】本実施例では、上述したような書込動作を
実行している間に、読出コマンドが送出されると、プロ
セッサからの読出アドレスとアドレスバッファ回路２に
格納されているアドレスとをアドレス比較回路７で比較
し、一致するものがあれば、そのアドレスに対応するデ
ータをデータバッファ回路１ａから読出データバッファ
１１を経由してプロセッサに送出する。
実行している間に、読出コマンドが送出されると、プロ
セッサからの読出アドレスとアドレスバッファ回路２に
格納されているアドレスとをアドレス比較回路７で比較
し、一致するものがあれば、そのアドレスに対応するデ
ータをデータバッファ回路１ａから読出データバッファ
１１を経由してプロセッサに送出する。
【００３９】しかしながら、アドレス比較結果が不一致
ならば、バッファ制御回路８は、プロセッサからの読出
アドレスと読出コマンドとを選択するような選択信号１
６をアドレス選択回路５，コマンド選択回路６にそれぞ
れ出力する。ここで、選択信号１６を受け取ったアドレ
ス選択回路５は読出アドレスをメモリモジュールに出力
し、コマンド選択回路６は読出コマンドをアクセス制御
回路１０に出力する。アクセス制御回路１０は、読出コ
マンドに対応したアクセス制御信号を生成し、メモリモ
ジュールに出力する。
ならば、バッファ制御回路８は、プロセッサからの読出
アドレスと読出コマンドとを選択するような選択信号１
６をアドレス選択回路５，コマンド選択回路６にそれぞ
れ出力する。ここで、選択信号１６を受け取ったアドレ
ス選択回路５は読出アドレスをメモリモジュールに出力
し、コマンド選択回路６は読出コマンドをアクセス制御
回路１０に出力する。アクセス制御回路１０は、読出コ
マンドに対応したアクセス制御信号を生成し、メモリモ
ジュールに出力する。
【００４０】
【発明の効果】以上説明したように本発明の主記憶制御
回路は、同一ロウ・アドレス内のデータをアクセスする
書込コマンドをｎワード分プロセッサが出力した場合
に、ｎワード連続書込コマンドに変換するという機能を
有することにより、主記憶装置の使用期間が短くなるた
め、システム全体の性能が向上するという効果を有す
る。
回路は、同一ロウ・アドレス内のデータをアクセスする
書込コマンドをｎワード分プロセッサが出力した場合
に、ｎワード連続書込コマンドに変換するという機能を
有することにより、主記憶装置の使用期間が短くなるた
め、システム全体の性能が向上するという効果を有す
る。
【００４１】又、アドレスバッファ回路に格納されてい
るアドレスと、プロセッサからの読出アドレスを比較し
て、一致したアドレスが存在すれば、そのアドレスに対
応するデータをデータバッファ回路からプロセッサに出
力するという機能を有することにより、主記憶装置の使
用中にもかかわらず、プロセッサはデータを受け取るこ
とができるため、システム全体の性能が向上するという
効果を有する。
るアドレスと、プロセッサからの読出アドレスを比較し
て、一致したアドレスが存在すれば、そのアドレスに対
応するデータをデータバッファ回路からプロセッサに出
力するという機能を有することにより、主記憶装置の使
用中にもかかわらず、プロセッサはデータを受け取るこ
とができるため、システム全体の性能が向上するという
効果を有する。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】本発明の第３の実施例を示すブロック図であ
る。
る。
【図４】メモリモジュールに対する４ワード分のデータ
を転送する場合のタイミングチャートである。
を転送する場合のタイミングチャートである。
【符号の説明】 １，１ａ データバッファ回路 ２，２ａ アドレスバッファ回路 ３，３ａ コマンドバッファ回路 ４ データ選択回路 ５ アドレス選択回路 ６ コマンド選択回路 ７ アドレス比較回路 ８ バッファ制御回路 ９ コマンド選択回路 １０ アクセス制御回路 １１ 読出データバッファ回路 １２ 飽和信号 １３ ホールド信号 １４ 一致信号 １５ コマンド変換指示信号 １６ 選択信号
Claims (3)
- 【請求項１】 ロウ・アドレス及びカラム・アドレスを
与えることにより任意のアドレスをアクセスすることが
可能なＤＲＡＭで構成されているメモリモジュールと、
ホールド信号によりプロセッサからの書込データ及び書
込アドレス及び書込コマンドを各々１ワード格納するバ
ッファを有し、バッファが一杯になると飽和信号を出力
するデータ，アドレス，コマンドバッファ回路と、選択
信号により前記プロセッサからの書込データか前記デー
タバッファ回路からの書込データかを選択するデータ選
択回路と、前記選択信号により前記プロセッサからのア
ドレスか前記アドレスバッファ回路からの書込アドレス
かを選択するアドレス選択回路と、前記選択信号により
前記プロセッサからのコマンドか前記コマンドバッファ
回路からの書込コマンドかもしくはコマンド変換回路か
らの書込コマンドかの何れかを選択するコマンド選択回
路と、前記プロセッサからのアドレスと前記アドレスバ
ッファ回路に格納されている書込アドレスとのロウ・ア
ドレスの一致を検出するアドレス比較回路と、コマンド
変換指示信号により前記コマンドバッファ回路からの書
込コマンドを２ワード連続書込コマンドに変換するコマ
ンド変換回路と、前記コマンド選択回路から出力される
書込コマンドによりメモリモジュールのアクセス制御信
号を生成するアクセス制御回路と、前記各バッファ回路
からの飽和信号及び前記アドレス比較回路からの一致比
較結果及び前記プロセッサからのコマンドより前記各バ
ッファ回路，各選択回路及びコマンド変換回路へ前記ホ
ールド信号，選択信号，コマンド変換指示信号を発生す
るバッファ制御回路とを備え、 前記バッファ制御回路が、バッファが空いている時は書
込コマンドを格納し、書込コマンド格納後に出力された
コマンドが書込コマンドでロウ・アドレスが一致してい
るならば、２ワード連続書込が可能なアクセス制御信号
をメモリモジュールに出力するが、ロウ・アドレスが不
一致ならば初めに格納されていた書込コマンドを実行
後、次コマンドの書込コマンドと書込アドレスと書込デ
ータとを前記各バッファ回路に格納し、一方、書込コマ
ンド格納後に出力されたコマンドが読出コマンドの場合
は、格納されていた書込コマンドを実行後、読出コマン
ドを実行させるように制御することを特徴とする主記憶
制御回路。 - 【請求項２】 前記各バッファ回路が、前記バッファ制
御回路から出力されるホールド信号によりプロセッサか
らの書込データ及び書込アドレス及び書込コマンドを各
々ｎ（２以上の任意の整数）ワード格納するバッファを
有すると共に、このｎワード分バッファに格納すると飽
和信号を出力し、かつ前記バッファ制御回路が、バッフ
ァが空いている時は書込コマンドを格納し、格納した後
のコマンドが書込コマンドの場合でロウ・アドレスが一
致なら現在格納されているワードの次のワードに書込コ
マンド及び書込バッファ及び書込データを順次ｎワード
まで格納し、各バッファが一杯になるとｎワード連続書
込が可能なアクセス制御信号をメモリモジュールに出力
するが、ロウ・アドレスが不一致ならば格納されていた
書込コマンドを順次実行後、次コマンドの書込コマンド
と書込アドレスと書込データとを前記各バッファ回路の
１ワード目に格納し、一方、書込コマンドの間に読出コ
マンドが来た場合は格納されていた書込コマンドを順次
実行後、読出コマンドを実行させるように制御すること
を特徴とする請求項１記載の主記憶制御回路。 - 【請求項３】 前記バッファ制御回路が、書込コマンド
の間に読出コマンドが来た場合、プロセッサからの読出
アドレスと前記アドレスバッファ回路に格納されている
アドレスとを比較し、一致するアドレスが存在すればそ
のアドレスに対するデータを前記データバッファ回路か
らプロセッサに送出し、比較結果が不一致ならば優先的
に読出しコマンドを実行させるように制御することを特
徴とする請求項２記載の主記憶制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271539A JPH06119236A (ja) | 1992-10-09 | 1992-10-09 | 主記憶制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271539A JPH06119236A (ja) | 1992-10-09 | 1992-10-09 | 主記憶制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119236A true JPH06119236A (ja) | 1994-04-28 |
Family
ID=17501478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4271539A Withdrawn JPH06119236A (ja) | 1992-10-09 | 1992-10-09 | 主記憶制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8117363B2 (en) * | 2004-03-08 | 2012-02-14 | Samsung Electronics Co., Ltd. | Memory module capable of improving the integrity of signals transmitted through a data bus and a command/address bus, and a memory system including the same |
-
1992
- 1992-10-09 JP JP4271539A patent/JPH06119236A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8117363B2 (en) * | 2004-03-08 | 2012-02-14 | Samsung Electronics Co., Ltd. | Memory module capable of improving the integrity of signals transmitted through a data bus and a command/address bus, and a memory system including the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |