JP2591928B2 - キャッシュ記憶回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置のキャッ
シュ記憶回路に関し、特に、複数に分割されたキャッシ
ュメモリのデータ登録制御に関する。

【０００２】

【従来の技術】従来のキャッシュ記憶回路では、主記憶
装置から読出されたブロック（一般に、主記憶装置の読
出しアクセス単位であり、アクセスデータ幅の整数倍）
を、分割された複数コンパートメントのうちの１つのコ
ンパートメントのデータメモリの複数アドレスに書込む
様にしている。

【０００３】

【発明が解決しようとする課題】この従来のキャッシュ
記憶回路では、主記憶から読み出されたブロックをデー
タメモリに書込むためには、複数の実行ステップ数が必
要であり、キャッシュ記憶装置の競合のため、後続の命
令が待たされたり、キャッシュのブロックロード中に、
後続の命令が追越し可能な場合であっても、キャッシュ
記憶装置のデータメモリに書込み中には、書込み完了ま
で待たなければならず、実行Ｔ数が悪化するという欠点
がある。

【０００４】

【課題を解決するための手段】本発明のキャッシュ記憶
回路は、セットアドレス，ブロックアドレス及びブロッ
ク内アドレスから成るリクエストアドレスを保持するリ
クエストアドレス回路と、主記憶装置に記憶されている
データの一部の写しが格納されるコンパートメント対応
のデータメモリと、前記データメモリへのデータの登録
情報が格納され、前記ブロックアドレスでアクセスされ
るコンパートメント対応のタグメモリと、前記リクエス
トアドレス回路からのセットアドレスと、前記タグメモ
リからのキャッシュ登録アドレスとを比較し、求めるデ
ータがキャッシュメモリに存在しているか否かを判定し
て判定信号を出力するヒット判定回路と、主記憶装置か
らのデータを、モード信号が“０”のときは前記データ
メモリの一つに、モード信号が“１”のときは全データ
メモリの１ワードに登録する入力データ選択回路と、前
記モード信号が“０”のときは前記リクエストアドレス
回路からのブロック内アドレス、“１”のときは前記ヒ
ット判定回路からの判定信号を受け入れる第１切換回路
と、前記モード信号が“０”のときは前記判定信号、
“１”のときは前記ブロック内アドレスを受け入れる第
２切換回路と、前記第１切換回路の出力と前記リクエス
トアドレス回路からのブロックアドレスとでアクセスさ
れて全データメモリから読み出されてくるデータを前記
第２切換回路の出力で選択して出力するデータ選択回路
とを有する。

【０００５】

【実施例】次に本発明について図面を参照して説明す
る。

【０００６】図１は本発明の一実施例を示すブロック図
である。図１に示すキャッシュ記憶回路は、セットアソ
シタディブ方式のキャッシュ記憶回路であって、リクエ
ストアドレス回路１０，４つのタグメモリ２１，２２，
２３，２４，ヒット判定回路３０，４つのデータメモリ
４１，４２，４３，４４，２つの切換え回路５１，５
２，データ選択回路６０，制御回路７０及び入力データ
選択回路８０から構成されている。

【０００７】リクエストアドレス回路は、主記憶をアク
セスするリクエストアドレス１０１を保持し、４つのタ
グメモリ２１〜２４は、リクエストアドレスの下位部で
あるブロックアドレス１０３をアクセスアドレスとし、
キャッシュ記憶装置へのデータの登録情報であるリクエ
ストアドレスの上位部、及び登録情報が有効か無効かを
示す有効ビットであるＶビットが格納される４つのコン
パートメントを構成する。

【０００８】ヒット判定回路３０は、リクエストアドレ
スの上位部であるセットアドレス１０２と、タグメモリ
２１〜２４からのキャッシュ登録セットアドレス及びＶ
ビット信号２１１，２２１，２３１，２４１とを入力
し、求めるデータがキャッシュメモリに存在しているか
を判定する。

【０００９】４つのデータメモリ４１〜４４は、主記憶
装置からのデータの読出し単位であるブロック（ここで
は、データメモリの書込み幅の４倍とする）を、タグメ
モリ２１〜２４に対応した１つのデータメモリ内の連続
した４ワードに登録するか、又は４つのデータメモリ
に、それぞれ１ワードずつ登録する。

【００１０】切換え回路５１は、モード信号７０１が
“０”のときはブロック内アドレス１０４、“１”のと
きは判定信号３０１を受け入れ、切換え回路５２は、モ
ード信号７０１が“０”のときは判定信号３０１、
“１”のときはブロック内アドレス１０４をアドレスの
最下位部のブロック内アドレス１０４と受け入れる。

【００１１】データ選択回路６０は、４つのデータメモ
リ４１〜４４からのデータ４１１，４２１，４３１，４
４１を切換え回路５２からのデータ切換え信号５２１に
よって選択する。

【００１２】制御回路７０は、データメモリ４１〜４４
へのデータ格納指示７０２及びデータメモリ４１〜４４
への入力データを選択する入力データ選択信号７０３を
送出し、入力データ選択回路８０は、制御回路７０から
の入力データ選択信号７０３により、主記憶からデータ
メモリ４１〜４４への入力データ８０１〜８０４を選択
する。

【００１３】次に、本実施例の動作について詳細に説明
する。

【００１４】本実施例では、データメモリ４１〜４４へ
のデータ登録形態は、モード信号７０１の状態により次
の２種類の形態の設定ができる。１つは、従来から採ら
れている技法であり、主記憶からのデータの読出し単位
であるブロック（本実施例ではデータメモリ４１〜４４
への書込み単位の幅の４倍の幅）を１つのデータメモリ
の４つのアドレスに登録する形態（第１の登録形態）で
あり、他の１つは、ブロックを４つのデータメモリ４１
〜４４の１つのアドレスに登録する形態（第２の登録形
態）である。

【００１５】図２は、データメモリへの書込み単位が、
Ａ，Ｂ，Ｃ及びＤから成るブロック１と、データメモリ
への書込み単位がＥ，Ｆ，Ｇ及びＨから成るブロック２
の２つのブロックについて（図２（１））、第１の登録
形態の例（図２（２））と、第２の登録形態の例（図２
（３））を示すものである。

【００１６】先ず、主記憶からのブロックデータをデー
タメモリ４１〜４４に書込む場合の動作について説明す
る。尚、本実施例では、主記憶とのデータ転送幅の４倍
ブロックデータとしているため、データメモリ４１〜４
４へデータの書込み動作は、主記憶からのブロックデー
タが４回に分けて、入力データ選択回路８０に入力され
る。

【００１７】モード信号７０１が“０”の場合には、上
述の第１の登録形態となる。入力データ選択回路８０
は、入力データ選択信号７０３により、入力データ８０
５を４分配し入力データ８０１〜８０４を出力するよう
に入力データ選択が行われる。即ち、４回に分けて入力
された主記憶からのデータは、入力データ８０１〜８０
４の４ラインに同じ様に分配され、データメモリ４１〜
４４のそれぞれに同じデータが４回連続して供給され
る。この時、制御回路７０は、図示省略した手段により
データメモリ４１〜４４のうち、書込みが行われる一つ
を特定して、データ格納指示７０２を４回連続して送出
する。従って、データメモリへのデータの書込みは、４
ステップの時間を必要とする。

【００１８】モード信号７０１が“１”の場合には、前
述の第２の登録形態となる。

【００１９】入力データ選択回路８０は、４回に分けて
入力されるメモリデータのうち、最初の３回を一担内部
で保持しておき、１回目のデータは、入力データ８０１
に、２回目のデータは入力データ８０２に、３回目のデ
ータは入力データ８０３にそれぞれ出力する様、入力デ
ータ選択信号７０３で制御し、４回目に入力されるデー
タを、入力データ８０４へ出力する様、選択動作する。

【００２０】即ち、４回に分けて入力されたメモリから
のデータは、入力データ選択回路８０内で一時保持して
おくことにより、入力データ８０１〜８０４の４ライン
に同時に出力することが可能となる。この時、制御回路
７０は、各データメモリ４１〜４４に、データ格納指示
７０２を同時に１回のみ送出する。従って、データメモ
リへのデータの書込みは、１ステップの時間で行われる
ことになる。

【００２１】次に、データメモリ４１〜４４からデータ
を読出す場合の動作について説明する。モード信号７０
１が“０”の時、切換え回路５１は、リクエストアドレ
ス回路１０からのブロック内アドレス１０４を選択しデ
ータメモリアドレス５１１として送出する。データメモ
リアドレス５１１は、リクエストアドレス回路１１から
のブロックアドレス１０３と合わされ、データメモリア
ドレス５１２として、各データメモリ４１〜４４に送出
される。

【００２２】また、モード信号７０１が“０”の時、切
換え回路５２は、ヒット判定回路３０からの判定信号３
０１を選択し、データ切換え信号５２１として送出す
る。データ切換信号５２１は、データ選択回路６０に入
力し、データメモリ４１〜４４からのデータ４１１，４
２１，４３１，４４１のうちヒットしたタグメモリに対
応するデータメモリからのデータを出力として選択する
ための制御信号となる。

【００２３】この様に、モード信号７０１が“０”の場
合には、求めるデータがキャッシュに登録されている場
合、ブロックアドレス１０３とブロック内アドレス１０
４により読出された４つのデータメモリ４１〜４４のデ
ータのうちの一つを判定信号３０１より選択するように
したものであって、従来の技法と異なるところはない。

【００２４】次に、モード信号７０１が“１”の時、切
換え回路５１はヒット判定回路３０からの判定信号３０
１を選択し、データメモリアドレス５１１として送出す
る。従って、この場合は、データメモリアドレス５１１
は、タグメモリ２１がヒットしていれば“００”、タグ
メモリ２２がヒットしていれば“０１”、タグメモリ２
３がヒットしていれば“１０”、タグメモリ２４がヒッ
トしていれば“１１”となる。このデータメモリアドレ
ス５１１は、ブロックアドレス１０３と合わされ、デー
タメモリアドレス５１２として各データメモリ４１〜４
４に送出される。

【００２５】また、切換え回路５２は、リクエストアド
レス回路１０からのブロック内アドレス１０４を選択し
データ切換え信号５２１として送出する。データ切換え
信号５２１は、データ選択回路６０に入力され、データ
メモリ４１〜４４からのデータ４１１，４２１，４３
１，４４１のうちブロック内アドレスに対応するものを
出力として選択する。

【００２６】この様に、モード信号７０１が“１”の場
合には、求めるデータがキャッシュに登録されている場
合、ブロックアドレスとヒット判定信号からの判定信号
３０１により読出された４つのデータメモリ４１〜４４
のデータのうちの一つをブロック内アドレス１０４によ
って選択するようにした。

【００２７】

【発明の効果】以上説明した様に、本発明は、主記憶装
置からのブロックデータをデータメモリへ書込む時に、
１回（１ステップ）で完了させることが可能な構成とし
たため、キャッシュ記憶装置の競合時間が減ることとな
り、後続命令が、キャッシュ記憶装置への書込みによ
り、待たされる時間の削減、及び後続の命令が追越し可
能な場合でも、キャッシュ装置への書き込み待ち時間の
削減に効果があり、ひいては、性能を向上させることが
できるようになった。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】データメモリへのブロックデータの２つの登録
形態を説明するための図である。

【符号の説明】

１０ リクエストアドレス回路 ２１〜２４ タグメモリ ３０ ヒット判定回路 ４１〜４４ データメモリ ５１，５２ 切換え回路 ６０ データ選択回路 ７０ 制御回路 ８０ 入力データ選択回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 セットアドレス，ブロックアドレス及び
   ブロック内アドレスから成るリクエストアドレスを保持
   するリクエストアドレス回路と、 主記憶装置に記憶されているデータの一部の写しが格納
   されるコンパートメント対応のデータメモリと、 前記データメモリへのデータの登録情報が格納され、前
   記ブロックアドレスでアクセスされるコンパートメント
   対応のタグメモリと、 前記リクエストアドレス回路からのセットアドレスと、
   前記タグメモリからのキャッシュ登録アドレスとを比較
   し、求めるデータがキャッシュメモリに存在しているか
   否かを判定して判定信号を出力するヒット判定回路と、 主記憶装置からのデータを、モード信号が“０”のとき
   は前記データメモリの一つに、モード信号が“１”のと
   きは全データメモリの１ワードに登録する入力データ選
   択回路と、 前記モード信号が“０”のときは前記リクエストアドレ
   ス回路からのブロック内アドレス、“１”のときは前記
   ヒット判定回路からの判定信号を受け入れる第１切換回
   路と、 前記モード信号が“０”のときは前記判定信号、“１”
   のときは前記ブロック内アドレスを受け入れる第２切換
   回路と、 前記第１切換回路の出力と前記リクエストアドレス回路
   からのブロックアドレスとでアクセスされて全データメ
   モリから読み出されてくるデータを前記第２切換回路の
   出力で選択して出力するデータ選択回路とを有するキャ
   ッシュ記憶回路。