JP3245488B2 - リストベクトル処理装置 - Google Patents
リストベクトル処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明は情報処理装置のリストベ
クトル処理装置に関し、特にリストベクトルのロードお
よびストアに関する。
クトル処理装置に関し、特にリストベクトルのロードお
よびストアに関する。
【０００２】
【従来の技術】図４は従来のリストベクトル処理装置の
一例を示すブロック図である。
一例を示すブロック図である。
【０００３】情報処理装置の従来のリストベクトル処理
装置のストア処理は、各要素の並列処理を実現するた
め、図４に示すように、ベクトルレジスタ（図示省略）
から転送されたアドレスを一時的に保持するリストベク
トルバッファ２０から、一定数の要素（本例では８要
素）ごとにリストベクトルの要素の順番に従ってレジス
タ２１に格納し、このレジスタ２１に格納した要素の中
の同時に並列処理が可能な要素を同時並列処理要素検出
回路２３において検出する。この同時に並列処理が可能
な要素は、ポートの競合がなく、一度にページ変換が可
能である等の制約条件によって決定される。このように
して検出された同時並列処理可能な要素は、各要素毎に
設けられているメモリアクセス有効フラグ群２４にメモ
リアクセス有効フラグ（フラグ）がセットされ、そのタ
イミングでレジスタ２２に格納した要素の中の、上記フ
ラグがセットされた要素のみがメモリにアクセスされ
る。
装置のストア処理は、各要素の並列処理を実現するた
め、図４に示すように、ベクトルレジスタ（図示省略）
から転送されたアドレスを一時的に保持するリストベク
トルバッファ２０から、一定数の要素（本例では８要
素）ごとにリストベクトルの要素の順番に従ってレジス
タ２１に格納し、このレジスタ２１に格納した要素の中
の同時に並列処理が可能な要素を同時並列処理要素検出
回路２３において検出する。この同時に並列処理が可能
な要素は、ポートの競合がなく、一度にページ変換が可
能である等の制約条件によって決定される。このように
して検出された同時並列処理可能な要素は、各要素毎に
設けられているメモリアクセス有効フラグ群２４にメモ
リアクセス有効フラグ（フラグ）がセットされ、そのタ
イミングでレジスタ２２に格納した要素の中の、上記フ
ラグがセットされた要素のみがメモリにアクセスされ
る。
【０００４】同時並列処理要素検出回路２３は、レジス
タ２１に格納した８個の要素のすべてを同時に並列処理
することができないと検出したときは、信号線２００に
よってレジスタ２１をホールドし、次のタイミングにお
いて、未処理の要素について、再度同時並列処理要素検
出回路２３によって同時に並列処理が可能な要素を検出
する。
タ２１に格納した８個の要素のすべてを同時に並列処理
することができないと検出したときは、信号線２００に
よってレジスタ２１をホールドし、次のタイミングにお
いて、未処理の要素について、再度同時並列処理要素検
出回路２３によって同時に並列処理が可能な要素を検出
する。
【０００５】例えば、同時並列処理要素検出回路２３に
おいて、レジスタ２１の要素（０）２１ａから要素
（３）２１ｄが同時並列処理が可能であると判定される
と、メモリアクセス有効フラグ群２４の要素（０）２１
ａから要素（３）２１ｄに対応するフラグがセットさ
れ、そのタイミングでレジスタ２２に格納されている要
素（０）２２ａから要素（３）２２ｄがメモリにアクセ
スされる。また、同時並列処理要素検出回路２３は、８
個の要素のうちの４個の要素しか同時並列処理を行うこ
とができないため、信号線２００によってレジスタ２１
をホールドする。ホールドしたレジスタ２１には、同時
処理を行った要素（０）２１ａ〜要素（３）２１ｄを含
む要素（０）２１ａ〜要素（７）２１ｈが残っており、
未処理の要素（４）２１ｅ〜要素（７）２１ｈを対象と
して、次のタイミングにおいて、再度同時並列処理要素
検出回路２３によって、同時に並列処理が可能な要素を
検出する。
おいて、レジスタ２１の要素（０）２１ａから要素
（３）２１ｄが同時並列処理が可能であると判定される
と、メモリアクセス有効フラグ群２４の要素（０）２１
ａから要素（３）２１ｄに対応するフラグがセットさ
れ、そのタイミングでレジスタ２２に格納されている要
素（０）２２ａから要素（３）２２ｄがメモリにアクセ
スされる。また、同時並列処理要素検出回路２３は、８
個の要素のうちの４個の要素しか同時並列処理を行うこ
とができないため、信号線２００によってレジスタ２１
をホールドする。ホールドしたレジスタ２１には、同時
処理を行った要素（０）２１ａ〜要素（３）２１ｄを含
む要素（０）２１ａ〜要素（７）２１ｈが残っており、
未処理の要素（４）２１ｅ〜要素（７）２１ｈを対象と
して、次のタイミングにおいて、再度同時並列処理要素
検出回路２３によって、同時に並列処理が可能な要素を
検出する。
【０００６】このようにして、レジスタ２１に格納した
すべての要素をメモリにアクセスするまでレジスタ２１
をホールドし、すべての要素をメモリにアクセスしたと
き、リストベクトルバッファ２０から次の８個の要素を
レジスタ２１に格納し、上記の動作を繰返えす。このよ
うにして、リストベクトルバッファ２０のすべての要素
の処理を行う。
すべての要素をメモリにアクセスするまでレジスタ２１
をホールドし、すべての要素をメモリにアクセスしたと
き、リストベクトルバッファ２０から次の８個の要素を
レジスタ２１に格納し、上記の動作を繰返えす。このよ
うにして、リストベクトルバッファ２０のすべての要素
の処理を行う。
【０００７】
【発明が解決しようとする課題】上述したように、従来
のリストベクトル処理装置は、一定数の要素と、次の一
定数の要素との間の同時並列処理要素の検出ができない
ため、それらの間に同時並列処理が可能な要素がある場
合も、それらを別々にメモリにアクセスされることにな
り、リストベクトルのロードおよびストアのスループッ
トが低いという問題点を有している。
のリストベクトル処理装置は、一定数の要素と、次の一
定数の要素との間の同時並列処理要素の検出ができない
ため、それらの間に同時並列処理が可能な要素がある場
合も、それらを別々にメモリにアクセスされることにな
り、リストベクトルのロードおよびストアのスループッ
トが低いという問題点を有している。
【０００８】
【課題を解決するための手段】本発明の第一のリストベ
クトル処理装置は、ベクトル演算を行う複数のベクトル
演算部と、複数のバンクを有し同時並列処理を行うこと
が可能な複数のポートを有するメモリモジュールで構成
される複数の主記憶部と、前記ベクトル演算部と前記主
記憶部とのインタフェースを制御するインタフェース制
御部とを備える情報処理装置のリストベクトル処理装置
において、ベクトルレジスタから転送された要素をリス
トベクトルの要素の順番に従って格納するリストベクト
ルバッファと、前記リストベクトルバッファから読出し
た８個の要素を格納しそれらを同時に読出すことができ
る第一のレジスタと、前記第一のレジスタに格納した要
素の次の８個の要素を格納する第二のレジスタと、前記
第一のレジスタに格納してある要素の中の先頭の要素か
ら要素順に連続して並列処理が可能な要素数を検出する
同時並列処理要素検出回路と、次のタイミングにおいて
前記第一のレジスタに格納した各要素を格納する第三の
レジスタと、前記同時並列処理要素検出回路によって同
時並列処理が可能であることが検出された各要素に関す
るメモリアクセス有効フラグを格納するメモリアクセス
有効フラグ群と、前記同時並列処理要素検出回路で検出
された要素数だけ、前記第一のレジスタおよび前記第二
のレジスタおよび前記リストベクトルバッファの順で並
べた要素をシフトする処理要素シフト回路とを備えてい
る。
クトル処理装置は、ベクトル演算を行う複数のベクトル
演算部と、複数のバンクを有し同時並列処理を行うこと
が可能な複数のポートを有するメモリモジュールで構成
される複数の主記憶部と、前記ベクトル演算部と前記主
記憶部とのインタフェースを制御するインタフェース制
御部とを備える情報処理装置のリストベクトル処理装置
において、ベクトルレジスタから転送された要素をリス
トベクトルの要素の順番に従って格納するリストベクト
ルバッファと、前記リストベクトルバッファから読出し
た８個の要素を格納しそれらを同時に読出すことができ
る第一のレジスタと、前記第一のレジスタに格納した要
素の次の８個の要素を格納する第二のレジスタと、前記
第一のレジスタに格納してある要素の中の先頭の要素か
ら要素順に連続して並列処理が可能な要素数を検出する
同時並列処理要素検出回路と、次のタイミングにおいて
前記第一のレジスタに格納した各要素を格納する第三の
レジスタと、前記同時並列処理要素検出回路によって同
時並列処理が可能であることが検出された各要素に関す
るメモリアクセス有効フラグを格納するメモリアクセス
有効フラグ群と、前記同時並列処理要素検出回路で検出
された要素数だけ、前記第一のレジスタおよび前記第二
のレジスタおよび前記リストベクトルバッファの順で並
べた要素をシフトする処理要素シフト回路とを備えてい
る。
【０００９】本発明の第二のリストベクトル処理装置
は、ベクトル演算を行う複数のベクトル演算部と、複数
のバンクを有し同時並列処理を行うことが可能な複数の
ポートを有するメモリモジュールで構成される複数の主
記憶部と、前記ベクトル演算部と前記主記憶部とのイン
タフェースを制御するインタフェース制御部とを備える
情報処理装置のリストベクトル処理装置において、ベク
トルレジスタから転送された要素をリストベクトルの要
素の順番に従って格納するリストベクトルバッファと、
前記リストベクトルバッファから読出した４個の要素を
１ブロックとする２ブロックを格納しそれらを同時に読
出すことができる第一のレジスタと、前記第一のレジス
タに格納した要素の次の１ブロックの４個の要素を格納
する第二のレジスタと、前前記第一のレジスタに格納し
てある要素に対して同時に並列処理が可能な要素順に連
続した要素を検出するとともにブロック単位に要素が全
て処理できたことを検出して信号を出力する同時並列処
理要素検出回路と、前記同時並列処理要素検出回路から
の信号によって前記第一のレジスタの１番目のブロック
として格納する４個の要素を、前記第一のレジスタの２
番目のブロックと前記第二のレジスタと前記リストベク
トルバッファの中から選択する第一のセレクタと、前記
同時並列処理要素検出回路からの信号によって前記第一
のレジスタの２番目のブロックとして格納する４個の要
素を、前記第二のレジスタと前記リストベクトルバッフ
ァの中から選択する第二のセレクタと、次のタイミング
において前記第一のレジスタに格納した各要素を格納す
る第三のレジスタと、前記同時並列処理要素検出回路に
よって同時並列処理が可能であることが要素順に連続し
て検出された要素のメモリアクセス有効フラグを格納す
るメモリアクセス有効フラグ群とを備えている。
は、ベクトル演算を行う複数のベクトル演算部と、複数
のバンクを有し同時並列処理を行うことが可能な複数の
ポートを有するメモリモジュールで構成される複数の主
記憶部と、前記ベクトル演算部と前記主記憶部とのイン
タフェースを制御するインタフェース制御部とを備える
情報処理装置のリストベクトル処理装置において、ベク
トルレジスタから転送された要素をリストベクトルの要
素の順番に従って格納するリストベクトルバッファと、
前記リストベクトルバッファから読出した４個の要素を
１ブロックとする２ブロックを格納しそれらを同時に読
出すことができる第一のレジスタと、前記第一のレジス
タに格納した要素の次の１ブロックの４個の要素を格納
する第二のレジスタと、前前記第一のレジスタに格納し
てある要素に対して同時に並列処理が可能な要素順に連
続した要素を検出するとともにブロック単位に要素が全
て処理できたことを検出して信号を出力する同時並列処
理要素検出回路と、前記同時並列処理要素検出回路から
の信号によって前記第一のレジスタの１番目のブロック
として格納する４個の要素を、前記第一のレジスタの２
番目のブロックと前記第二のレジスタと前記リストベク
トルバッファの中から選択する第一のセレクタと、前記
同時並列処理要素検出回路からの信号によって前記第一
のレジスタの２番目のブロックとして格納する４個の要
素を、前記第二のレジスタと前記リストベクトルバッフ
ァの中から選択する第二のセレクタと、次のタイミング
において前記第一のレジスタに格納した各要素を格納す
る第三のレジスタと、前記同時並列処理要素検出回路に
よって同時並列処理が可能であることが要素順に連続し
て検出された要素のメモリアクセス有効フラグを格納す
るメモリアクセス有効フラグ群とを備えている。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の第一の実施例を示すブロッ
ク図、図２は図１および図３の実施例の動作を示す説明
図である。
ク図、図２は図１および図３の実施例の動作を示す説明
図である。
【００１２】図１において、リストベクトルバッファ１
０は、ベクトルレジスタ（図示省略）から転送されたア
ドレスを一時的に保持するバッファで、各要素をリスト
ベクトルの要素の順番に従って格納し、８個の要素を同
時に読出すことができる。
０は、ベクトルレジスタ（図示省略）から転送されたア
ドレスを一時的に保持するバッファで、各要素をリスト
ベクトルの要素の順番に従って格納し、８個の要素を同
時に読出すことができる。
【００１３】レジスタ１１は、リストベクトルバッファ
１０から読出した８個のリストベクトルの要素を格納す
る。
１０から読出した８個のリストベクトルの要素を格納す
る。
【００１４】同時並列処理要素検出回路１５は、レジス
タ１１に格納した要素の中の同時に並列処理が可能な
（同じタイミングでメモリにアクセスできる）要素を検
出する。同時に並列処理が可能な要素は、メモリポート
の競合がなく、一度にページ変換が可能である等の条件
によって決定される。
タ１１に格納した要素の中の同時に並列処理が可能な
（同じタイミングでメモリにアクセスできる）要素を検
出する。同時に並列処理が可能な要素は、メモリポート
の競合がなく、一度にページ変換が可能である等の条件
によって決定される。
【００１５】レジスタ１２は、レジスタ１１に格納した
各要素を、次のタイミングで格納するレジスタである。
各要素を、次のタイミングで格納するレジスタである。
【００１６】メモリアクセス有効フラグ群１６は、同時
並列処理要素検出回路１５によって検出された各要素に
関するメモリアクセス有効フラグ（フラグ）を格納す
る。例えば、レジスタ１１の要素（０）１１ａに対する
フラグがセットされていれば、レジスタ１２の要素
（０）１２ａのメモリアクセスが有効となる。
並列処理要素検出回路１５によって検出された各要素に
関するメモリアクセス有効フラグ（フラグ）を格納す
る。例えば、レジスタ１１の要素（０）１１ａに対する
フラグがセットされていれば、レジスタ１２の要素
（０）１２ａのメモリアクセスが有効となる。
【００１７】レジスタ１４は、次のタイミングでレジス
タ１１に格納する要素を格納しているレジスタである。
これは、リストベクトルバッファ１０が一度に１ワード
しかリードできず、１ワードには８要素が格納されてお
り、８要素が同時に読出し可能なレジスタファイル構成
となっているためである。
タ１１に格納する要素を格納しているレジスタである。
これは、リストベクトルバッファ１０が一度に１ワード
しかリードできず、１ワードには８要素が格納されてお
り、８要素が同時に読出し可能なレジスタファイル構成
となっているためである。
【００１８】処理要素シフト回路１３は、同時並列処理
要素検出回路１５から信号線１００を介して送られてく
る信号によって制御され、レジスタ１１およびレジスタ
１４およびリストベクトルバッファ１０の値をシフトし
てレジスタ１１に出力する。例えば、レジスタ１１に格
納してある８個の要素（０）１１ａ〜要素（７）１１ｈ
の中の５個の要素（０）１１ａ〜要素（４）１１ｅが同
時並列処理要素検出回路によって同時に並列処理が可能
な要素であると判定されると、処理要素シフト回路１３
は、要素（５）１１ｆ〜要素（７）１１ｈを要素（０）
１１ａ〜要素（２）１１ｃの位置に移動し、レジスタ１
４に格納してある８個の要素（０）１４ａ〜要素（７）
１４ｈの中の５個の要素（０）１４ａ〜要素（４）１４
ｅをレジスタ１１の要素（３）１１ｄ〜要素（７）１１
ｈの位置に移動する。これによって新たな８個の要素が
レジスタ１１に格納されることになる。この動作は、同
時並列処理要素検出回路１５が、レジスタ１１に格納し
てある８個の要素（０）１１ａ〜要素（７）１１ｈの中
のどの要素とどの要素が同時並列処理できるかを判断
し、その結果によって移動する要素とその数とを信号線
１００を介して処理要素シフト回路１３に送ることによ
って制御している。
要素検出回路１５から信号線１００を介して送られてく
る信号によって制御され、レジスタ１１およびレジスタ
１４およびリストベクトルバッファ１０の値をシフトし
てレジスタ１１に出力する。例えば、レジスタ１１に格
納してある８個の要素（０）１１ａ〜要素（７）１１ｈ
の中の５個の要素（０）１１ａ〜要素（４）１１ｅが同
時並列処理要素検出回路によって同時に並列処理が可能
な要素であると判定されると、処理要素シフト回路１３
は、要素（５）１１ｆ〜要素（７）１１ｈを要素（０）
１１ａ〜要素（２）１１ｃの位置に移動し、レジスタ１
４に格納してある８個の要素（０）１４ａ〜要素（７）
１４ｈの中の５個の要素（０）１４ａ〜要素（４）１４
ｅをレジスタ１１の要素（３）１１ｄ〜要素（７）１１
ｈの位置に移動する。これによって新たな８個の要素が
レジスタ１１に格納されることになる。この動作は、同
時並列処理要素検出回路１５が、レジスタ１１に格納し
てある８個の要素（０）１１ａ〜要素（７）１１ｈの中
のどの要素とどの要素が同時並列処理できるかを判断
し、その結果によって移動する要素とその数とを信号線
１００を介して処理要素シフト回路１３に送ることによ
って制御している。
【００１９】また、次のタイミングでレジスタ１１に格
納した８個の要素（５）１１ｆ〜要素（７）１１ｈおよ
び要素（０）１４ａ〜要素（４）１４ｅの中の先頭の６
個の要素が同時並列処理されると、処理要素シフト回路
１３は、先にレジスタ１１に格納した要素（３）１４ｄ
〜要素（４）１４ｅを要素（０）１１ａ〜要素（１）１
１ｂの位置に移動し、更にレジスタ１４に格納してある
３個の要素（５）１４ｆ〜要素（７）１４ｈをレジスタ
１１の要素（２）１１ｃ〜要素（４）１１ｅの位置に移
動する。この状態でレジスタ１１の要素（５）１１ｆ〜
要素（７）１１ｈの位置が空いているので、これらの位
置にリストベクトルバッファ１０の最初の３個の要素を
格納する。このとき、リストベクトルバッファ１０の次
の８個の要素は、レジスタ１４に格納される。
納した８個の要素（５）１１ｆ〜要素（７）１１ｈおよ
び要素（０）１４ａ〜要素（４）１４ｅの中の先頭の６
個の要素が同時並列処理されると、処理要素シフト回路
１３は、先にレジスタ１１に格納した要素（３）１４ｄ
〜要素（４）１４ｅを要素（０）１１ａ〜要素（１）１
１ｂの位置に移動し、更にレジスタ１４に格納してある
３個の要素（５）１４ｆ〜要素（７）１４ｈをレジスタ
１１の要素（２）１１ｃ〜要素（４）１１ｅの位置に移
動する。この状態でレジスタ１１の要素（５）１１ｆ〜
要素（７）１１ｈの位置が空いているので、これらの位
置にリストベクトルバッファ１０の最初の３個の要素を
格納する。このとき、リストベクトルバッファ１０の次
の８個の要素は、レジスタ１４に格納される。
【００２０】このようにして、同時並列処理要素検出回
路１５によって同時並列処理が検出されるレジスタ１１
中の要素数は、常に８個となっている。
路１５によって同時並列処理が検出されるレジスタ１１
中の要素数は、常に８個となっている。
【００２１】図２は、上記の動作によってリストベクト
ルのロードおよびストアのスループットがいかに向上す
るかを示す図であり、リストベクトルの要素数が４０の
場合を例として、従来の場合と比較して示した図であ
る。
ルのロードおよびストアのスループットがいかに向上す
るかを示す図であり、リストベクトルの要素数が４０の
場合を例として、従来の場合と比較して示した図であ
る。
【００２２】図２（ａ）は、リストベクトルの４０個の
要素のポートアドレス４０を示したものであり、この場
合、メモリポートの数は１６個（０〜９，Ａ〜Ｆ）で、
１６進数で表わしている。
要素のポートアドレス４０を示したものであり、この場
合、メモリポートの数は１６個（０〜９，Ａ〜Ｆ）で、
１６進数で表わしている。
【００２３】図２（ｂ）は、従来の場合のメモリアクセ
ス動作を示す図で、アクセス回数４１ａの各回毎の同時
処理要素をポート番号で示している。この場合は、同時
処理要素の検出条件を、メモリポートの競合のみとし、
リストベクトルの要素の順番に従ってそれらの先頭の要
素からメモリポートが競合する要素をチェックし、メモ
リポートの競合があったとき、その要素の前の要素まで
を同時並列処理が可能であるとしている。従って、第１
回目のアクセスでは、最初の８個の要素について同時並
列処理の検出を行い、「５，Ｂ，３，Ａ」の４個の要素
が同時並列処理される。これは、５個目の要素のメモリ
ポートが「５」であって先頭の要素のメモリポートの同
じであるため、メモリポートの競合が発生して同時並列
処理が不可能となるためである。
ス動作を示す図で、アクセス回数４１ａの各回毎の同時
処理要素をポート番号で示している。この場合は、同時
処理要素の検出条件を、メモリポートの競合のみとし、
リストベクトルの要素の順番に従ってそれらの先頭の要
素からメモリポートが競合する要素をチェックし、メモ
リポートの競合があったとき、その要素の前の要素まで
を同時並列処理が可能であるとしている。従って、第１
回目のアクセスでは、最初の８個の要素について同時並
列処理の検出を行い、「５，Ｂ，３，Ａ」の４個の要素
が同時並列処理される。これは、５個目の要素のメモリ
ポートが「５」であって先頭の要素のメモリポートの同
じであるため、メモリポートの競合が発生して同時並列
処理が不可能となるためである。
【００２４】同様にして、第２回目のアクセスでは、
「５，６」の２個の要素が同時並列処理され、第３回目
のアクセスでは、「６，９」の２個の要素が同時並列処
理される。これは、従来の場合は、最初の８個の要素間
についてのみ同時並列処理の検出を行うことができるた
めであり、それに続く要素については、例え同時平行処
理が可能な要素があっても、それらの検出が不可能なた
めである。
「５，６」の２個の要素が同時並列処理され、第３回目
のアクセスでは、「６，９」の２個の要素が同時並列処
理される。これは、従来の場合は、最初の８個の要素間
についてのみ同時並列処理の検出を行うことができるた
めであり、それに続く要素については、例え同時平行処
理が可能な要素があっても、それらの検出が不可能なた
めである。
【００２５】第４回目のアクセスでは、次の８個の要素
について同時並列処理の検出を行い、「Ｄ，Ｅ，Ａ，
０，Ｃ」の５個の要素が同時並列処理され、第５回目の
アクセスでは「Ｅ，Ｃ，８」の３個の要素が同時並列処
理される。
について同時並列処理の検出を行い、「Ｄ，Ｅ，Ａ，
０，Ｃ」の５個の要素が同時並列処理され、第５回目の
アクセスでは「Ｅ，Ｃ，８」の３個の要素が同時並列処
理される。
【００２６】このようにして、従来の場合は、１２回の
メモリアクセスによって４０個の要素の処理を行うこと
ができる。
メモリアクセスによって４０個の要素の処理を行うこと
ができる。
【００２７】図２（ｃ）は、図１の実施例の場合のメモ
リアクセス動作を示す図で、同時処理要素の検出条件お
よび方法は、図２（ｂ）の場合と同じである。従って第
１回目のアクセスでは「５，Ｂ，３，Ａ」の４個の要素
が同時並列処理されるが、第２回目のアクセスのとき
は、検出対象の要素が「５，６，６，９，Ｄ，Ｅ，Ａ，
０」の８個の要素となり、第３回目のアクセスのとき
は、検出対象の要素が「６，９，Ｄ，Ｅ，Ａ，０，Ｃ，
Ｅ」の８個の要素となる。従って、第２回目のアクセス
では、「５，６」の２個の要素が同時並列処理され、第
３回目のアクセスでは、「６，９，Ｄ，Ｅ，Ａ，０，
Ｃ」の７個の要素が同時並列処理される。
リアクセス動作を示す図で、同時処理要素の検出条件お
よび方法は、図２（ｂ）の場合と同じである。従って第
１回目のアクセスでは「５，Ｂ，３，Ａ」の４個の要素
が同時並列処理されるが、第２回目のアクセスのとき
は、検出対象の要素が「５，６，６，９，Ｄ，Ｅ，Ａ，
０」の８個の要素となり、第３回目のアクセスのとき
は、検出対象の要素が「６，９，Ｄ，Ｅ，Ａ，０，Ｃ，
Ｅ」の８個の要素となる。従って、第２回目のアクセス
では、「５，６」の２個の要素が同時並列処理され、第
３回目のアクセスでは、「６，９，Ｄ，Ｅ，Ａ，０，
Ｃ」の７個の要素が同時並列処理される。
【００２８】このようにして、図１の実施例の場合は、
９回のメモリアクセスによって４０個の要素の処理を行
うことが可能となり、スループットが向上する。
９回のメモリアクセスによって４０個の要素の処理を行
うことが可能となり、スループットが向上する。
【００２９】図３は本発明の第二の実施例を示すブロッ
ク図である。
ク図である。
【００３０】図３において、リストベクトルバッファ３
０は、ベクトルレジスタ（図示省略）から転送されたア
ドレスを一時的に保持するバッファで、各要素をリスト
ベクトルの要素の順番に従って格納し、８個の要素を同
時に読出すことができる。
０は、ベクトルレジスタ（図示省略）から転送されたア
ドレスを一時的に保持するバッファで、各要素をリスト
ベクトルの要素の順番に従って格納し、８個の要素を同
時に読出すことができる。
【００３１】レジスタ３１は、リストベクトルバッファ
３０から読出した８個のリストベクトルの要素を、４個
の要素ずつの二つのブロックに分割して格納する。
３０から読出した８個のリストベクトルの要素を、４個
の要素ずつの二つのブロックに分割して格納する。
【００３２】セレクタ３３は、レジスタ３１の最初のブ
ロックの４個の要素（０）３１ａ〜要素（３）３１ｄと
して格納する要素を選択するセレクタであり、セレクタ
３４は、レジスタ３１の後のブロックの４個の要素
（４）３１ｅ〜要素（７）３１ｈとして格納する要素を
選択するセレクタである。
ロックの４個の要素（０）３１ａ〜要素（３）３１ｄと
して格納する要素を選択するセレクタであり、セレクタ
３４は、レジスタ３１の後のブロックの４個の要素
（４）３１ｅ〜要素（７）３１ｈとして格納する要素を
選択するセレクタである。
【００３３】レジスタ３５は、レジスタ３１に格納した
要素の後続の１ブロックの４個の要素を格納するレジス
タである。
要素の後続の１ブロックの４個の要素を格納するレジス
タである。
【００３４】同時並列処理要素検出回路３６は、レジス
タ３１に格納した要素の中の同時に並列処理が可能な
（同じタイミングでメモリにアクセスできる）要素を検
出する。同時に並列処理が可能な要素は、メモリポート
の競合がなく、一度にページ変換が可能である等の条件
によって決定される。同時並列処理要素検出回路３６は
また、４個の要素を１ブロックとして制御するための回
路を有しており、信号線３００を介してセレクタ３３お
よび３４に信号を送ることによって制御する。
タ３１に格納した要素の中の同時に並列処理が可能な
（同じタイミングでメモリにアクセスできる）要素を検
出する。同時に並列処理が可能な要素は、メモリポート
の競合がなく、一度にページ変換が可能である等の条件
によって決定される。同時並列処理要素検出回路３６は
また、４個の要素を１ブロックとして制御するための回
路を有しており、信号線３００を介してセレクタ３３お
よび３４に信号を送ることによって制御する。
【００３５】レジスタ３２は、レジスタ３１に格納した
各要素を、次のタイミングで格納するレジスタである。
各要素を、次のタイミングで格納するレジスタである。
【００３６】メモリアクセス有効フラグ群３７は、同時
並列処理要素検出回路３６によって検出された各要素に
関するメモリアクセス有効フラグ（フラグ）を格納す
る。例えば、レジスタ３１の要素（０）３１ａに対する
フラグがセットされていれば、レジスタ３２の要素
（０）３２ａのメモリアクセスが有効となる。
並列処理要素検出回路３６によって検出された各要素に
関するメモリアクセス有効フラグ（フラグ）を格納す
る。例えば、レジスタ３１の要素（０）３１ａに対する
フラグがセットされていれば、レジスタ３２の要素
（０）３２ａのメモリアクセスが有効となる。
【００３７】次に、上述のように構成したリストベクト
ル処理装置の動作について、図２を参照して説明する。
ル処理装置の動作について、図２を参照して説明する。
【００３８】図２（ｄ）は、図３の実施例の場合のメモ
リアクセス動作を示す図で、同時処理要素の検出条件お
よび方法は、図２（ｂ）の場合と同じである。
リアクセス動作を示す図で、同時処理要素の検出条件お
よび方法は、図２（ｂ）の場合と同じである。
【００３９】レジスタ３１には、８個のリストベクトル
の要素（０）３１ａ〜要素（７）３１ｈとして「５，
Ｂ，３，Ａ，５，６，６，９」が格納されている。
の要素（０）３１ａ〜要素（７）３１ｈとして「５，
Ｂ，３，Ａ，５，６，６，９」が格納されている。
【００４０】第１回目のアクセスでは、同時並列処理要
素検出回路３６によってこれらの要素のメモリポートの
競合のチェックを行い、要素（０）３１ａ〜要素（３）
３１ｄの「５，Ｂ，３，Ａ」の４個の要素を同時並列処
理する。
素検出回路３６によってこれらの要素のメモリポートの
競合のチェックを行い、要素（０）３１ａ〜要素（３）
３１ｄの「５，Ｂ，３，Ａ」の４個の要素を同時並列処
理する。
【００４１】要素（０）３１ａ〜要素（３）３１ｄの
「５，Ｂ，３，Ａ」の４個の要素が１ブロックとして全
部処理できたため、レジスタ３１は、次のタイミングで
次のブロックの４個の要素（４）３１ｅ〜要素（７）３
１ｈの「５，６，６，９」を要素（０）３１ａ〜要素
（３）３１ｃの位置に移動し、レジスタ３５に格納して
ある１ブロックの４個の要素（４）３５ｅ〜要素（７）
３５ｈの「Ｄ，Ｅ，Ａ，０」を要素（４）３１ｅ〜要素
（７）３１ｈの位置に移動して格納する。このとき、レ
ジスタ３５には、後続の１ブロックの「Ｃ，Ｅ，Ｃ，
８」がリストベクトルバッファ３０から格納される。
「５，Ｂ，３，Ａ」の４個の要素が１ブロックとして全
部処理できたため、レジスタ３１は、次のタイミングで
次のブロックの４個の要素（４）３１ｅ〜要素（７）３
１ｈの「５，６，６，９」を要素（０）３１ａ〜要素
（３）３１ｃの位置に移動し、レジスタ３５に格納して
ある１ブロックの４個の要素（４）３５ｅ〜要素（７）
３５ｈの「Ｄ，Ｅ，Ａ，０」を要素（４）３１ｅ〜要素
（７）３１ｈの位置に移動して格納する。このとき、レ
ジスタ３５には、後続の１ブロックの「Ｃ，Ｅ，Ｃ，
８」がリストベクトルバッファ３０から格納される。
【００４２】次に同時並列処理要素検出回路３６は、レ
ジスタ３１の８個のリストベクトルの要素「５，６，
６，９，Ｄ，Ｅ，Ａ，０」のメモリポートの競合のチェ
ックを行い、「５，６」の２個の要素を第２回目のアク
セスにおいて同時並列処理する。この時点では、４個の
要素のすべてが処理されたブロックがないため、レジス
タ３１はホールドされ、次のタイミングにおいて「６，
９，Ｄ，Ｅ，Ａ，０」の６個の要素のメモリポートの競
合のチェックが行われる。
ジスタ３１の８個のリストベクトルの要素「５，６，
６，９，Ｄ，Ｅ，Ａ，０」のメモリポートの競合のチェ
ックを行い、「５，６」の２個の要素を第２回目のアク
セスにおいて同時並列処理する。この時点では、４個の
要素のすべてが処理されたブロックがないため、レジス
タ３１はホールドされ、次のタイミングにおいて「６，
９，Ｄ，Ｅ，Ａ，０」の６個の要素のメモリポートの競
合のチェックが行われる。
【００４３】第３回目のアクセスのときは、６個の要素
「６，９，Ｄ，Ｅ，Ａ，０」がすべて処理され、レジス
タ３１には、次の２ブロックの８個のリストベクトルの
要素「Ｃ，Ｅ，Ｃ，８，０，３，８，３」が格納され
る。
「６，９，Ｄ，Ｅ，Ａ，０」がすべて処理され、レジス
タ３１には、次の２ブロックの８個のリストベクトルの
要素「Ｃ，Ｅ，Ｃ，８，０，３，８，３」が格納され
る。
【００４４】以下同様に、４個の要素を１ブロックとし
て一括してレジスタ３１に格納されながら、上述の動作
が繰返えされる。この結果、１０回のメモリアクセスに
よって４０個の要素の処理を行うことが可能となり、ス
ループットが向上する。
て一括してレジスタ３１に格納されながら、上述の動作
が繰返えされる。この結果、１０回のメモリアクセスに
よって４０個の要素の処理を行うことが可能となり、ス
ループットが向上する。
【００４５】
【発明の効果】以上説明したように、本発明のリストベ
クトル処理装置は、リストベクトルの要素の同時並列処
理を行ったとき、その処理によって空いたレジスタの空
間に、後続のリストベクトルの要素を単独にまたはブロ
ック単位に補充し、次回の処理のとき、その補充した要
素を含むリストベクトルの要素の同時並列処理の可能性
をチェックすることにより、リストベクトルの要素の同
時並列処理を効率よく行うことが可能になるという効果
があり、従ってリストベクトルのロードおよびストア処
理のスループットを向上させることができるという効果
がある。
クトル処理装置は、リストベクトルの要素の同時並列処
理を行ったとき、その処理によって空いたレジスタの空
間に、後続のリストベクトルの要素を単独にまたはブロ
ック単位に補充し、次回の処理のとき、その補充した要
素を含むリストベクトルの要素の同時並列処理の可能性
をチェックすることにより、リストベクトルの要素の同
時並列処理を効率よく行うことが可能になるという効果
があり、従ってリストベクトルのロードおよびストア処
理のスループットを向上させることができるという効果
がある。
【図１】本発明の第一の実施例を示すブロック図であ
る。
る。
【図２】図１および図３の実施例の動作を示す説明図で
ある。
ある。
【図３】本発明の第二の実施例を示すブロック図であ
る。
る。
【図４】従来のリストベクトル処理装置の一例を示すブ
ロック図である。
ロック図である。
１０・２０・３０ リストベクトルバッファ １１・１２・１４・２１・２２・３１・３２・３５
レジスタ １３ 処理要素シフト回路１３ １５・２３・３６ 同時並列処理要素検出回路 １６・２４・３７ メモリアクセス有効フラグ群 ３３・３４ セレクタ １００・２００・３００ 信号線
レジスタ １３ 処理要素シフト回路１３ １５・２３・３６ 同時並列処理要素検出回路 １６・２４・３７ メモリアクセス有効フラグ群 ３３・３４ セレクタ １００・２００・３００ 信号線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−68069（ＪＰ，Ａ) 特開 平３−263242（ＪＰ，Ａ) 特開 平１−173165（ＪＰ，Ａ) 特開 昭51−68735（ＪＰ，Ａ) 特開 昭60−74080（ＪＰ，Ａ) 特開 平４−156628（ＪＰ，Ａ) 特開 平７−73095（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/10 - 17/18 G06F 12/00 550 - 12/06 G06F 13/16 - 13/18
Claims (2)
- 【請求項１】 ベクトル演算を行う複数のベクトル演算
部と、複数のバンクを有し同時並列処理を行うことが可
能な複数のポートを有するメモリモジュールで構成され
る複数の主記憶部と、前記ベクトル演算部と前記主記憶
部とのインタフェースを制御するインタフェース制御部
とを備える情報処理装置のリストベクトル処理装置にお
いて、 ベクトルレジスタから転送された要素をリストベクトル
の要素の順番に従って格納するリストベクトルバッファ
と、 前記リストベクトルバッファから読出した８個の要素を
格納しそれらを同時に読出すことができる第一のレジス
タと、 前記第一のレジスタに格納した要素の次の８個の要素を
格納する第二のレジスタと、 前記第一のレジスタに格納してある要素の中の先頭の要
素から要素順に連続して並列処理が可能な要素数を検出
する同時並列処理要素検出回路と、 次のタイミングにおいて前記第一のレジスタに格納した
各要素を格納する第三のレジスタと、 前記同時並列処理要素検出回路によって同時並列処理が
可能であることが検出された各要素に関するメモリアク
セス有効フラグを格納するメモリアクセス有効フラグ群
と、 前記同時並列処理要素検出回路で検出された要素数だ
け、前記第一のレジスタおよび前記第二のレジスタおよ
び前記リストベクトルバッファの順で並べた要素をシフ
トする処理要素シフト回路とを備えることを特徴とする
リストベクトル処理装置。 - 【請求項２】 ベクトル演算を行う複数のベクトル演算
部と、複数のバンクを有し同時並列処理を行うことが可
能な複数のポートを有するメモリモジュールで構成され
る複数の主記憶部と、前記ベクトル演算部と前記主記憶
部とのインタフェースを制御するインタフェース制御部
とを備える情報処理装置のリストベクトル処理装置にお
いて、 ベクトルレジスタから転送された要素をリストベクトル
の要素の順番に従って格納するリストベクトルバッファ
と、 前記リストベクトルバッファから読出した４個の要素を
１ブロックとする２ブロックを格納しそれらを同時に読
出すことができる第一のレジスタと、 前記第一のレジスタに格納した要素の次の１ブロックの
４個の要素を格納する第二のレジスタと、 前記第一のレジスタに格納してある要素に対して同時に
並列処理が可能な要素順に連続した要素を検出するとと
もにブロック単位に要素が全て処理できたことを検出し
て信号を出力する同時並列処理要素検出回路と、 前記同時並列処理要素検出回路からの信号によって前記
第一のレジスタの１番目のブロックとして格納する４個
の要素を、前記第一のレジスタの２番目のブロックと前
記第二のレジスタと前記リストベクトルバッファの中か
ら選択する第一のセレクタと、 前記同時並列処理要素検出回路からの信号によって前記
第一のレジスタの２番目のブロックとして格納する４個
の要素を、前記第二のレジスタと前記リストベクトルバ
ッファの中から選択する第二のセレクタと、 次のタイミングにおいて前記第一のレジスタに格納した
各要素を格納する第三のレジスタと、 前記同時並列処理要素検出回路によって同時並列処理が
可能であることが要素順に連続して検出された要素のメ
モリアクセス有効フラグを格納するメモリアクセス有効
フラグ群とを備えたことを特徴とするリストベクトル処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28289293A JP3245488B2 (ja) | 1993-11-12 | 1993-11-12 | リストベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28289293A JP3245488B2 (ja) | 1993-11-12 | 1993-11-12 | リストベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141326A JPH07141326A (ja) | 1995-06-02 |
| JP3245488B2 true JP3245488B2 (ja) | 2002-01-15 |
Family
ID=17658456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28289293A Expired - Fee Related JP3245488B2 (ja) | 1993-11-12 | 1993-11-12 | リストベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3245488B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9378182B2 (en) * | 2012-09-28 | 2016-06-28 | Intel Corporation | Vector move instruction controlled by read and write masks |
-
1993
- 1993-11-12 JP JP28289293A patent/JP3245488B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07141326A (ja) | 1995-06-02 |
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