JPH0719221B2 - 記憶制御方式 - Google Patents
記憶制御方式Info
- Publication number
- JPH0719221B2 JPH0719221B2 JP63328031A JP32803188A JPH0719221B2 JP H0719221 B2 JPH0719221 B2 JP H0719221B2 JP 63328031 A JP63328031 A JP 63328031A JP 32803188 A JP32803188 A JP 32803188A JP H0719221 B2 JPH0719221 B2 JP H0719221B2
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- JP
- Japan
- Prior art keywords
- request
- main memory
- access
- bank
- accessible
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のバンクよりなる主記憶装置を高速度で
次々とアクセスするにあたり、バンクのいずれかが空き
状態にあれば、リクエストの受けつけ順に従うことなく
これをアクセスして行くようにした記憶制御方式に関す
るものである。
次々とアクセスするにあたり、バンクのいずれかが空き
状態にあれば、リクエストの受けつけ順に従うことなく
これをアクセスして行くようにした記憶制御方式に関す
るものである。
［従来の技術］ 従来、この種の記憶制御方式として特開昭51−68735号
公報に開示されたものが知られている。この開示された
記憶制御方式は、アクセスすべきバンク情報がセットさ
れ、そのバンク情報が順次シフトされて行く複数のレジ
スタと、バンクの状態を指示する状態表示手段と、状態
表示手段からの状態指示情報と各レジスタの内容とにも
とづき当該レジスタによるアクセスを可能にするアクセ
ス可能指示手段と、各レジスタの内容にもとづくアクセ
スの競合を処理する優先順位決定手段とをそなえ、優先
順位決定手段における競合処理においてより後段位置に
あるレジスタによるアクセスを優先せしめることによっ
て行われていた。
公報に開示されたものが知られている。この開示された
記憶制御方式は、アクセスすべきバンク情報がセットさ
れ、そのバンク情報が順次シフトされて行く複数のレジ
スタと、バンクの状態を指示する状態表示手段と、状態
表示手段からの状態指示情報と各レジスタの内容とにも
とづき当該レジスタによるアクセスを可能にするアクセ
ス可能指示手段と、各レジスタの内容にもとづくアクセ
スの競合を処理する優先順位決定手段とをそなえ、優先
順位決定手段における競合処理においてより後段位置に
あるレジスタによるアクセスを優先せしめることによっ
て行われていた。
［発明が解決しようとする課題］ 上述した従来の記憶制御方式は、複数のアクセス要求に
対し、同時にアクセス可能か否かを判定しなければなら
ず、さらに、優先順位決定手段による競合処理が必要と
なるため、ハードウェア量が増え、制御が複雑となり、
ディレイタイムも厳しくなるという問題点がある。
対し、同時にアクセス可能か否かを判定しなければなら
ず、さらに、優先順位決定手段による競合処理が必要と
なるため、ハードウェア量が増え、制御が複雑となり、
ディレイタイムも厳しくなるという問題点がある。
［課題を解決するための手段］ 本発明による記憶制御方式は、複数のバンクよりなる主
記憶装置と処理装置とに接続され、主記憶装置のバンク
がアクセス可能なときに限り、処理装置からの主記憶ア
クセス要求を処理するメモリアクセス制御装置に於い
て、 主記憶装置の各バンクのアクセス可能状態を指示し、状
態指示信号を出力するバンク状態表示手段と、 処理装置からの主記憶装置に対するアクセス要求を入力
し、入力リクエストを出力するリクエスト受付ポート手
段と、 入力リクエストとシフトされたリクエストとを受け、そ
の１つを選択し、選択されたリクエストを出力する選択
手段と、 状態指示信号の内容により、選択されたリクエストが実
行可能かどうかを判定し、実行可能と判定した場合には
アクセス可能リクエストを、実行不可能と判定した場合
にはアクセス不可リクエストを出力する判定手段と、 アクセス不可リクエストを一定時間シフトし、シフトさ
れたリクエストを出力するシフト手段と、 アクセス可能リクエストを受け、主記憶装置に対する読
み出しおよび書き込み要求を主記憶アクセス要求として
生成し、要求アドレス、データとともに主記憶装置に出
力する主記憶アクセス手段と、 主記憶アクセス要求に対する前記主記憶装置からのリプ
ライデータを格納し、リプライデータをリクエスト受付
順に整列した後、格納されたリプライデータを要求元処
理装置へ出力する格納手段とを有する。
記憶装置と処理装置とに接続され、主記憶装置のバンク
がアクセス可能なときに限り、処理装置からの主記憶ア
クセス要求を処理するメモリアクセス制御装置に於い
て、 主記憶装置の各バンクのアクセス可能状態を指示し、状
態指示信号を出力するバンク状態表示手段と、 処理装置からの主記憶装置に対するアクセス要求を入力
し、入力リクエストを出力するリクエスト受付ポート手
段と、 入力リクエストとシフトされたリクエストとを受け、そ
の１つを選択し、選択されたリクエストを出力する選択
手段と、 状態指示信号の内容により、選択されたリクエストが実
行可能かどうかを判定し、実行可能と判定した場合には
アクセス可能リクエストを、実行不可能と判定した場合
にはアクセス不可リクエストを出力する判定手段と、 アクセス不可リクエストを一定時間シフトし、シフトさ
れたリクエストを出力するシフト手段と、 アクセス可能リクエストを受け、主記憶装置に対する読
み出しおよび書き込み要求を主記憶アクセス要求として
生成し、要求アドレス、データとともに主記憶装置に出
力する主記憶アクセス手段と、 主記憶アクセス要求に対する前記主記憶装置からのリプ
ライデータを格納し、リプライデータをリクエスト受付
順に整列した後、格納されたリプライデータを要求元処
理装置へ出力する格納手段とを有する。
［実施例］ 以下、本発明について図面を参照して説明する。
第１図を参照すると、本発明の記憶制御方式が適用され
るメモリアクセス制御装置は、演算処理装置や入出力処
理装置などの処理装置と、Ｎバンクよりなる主記憶に接
続されている。
るメモリアクセス制御装置は、演算処理装置や入出力処
理装置などの処理装置と、Ｎバンクよりなる主記憶に接
続されている。
メモリアクセス制御装置は、リクエストの受付ポート部
１と、リクエスト処理部２から構成されている。
１と、リクエスト処理部２から構成されている。
リクエスト受付ポート部１は、処理装置からのリクエス
トを受付けるリクエスト受付バッファ11を有する。ここ
で、要求元からのリクエストとは、リクエストアドレ
ス，書き込み，読み出しなどの動作指示を示すリクエス
トコード，ストアデータなどをさす。バッファ読出レジ
スタには、リクエスト受付バッファ11の出力RQを受け、
入力リクエストを出力する。
トを受付けるリクエスト受付バッファ11を有する。ここ
で、要求元からのリクエストとは、リクエストアドレ
ス，書き込み，読み出しなどの動作指示を示すリクエス
トコード，ストアデータなどをさす。バッファ読出レジ
スタには、リクエスト受付バッファ11の出力RQを受け、
入力リクエストを出力する。
バンク状態表示部21は、主記憶のすべてのバンクに対し
て、それぞれ１つのフリップフロップ（F/F）を持ち、
そのバンクが空いているのかどうかを示す状態指示信号
を出力する。
て、それぞれ１つのフリップフロップ（F/F）を持ち、
そのバンクが空いているのかどうかを示す状態指示信号
を出力する。
選択回路22は、入力リクエストと後述するシフトされた
リクエストとを受け、通常はシフトされたリクエスト
を、シフトされたリクエストがないときは入力リクエス
トを選択し、選択されたリクエストを出力する。
リクエストとを受け、通常はシフトされたリクエスト
を、シフトされたリクエストがないときは入力リクエス
トを選択し、選択されたリクエストを出力する。
アクセス可／否判定回路23は、状態指示信号の内容によ
り、選択されたリクエストが実行可能かどうか、すなわ
ち、主記憶に対するアクセスが可能か不可能かを判定す
る。アクセス可／否判定回路23は、選択されたリクエス
トが主記憶アクセス可能と判定したときはアクセス可能
リクエストMRQを出力し、選択されたリクエストが主記
憶アクセス不可能と判定したときはアクセス不可リクエ
ストを出力する。
り、選択されたリクエストが実行可能かどうか、すなわ
ち、主記憶に対するアクセスが可能か不可能かを判定す
る。アクセス可／否判定回路23は、選択されたリクエス
トが主記憶アクセス可能と判定したときはアクセス可能
リクエストMRQを出力し、選択されたリクエストが主記
憶アクセス不可能と判定したときはアクセス不可リクエ
ストを出力する。
第1,第2,第３の持回りレジスタ24,25,26は、アクセス不
可リクエストを受け、一定時間持回った後、上記シフト
されたリクエストを出力する。本実施例では、３段の持
回りレジスタにより構成しているが、このレジスタの段
数は、主記憶のアクセスタイム、およびバンク数をもと
にして決められるべき値である。アクセス可／否判定回
路23により主記憶アクセス不可能と判定されたアクセス
不可リクエストが第1,第2,第３の持回りレジスタ24,25,
26で持回られている間にバッファ読出レジスタ12出力の
入力リクエストが選択回路22により選択リクエストとし
て選択されアクセス可／否判定回路23により主記憶アク
セス可能と判定された場合などには、実際の主記憶への
アクセスが前後するようなこともあるため、後述するリ
プライデータ格納バッファ29でリプライデータをリクエ
スト受付順に整列する。
可リクエストを受け、一定時間持回った後、上記シフト
されたリクエストを出力する。本実施例では、３段の持
回りレジスタにより構成しているが、このレジスタの段
数は、主記憶のアクセスタイム、およびバンク数をもと
にして決められるべき値である。アクセス可／否判定回
路23により主記憶アクセス不可能と判定されたアクセス
不可リクエストが第1,第2,第３の持回りレジスタ24,25,
26で持回られている間にバッファ読出レジスタ12出力の
入力リクエストが選択回路22により選択リクエストとし
て選択されアクセス可／否判定回路23により主記憶アク
セス可能と判定された場合などには、実際の主記憶への
アクセスが前後するようなこともあるため、後述するリ
プライデータ格納バッファ29でリプライデータをリクエ
スト受付順に整列する。
主記憶アクセス制御部27は、アクセス可能リクエストを
受け、主記憶に対してアクセス要求を作成し出力する。
アクセス可／否判定回路23から出力されるアクセス可能
リクエストは、要求元からのリクエストアクセスアドレ
ス，リクエストコード（リード／ライトなどの動作指
定），ストアデータである。そして、主記憶アクセス制
御部27は、これに対する主記憶28からのリプライデータ
を受け取り、それをリプライデータ格納バッファ29に出
力する。
受け、主記憶に対してアクセス要求を作成し出力する。
アクセス可／否判定回路23から出力されるアクセス可能
リクエストは、要求元からのリクエストアクセスアドレ
ス，リクエストコード（リード／ライトなどの動作指
定），ストアデータである。そして、主記憶アクセス制
御部27は、これに対する主記憶28からのリプライデータ
を受け取り、それをリプライデータ格納バッファ29に出
力する。
主記憶28は、主記憶アクセス制御部27からのアクセス要
求に対しリプライデータを返す。リプライデータ格納バ
ッファ29は、前述のように、リプライデータをリクエス
ト受付順に整列した後、格納されたリプライデータを要
求元処理装置へ出力する。
求に対しリプライデータを返す。リプライデータ格納バ
ッファ29は、前述のように、リプライデータをリクエス
ト受付順に整列した後、格納されたリプライデータを要
求元処理装置へ出力する。
第２図は、この間の処理をタイムチャートの形で表した
ものである。図示の場合、アドレス情報「１」から
「７」が順にレジスタ12にセットされてきたものとして
示されている。そして、レジスタ12からアドレス情報
「１」のアクセス、レジスタ12からアドレス情報「３」
のアクセス、レジスタ26からアドレス情報「２」のアク
セス、レジスタ12からアドレス情報「５」のアクセス、
レジスタ12からアドレス情報「６」のアクセス、レジス
タ12からアドレス情報「７」のアクセス、レジスタ26か
らアドレス情報「４」のアクセス、…と行われたものと
している。
ものである。図示の場合、アドレス情報「１」から
「７」が順にレジスタ12にセットされてきたものとして
示されている。そして、レジスタ12からアドレス情報
「１」のアクセス、レジスタ12からアドレス情報「３」
のアクセス、レジスタ26からアドレス情報「２」のアク
セス、レジスタ12からアドレス情報「５」のアクセス、
レジスタ12からアドレス情報「６」のアクセス、レジス
タ12からアドレス情報「７」のアクセス、レジスタ26か
らアドレス情報「４」のアクセス、…と行われたものと
している。
すなわち、タイミングT1において、レジスタ12にアドレ
ス情報「１」がセットされたとき、アドレス情報「１」
が指示しているバンクが空き状態になり、タイミングT2
において実際にアクセスされたものと示されている。タ
イミングT3において、レジスタ12にアドレス情報「３」
がセットされたとき、アドレス情報「３」が指示してい
るバンクが空き状態になり、タイミングT4において実際
にアクセスされたものとして示されている。また、タイ
ミングT5においてアドレス状態「２」がレジスタ26にセ
ットされたとき、アドレス情報「２」が指示するバンク
が空き状態になり、タイミングT6において実際にアクセ
スされたものと示されている。以上、同様にして処理が
進んで行く。なお、タイミングT5およびT7においては、
レジスタ12,レジスタ26ともにアドレス情報がセットさ
れているが、実際に主記憶アクセス可能かどうかを判定
されるのはレジスタ26にセットされたアドレス情報のみ
である。タイミングT5では、アクセス可能と判定された
場合、タイミングT7では、アクセス不可能と判定された
場合が示されている。
ス情報「１」がセットされたとき、アドレス情報「１」
が指示しているバンクが空き状態になり、タイミングT2
において実際にアクセスされたものと示されている。タ
イミングT3において、レジスタ12にアドレス情報「３」
がセットされたとき、アドレス情報「３」が指示してい
るバンクが空き状態になり、タイミングT4において実際
にアクセスされたものとして示されている。また、タイ
ミングT5においてアドレス状態「２」がレジスタ26にセ
ットされたとき、アドレス情報「２」が指示するバンク
が空き状態になり、タイミングT6において実際にアクセ
スされたものと示されている。以上、同様にして処理が
進んで行く。なお、タイミングT5およびT7においては、
レジスタ12,レジスタ26ともにアドレス情報がセットさ
れているが、実際に主記憶アクセス可能かどうかを判定
されるのはレジスタ26にセットされたアドレス情報のみ
である。タイミングT5では、アクセス可能と判定された
場合、タイミングT7では、アクセス不可能と判定された
場合が示されている。
上記のようにアクセスが行われたとき、アクセスの順番
が前後するが、これは、リプライデータ格納バッファ29
により補正され、要求元処理装置に出力される。
が前後するが、これは、リプライデータ格納バッファ29
により補正され、要求元処理装置に出力される。
［発明の効果］ 以上説明したように、本発明により、バードウェア量の
増加，制御の複雑化，ディレイタイムの増加を招くこと
なく、バンク状態に応じてアクセス順序を前後させるこ
とにより、主記憶高速アクセスが可能になった。
増加，制御の複雑化，ディレイタイムの増加を招くこと
なく、バンク状態に応じてアクセス順序を前後させるこ
とにより、主記憶高速アクセスが可能になった。
第１図は本発明の一実施例による記憶制御方式が適用さ
れるメモリアクセス制御装置の構成を示すブロック
図、、第２図は第１図のその処理の一例を表すタイムチ
ャートである。 １…リクエスト受付ポート部、11…リクエスト受付バッ
ファ、12…バッファ読出レジスタ、２…リクエスト処理
部、21…バンク状態表示部、22…選択回路、23…アクセ
ス可／否判定回路、24…第１の持回りレジスタ、25…第
２の持回りレジスタ、26…第３の持回りレジスタ、27…
主記憶アクセス制御部、28…主記憶、29…リプライデー
タ格納バッファ。
れるメモリアクセス制御装置の構成を示すブロック
図、、第２図は第１図のその処理の一例を表すタイムチ
ャートである。 １…リクエスト受付ポート部、11…リクエスト受付バッ
ファ、12…バッファ読出レジスタ、２…リクエスト処理
部、21…バンク状態表示部、22…選択回路、23…アクセ
ス可／否判定回路、24…第１の持回りレジスタ、25…第
２の持回りレジスタ、26…第３の持回りレジスタ、27…
主記憶アクセス制御部、28…主記憶、29…リプライデー
タ格納バッファ。
Claims (1)
- 【請求項１】複数のバンクよりなる主記憶装置と処理装
置とに接続され、前記主記憶装置のバンクがアクセス可
能なときに限り、前記処理装置からの主記憶アクセス要
求を処理するメモリアクセス制御装置に於いて、 前記主記憶装置の各バンクのアクセス可能状態を指示
し、状態指示信号を出力するバンク状態表示手段と、 前記処理装置からの前記主記憶装置に対するアクセス要
求を入力し、入力リクエストを出力するリクエスト受付
ポート手段と、 前記入力リクエストとシフトされたリクエストとを受
け、その１つを選択し、選択されたリクエストを出力す
る選択手段と、 前記状態指示信号の内容により、前記選択されたリクエ
ストが実行可能かどうかを判定し、実行可能と判定した
場合にはアクセス可能リクエストを、実行不可能と判定
した場合にはアクセス不可リクエストを出力する判定手
段と、 前記アクセス不可リクエストを一定時間シフトし、前記
シフトされたリクエストを出力するシフト手段と、 前記アクセス可能リクエストを受け、前記主記憶装置に
対する読み出し、および書き込み要求を前記主記憶アク
セス要求として生成し、要求アドレス、データとともに
前記主記憶装置に出力する主記憶アクセス手段と、 前記主記憶アクセス要求に対する前記主記憶装置からの
リプライデータを格納し、該リプライデータをリクエス
ト受付順に整列した後、格納されたリプライデータを要
求元処理装置へ出力する格納手段とを有し、 主記憶装置のバンクの状態に応じてアクセス順序を前後
させることを可能にした記憶制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328031A JPH0719221B2 (ja) | 1988-12-27 | 1988-12-27 | 記憶制御方式 |
| FR8917180A FR2641096A1 (en) | 1988-12-27 | 1989-12-26 | Method and device for monitoring access requests to the memory unit in a data processing system |
| US08/046,485 US5412792A (en) | 1988-12-27 | 1993-04-09 | Method and arrangement for controlling memory bank access requests in data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63328031A JPH0719221B2 (ja) | 1988-12-27 | 1988-12-27 | 記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02173844A JPH02173844A (ja) | 1990-07-05 |
| JPH0719221B2 true JPH0719221B2 (ja) | 1995-03-06 |
Family
ID=18205742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63328031A Expired - Fee Related JPH0719221B2 (ja) | 1988-12-27 | 1988-12-27 | 記憶制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5412792A (ja) |
| JP (1) | JPH0719221B2 (ja) |
| FR (1) | FR2641096A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748968A (en) * | 1996-01-05 | 1998-05-05 | Cirrus Logic, Inc. | Requesting device capable of canceling its memory access requests upon detecting other specific requesting devices simultaneously asserting access requests |
| US9134919B2 (en) * | 2012-03-29 | 2015-09-15 | Samsung Electronics Co., Ltd. | Memory device including priority information and method of operating the same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3603935A (en) * | 1969-05-12 | 1971-09-07 | Xerox Corp | Memory port priority access system with inhibition of low priority lock-out |
| US4017840A (en) * | 1973-06-15 | 1977-04-12 | Gte Automatic Electric Laboratories Incorporated | Method and apparatus for protecting memory storage location accesses |
| CA1102007A (en) * | 1979-05-15 | 1981-05-26 | Prem L. Sood | Duplicated memory system having status indication |
| JPS57211659A (en) * | 1981-06-23 | 1982-12-25 | Fujitsu Ltd | Memory access controller |
| JPS58222361A (ja) * | 1982-06-18 | 1983-12-24 | Fujitsu Ltd | デ−タ処理システムにおけるアクセス要求の優先順位決定制御方式 |
| JPS58225432A (ja) * | 1982-06-24 | 1983-12-27 | Toshiba Corp | 要求バツフア装置 |
| US4901230A (en) * | 1983-04-25 | 1990-02-13 | Cray Research, Inc. | Computer vector multiprocessing control with multiple access memory and priority conflict resolution method |
| JPS6015771A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | ベクトルプロセッサ |
| JPS60120449A (ja) * | 1983-12-01 | 1985-06-27 | Fujitsu Ltd | アクセス処理方式 |
| US4835672A (en) * | 1984-04-02 | 1989-05-30 | Unisys Corporation | Access lock apparatus for use with a high performance storage unit of a digital data processing system |
| US4674032A (en) * | 1984-04-02 | 1987-06-16 | Unisys Corporation | High-performance pipelined stack with over-write protection |
| US4652993A (en) * | 1984-04-02 | 1987-03-24 | Sperry Corporation | Multiple output port memory storage module |
| US4633434A (en) * | 1984-04-02 | 1986-12-30 | Sperry Corporation | High performance storage unit |
| JPS61150059A (ja) * | 1984-12-24 | 1986-07-08 | Sony Corp | デ−タ処理装置 |
| JPH0628051B2 (ja) * | 1986-04-25 | 1994-04-13 | 株式会社日立製作所 | 記憶制御方式 |
| JPS6356754A (ja) * | 1986-08-28 | 1988-03-11 | Toshiba Corp | 入出力チヤネル |
-
1988
- 1988-12-27 JP JP63328031A patent/JPH0719221B2/ja not_active Expired - Fee Related
-
1989
- 1989-12-26 FR FR8917180A patent/FR2641096A1/fr active Granted
-
1993
- 1993-04-09 US US08/046,485 patent/US5412792A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02173844A (ja) | 1990-07-05 |
| FR2641096A1 (en) | 1990-06-29 |
| FR2641096B1 (ja) | 1994-09-02 |
| US5412792A (en) | 1995-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |