JPH0218638A

JPH0218638A - データ制御システム

Info

Publication number: JPH0218638A
Application number: JP16928288A
Authority: JP
Inventors: Toshinao Ide; 井手　敏直
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-07-07
Filing date: 1988-07-07
Publication date: 1990-01-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明はデータ制御システムに関し、特に複数のバイ１
−から構成され、これらバイトか各バイト単位で対応す
るアドレスに夫々記憶されてなるデータが複数のバンク
にまたかって記憶されている記憶手段を有するデータ制
御システムに関する。

従来技術従来、２バイトバス方式のメモリ読出しの制御方法にお
いては１つのワード内の連続データは１凹のアクセスに
て読出した後、アラインメント（Ａｌｉｇｎｍｅｎｔ　
　：整列）して連続したデータとしてバスに送出してい
た。しかしながら、２つのワードにまたがるデータの場
合には１回のメモリ読出しでは不可能であり、２回のメ
モリアクセスを行いそれぞれのアクセスのデータをＣＰ
　Ｕ　（ＣｅｎｔｒａＰｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ
　）において処理し、連続データとして使用しなければ
ならなかった。

その従来のメモリ読出しの制御方法について第２図を用
いて説明する。第２図はメモリ上でのピット、バイ１〜
及びワードの構成を示す概念図である。

図においては、第１ワードがＡ〜Ａ　＋３番地に格納さ
れたデータにより構成されている。また、第２ワードは
Ａ＋４〜Ａ　−ｈ　７番地に格納されたデ−タにより構
成されている。

一方、Ａ〜Ａ＋７の各番地には８ピツト（１バイ１〜）
のデータか格納されており、１つの番地をアクセスする
と、その番地に格納されているデータか属するワード全
体が読出されるようになっている。

従来の２バイトバス方式のシステムにおけるメモリ読出
しは（Ａ、Ａ＋１）、（Ａ＋２．Ａ＋３）（Ａ＋４．Ａ
＋５）、（Ａ＋６．Ａ＋７＞の２バイトずつ行われてい
た。また、一部連続した（Ａ＋１．Ａ＋２）、（Ａ＋５
．Ａ＋６＞の２バイトの読出しも可能であった。しかし
、第１ワードから第２ワードにまたがる（Ａ＋３．Ａ＋
４）という連続データの同時読出しはできないため、２
回のアクセスにて（Ａ＋２．Ａ＋３）と（Ａ＋４　。

Ａ＋５）とを読出した後、合成する処理か必要であった
。

したがって、２つのワードにまたがる連続した２バイト
のデータをメモリから読出し、使用する場合、最初のメ
モリアクセスであるワードの最終パイＩ〜を取出してレ
ジスタに保持し、２回目のメモリアクセスで次のワード
の最初のパイ１〜を読出し先に読出していたバイトと連
続するようにレジスタにセットして使用しなければなら
ないため、処理か煩雑かつ時間かかかるという欠点かあ
った。

発明の目的本発明の目的は２つのワードにまたがって記憶されてい
るデータを１回のアクセスで読出すことができるデータ
制御システムを提供することである。

発明の構成本発明のデータ制御システムは、複数のパイ１−から構
成され、これらバイトが各バイト単位で対応するアドレ
スに夫々記憶されてなるデータが複数のバンクにまたか
って記憶されている記憶手段を有するデータ制御システ
ムであって、前記記憶手段の複数のアドレスを同時に指
定してバイト単位でデータを読出すデータ続出手段と、
前記データ続出手段により読出された各バイトのうち必
要なデータを構成すべきバイトを選択して送出するデー
タ送出手段とを有することを特徴とする。

実施例以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるデータ制御システムの一実施例の
構成を示す系統図である。図において本発明の一実施例
によるデータ制御システムは、フリップフロップ（Ｆ／
Ｆ）１と、選択回路３と、メモリデータ格納部５及び６
と、アラインメント回路７と、加算器１０と、アンド回
路１１及び１２とを含んで構成されており、パスライン
９に出カデータ８を送出するものである。

フリップフロップ１は１つのワード内のデータを送出す
る場合に「０」がセットされ、２つのワードにまたがる
データを送出する場合には「１」かセットされるもので
ある。このフリップフロッグ−の出力１３はアンド回路
１１及び１２に夫々入力されている。

２はメモリデータ格納部５及び６をアクセスする際のア
ドレスであり、加算回路１ｏ及びメモリデータ格納部６
に入力される他に選択回路３に入力されている。

加算回路１０はアドレス２に４を加えるものであり、そ
の出力は選択回路３に入力されている。

ここでアドレス２に４を加えるということは、アドレス
２によって示される番地に格納されているデータか属す
るワードの次のワードを読出すためである。

また、ＡＯ及びＡ１はアドレス２の下位２ビツトである
。したがって、アドレス２がＡまたはＡ＋４番地（つま
り、４で割りきれる数の番地）を示しているときにはＡ
Ｉ　、ＡＯ＝　ｒｏｏ」、Ａ＋１またはＡ＋５番地（っ
まり、４で割ると余りが１）を示しているときにはＡＩ
　、ＡＯ−ｒｏｌｊとなる。同様にアドレス２がＡ＋２
ｔたはＡ＋６番地を示しているときにはＡＩ　、　ＡＯ
−ｒｌ　ＯＪ’、Ａ＋３またはＡ＋７番地を示している
ときにはＡ１、ＡＯ−ｒｌｌＪとなる。

さらにまた、ＡＯはアンド回路１１及び１２に夫々入力
されており、Ａ１はアンド回路１１に入力される他に選
択信号ｓ１としてアラインメント回路７に入力されてい
る。

アンド回路１１の出力４は選択回路３の選択信号となっ
ており、選択回路３は出力４が「１」のとき加算回路１
０の出力を選択し、出力が１０」のときアドレス２を選
択して送出するものである。

また、アンド回路１２の出力は選択信号ＳＯとしてアラ
インメント回路７に入力されている。

メモリデータ格納部５及び６はバンク構造となっており
、１つのワードか２バイトずつに分割されて記憶されて
いる。したかって、例えばＡ番地をアクセスするとメモ
リデータ格納部５からＡ番地及びＡ−１−１番地に格納
されているデータがデータａ及びｂとして送出される。

また、Ａ＋３番地を指定した場合にはメモリデータ格納
部６からＡ＋２番地及びＡ＋３番地に格納されているデ
ータかデータＣ及びｄとして送出される。

アラインメント回路７は選択信号ＳＯ及びＳｌに応じて
データａ〜ｄの中から２つのデータを整列して出力デー
タ８として送出するものである。

その選択信号ＳＯ及びＳｌと出力データ８との関係につ
いて第３図を用いて説明する。

第３図は選択信号ＳＯ及びＳｌと出力データ８との関係
を示す表である。図において、選択信号ＳＯ及びＳｌが
ともに「０」のときデータａ及びｂか選択され、ａ、ｂ
の順で出力データ８として送出される（■）。

また、選択信号ＳＯか「１」、Ｓｌが「ＯＪのとき、デ
ータｂ及びＣか選択され、ｂ、ｃの順で出力データ８と
して送出される（■）。

さらにまた、選択信号ＳＯかｒｏｂ、Ｓｌが１１」のと
き、データＣ及びｄか選択され、ｃｄの順で出力データ
８として送出される（■）。

同様に選択信号ＳＯ及びＳｌがともに「１」のとき、デ
ータｄ及びａか選択され、ｄ、ａの順で出力データ８と
して送出される（■）。

かかる構成からなるデータ制御システムは、フリップフ
ロップ１の内容により大別して２種類の読出し動作を行
うものである。

（１）フリップフロップ１に「０」かセットされている
場合この場合、図示せぬＣＰＵからアドレス２がＡまたはＡ
＋１番地として送られてくると、フリップフロップ１の
内容が「０」であるため選択回路３に選択信号として入
力される出力４は「０」となる。これによりアドレス２
か選択され、メモリデータ格納部５へ供給される。それ
と同時にメモリデータ格納部６にもアドレス２か供給さ
れる。

したがって、メモリデータ格納部５及び６からのデータ
ａ、ｂ、ｃ、ｄには夫々Ａ、Ａ−１−１．Ａ＋２．Ａ＋
３番地の内容が出力され、アラインメント回路７へ送ら
れる。

ここで、アラインメント回路７の選択信号Ｓ１及びＳＯ
はアドレスの下位２ＥツトＡＯ及びＡ１に関連し、Ｓｌ
　＝ＡＩ　、ＳＯ＝ＡＯ・　（出力１３）という関係式
で与えられる。この場合には５１ＡＩ　、５Ｏ−ｒｏＪ
となり、ＡＯ−ｒＯＪの場合ＳＩ　　Ｓｏは０，０とな
りデータａ、ｂがアラインメント回路７の出力８として
パスライン９に送られることになる。つまり、パスライ
ン９にはＡ。

Ａ＋１番地の内容が送出される。

同様にアドレス２かＡ＋２またはＡ＋３番地として送ら
れてくる場合、Ｓｌ　、Ｓｏは１，０となりデータｃ、
ｄが選択されることになる。したかって、Ａ＋２．Ａ＋
３番地の内容かパスライン９に送出される。

（２）フリップフロップ１にｒｌＪがセットされている
場合この場合、アドレス２がＡまたはＡ＋２番地として送ら
れてくると、（１）と同様にＡ、Ａ＋１番地の内容また
はＡ＋２．Ａ＋３番地の内容がパスライン９に出力され
る。

一方アドレス２かＡ＋１またはＡ＋３番地を示す場合は
（１）と違いＡ＋１．Ａ＋２番地の内容またはＡ＋３．
Ａ＋４番地の内容が出力される。

まず、Ａ＋１番地のアドレスが供給された場合ＡＩ　、
ＡＯ−ｒｏＩＪとなるため選択信号である出力４は「０
」となり、メモリデータ格納部５６に与えられるアドレ
スはアドレス２そのままである。したがって、Ａ、Ａ＋
１．Ａ＋２．Ａ＋３番地の内容か夫々出力データａ、ｂ
、ｃ、ｄとして出力され、アラインメント回路７に送ら
れる。

このとき、アラインメント回路７への選択信号Ｓ１　、
ＳｏはＳｌ　＝ＡＩ　＝　ｒｏ」Ｓｏ　＝ＡＯ’ＩＪと
なりアラインメント回路７はデータｂ。

Ｃを選択し、パスライン９に出力データ８としてＡ＋１
．Ａ＋２番地の内容が出力される。

次にＡ＋３番地のアドレスが供給された場合Ａ１、ＡＯ
−ｒｌｌＪとなるためアンド回路１１が駆動され選択信
号である出力４はｒｌＪとなる。

すると、選択回路３は本来のアドレスに４番地を加算す
る加算器１１を通したアドレスを選択し、そのアドレス
はメモリデータ格納部５へ送られる。

したがって、メモリデータ格納部５においてはＡ＋４．
Ａ＋５番地がアクセスされる。また、メモリデータ格納
部６には本来のアドレスがそのｉｔ送られるのでＡ＋４
．Ａ＋５．Ａ＋２．Ａ−１−３番地の内容が夫々出力デ
゛−タａ、ｂ、ｃ、ｄとして出力され、アラインメント
回路７に送られる。

このとき、アラインメント回路７への選択信号８１　、
　ＳｏはＳｌ　＝ＡＩ−ｒ　ＩＪ　、　Ｓｏ　＝ＡＯｒ
　］、　Ｊとなり、アラインメント回路７はデータｄａ
を選択し、パスライン９に出力データ８としてＡ＋３．
Ａ＋４番地の内容が出力される。

つまり、本発明によれば、２つのワードにまたがって記
憶されているデータも１回のアクセスで読出すことかで
きるのである。

なお、本実施例においては、メモリデータ格納部か２つ
、すなわち２つのバンクに分割されて各ワードが記憶さ
れている場合について説明したが、３つ以上のバンクに
分割されて記憶されている場合においても同様の効果か
あることは明白である。

発明の詳細な説明したように本発明は、２つのワードにまたがるデ
ータを読出ず際、１回のアクセスでデータを読出してア
ラインメントすることにより処理が容易かつ時間か短く
て済むという効果かある。

【図面の簡単な説明】

第１図は本発明の実施例によるデータ制御システムの構
成を示す系統図、第２図はメモリ上でのピッ１へ、バイ
ト及びワードの構成を示ず概念図、第３図は選択信号と
出力データとの関係を示す表である。主要部分の符号の説明１・・・・・・フリップフロップ３・・・・・・選択回路５．６・・・・・・メモリデータ格納部７・・・・・・
アラインメント回路１０・・・・・・加算回路

Claims

【特許請求の範囲】

（１）複数のバイトから構成され、これらバイトが各バ
イト単位で対応するアドレスに夫々記憶されてなるデー
タが複数のバンクにまたがって記憶されている記憶手段
を有するデータ制御システムであって、前記記憶手段の
複数のアドレスを同時に指定してバイト単位でデータを
読出すデータ読出手段と、前記データ読出手段により読
出された各バイトのうち必要なデータを構成すべきバイ
トを選択して送出するデータ送出手段とを有することを
特徴とするデータ制御システム。