JPS6129031B2 - - Google Patents
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- JPS6129031B2 JPS6129031B2 JP9761179A JP9761179A JPS6129031B2 JP S6129031 B2 JPS6129031 B2 JP S6129031B2 JP 9761179 A JP9761179 A JP 9761179A JP 9761179 A JP9761179 A JP 9761179A JP S6129031 B2 JPS6129031 B2 JP S6129031B2
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- Japan
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- bank
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- 239000013598 vector Substances 0.000 claims description 70
- 238000003672 processing method Methods 0.000 claims description 6
- 230000015654 memory Effects 0.000 claims description 5
- 239000000872 buffer Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 4
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Description
【発明の詳細な説明】
本発明は、ベクトル演算処理方式、特にベクト
ル・データが格納されるｐ個のベクトル・レジス
タをｑ個のバンク単位のメモリに格納されてなり
かつ各ベクトル・データをパイプライン処理する
ベクトル演算処理方式において、書込みバンク単
位の空き待ちをなくすべく、フローテイング・ベ
クトル・アドレス・レジスタを用意して制御を管
理するようにしたベクトル演算処理方式に関する
ものである。
ル・データが格納されるｐ個のベクトル・レジス
タをｑ個のバンク単位のメモリに格納されてなり
かつ各ベクトル・データをパイプライン処理する
ベクトル演算処理方式において、書込みバンク単
位の空き待ちをなくすべく、フローテイング・ベ
クトル・アドレス・レジスタを用意して制御を管
理するようにしたベクトル演算処理方式に関する
ものである。
ベクトル演算においては、例えば16個のベクト
ル・レジスタを４個のバンク単位のメモリにイン
タリーブをかけて格納しておき、第０ベクトル・
レジスタから第０番目データ、第１番目データ…
…を読出すと共に第１ベクトル・レジスタから第
０番目データ、第１番目データ、……を読出し、
各データ毎にパイプライン処理を行なつて、例え
ば第２ベクトル・レジスタに格納する如き処理が
行なわれる。
ル・レジスタを４個のバンク単位のメモリにイン
タリーブをかけて格納しておき、第０ベクトル・
レジスタから第０番目データ、第１番目データ…
…を読出すと共に第１ベクトル・レジスタから第
０番目データ、第１番目データ、……を読出し、
各データ毎にパイプライン処理を行なつて、例え
ば第２ベクトル・レジスタに格納する如き処理が
行なわれる。
このような処理を行なう場合、第１図および第
２図を参照して後述する如く、第２ベクトル・レ
ジスタに対する書込み処理に当つて、バンク単位
の空きを待つためにバツフア・レジスタを用意せ
ざるを得ないことが生じる。
２図を参照して後述する如く、第２ベクトル・レ
ジスタに対する書込み処理に当つて、バンク単位
の空きを待つためにバツフア・レジスタを用意せ
ざるを得ないことが生じる。
本発明は上記の点を解決することを目的として
おり、本発明のベクトル演算処理方式は、ｍ語の
ベクトル・データを格納するｐ個のベクトル・レ
ジスタがｑ個（但しｐ＞ｑ）のバンク単位のメモ
リにインタリーブされて格納されてなり、上記バ
ンク単位から第R0ベクトル・レジスタ中の第ｒ
番目のデータと第R1ベクトル・レジスタ中の第
ｒ番目のデータとを演算して第R2（但しR2はR0
またはR1に等しい場合を含む）ベクトル・レジ
スタ中の第ｒ番目のデータとして格納するベクト
ル演算処理方式において、上記ｐ個のベクトル・
レジスタに対応して当該ベクトル中の第ｋ番目の
データが上記いずれのバンク単位に格納されてい
るかを指示するフローテイング・ベクトル・アド
レス・レジスタをもうけ、上記第R0ベクトル・
レジスタから第ｒ番目のデータを読出しかつ第
R1ベクトル・レジスタから第ｒ番目のデータを
読出すに当つて上記フローテイング・ベクトル・
アドレス・レジスタの内容を参照して読出し制御
を行なうと共に、上記第R2ベクトル・レジスタ
に第ｒ番目のデータを格納するに当つて上記フロ
ーテイング・ベクトル・アドレス・レジスタの内
容をセツトするよう書込み制御を行なうことを特
徴としている。以下図面を参照して説明する。
おり、本発明のベクトル演算処理方式は、ｍ語の
ベクトル・データを格納するｐ個のベクトル・レ
ジスタがｑ個（但しｐ＞ｑ）のバンク単位のメモ
リにインタリーブされて格納されてなり、上記バ
ンク単位から第R0ベクトル・レジスタ中の第ｒ
番目のデータと第R1ベクトル・レジスタ中の第
ｒ番目のデータとを演算して第R2（但しR2はR0
またはR1に等しい場合を含む）ベクトル・レジ
スタ中の第ｒ番目のデータとして格納するベクト
ル演算処理方式において、上記ｐ個のベクトル・
レジスタに対応して当該ベクトル中の第ｋ番目の
データが上記いずれのバンク単位に格納されてい
るかを指示するフローテイング・ベクトル・アド
レス・レジスタをもうけ、上記第R0ベクトル・
レジスタから第ｒ番目のデータを読出しかつ第
R1ベクトル・レジスタから第ｒ番目のデータを
読出すに当つて上記フローテイング・ベクトル・
アドレス・レジスタの内容を参照して読出し制御
を行なうと共に、上記第R2ベクトル・レジスタ
に第ｒ番目のデータを格納するに当つて上記フロ
ーテイング・ベクトル・アドレス・レジスタの内
容をセツトするよう書込み制御を行なうことを特
徴としている。以下図面を参照して説明する。
第１図および第２図は本発明の前提として考慮
されるベクトル演算処理の一例を示し、第３図は
本発明の一実施例構成、第４図および第５図は
夫々本発明による処理を説明するタイム・チヤー
トを示す。
されるベクトル演算処理の一例を示し、第３図は
本発明の一実施例構成、第４図および第５図は
夫々本発明による処理を説明するタイム・チヤー
トを示す。
第１図において、１−０，１−２，……１−１
５は夫々ベクトル・レジスタであつて、例えば第
０番目データないし第255番目データが格納され
るもの、２−０ないし２−３は夫々バンク単位で
あつて互に独立にアクセス可能なメモリ単位、３
は入力側バツフア・レジスタ、４は演算部、５−
０，５−１は夫々出力側バツフア・レジスタを表
わしている。
５は夫々ベクトル・レジスタであつて、例えば第
０番目データないし第255番目データが格納され
るもの、２−０ないし２−３は夫々バンク単位で
あつて互に独立にアクセス可能なメモリ単位、３
は入力側バツフア・レジスタ、４は演算部、５−
０，５−１は夫々出力側バツフア・レジスタを表
わしている。
図示の場合、各ベクトル・レジスタ１−０ない
し１−１５に夫々格納されるデータ中の第０番
目、第４番目、……のデータがバンク単位２−０
内に保持されている。また各ベクトル・レジスタ
に夫々同様に格納されデータ中の第１番目、第５
番目、……のデータがバンク単位２−１内に保持
されている。他のバンク単位についても同様であ
る。
し１−１５に夫々格納されるデータ中の第０番
目、第４番目、……のデータがバンク単位２−０
内に保持されている。また各ベクトル・レジスタ
に夫々同様に格納されデータ中の第１番目、第５
番目、……のデータがバンク単位２−１内に保持
されている。他のバンク単位についても同様であ
る。
今第２図図示タイム・チヤートの如く、ベクト
ル・レジスタ（VR0）１−０の第０番目のデータ
VR00とベクトル・レジスタ（VR1）１−１の第０
番目のデータVR10とを演算して、ベクトル・レ
ジスタ（VR2）１−２内に第０番目のデータVR20
として書込むものとし、該処理が第１番目の各デ
ータ、第２番目の各データ、……に対してパイ
プ・ライン処理によつて行なわれるものとする。
この場合、次のように処理される。即ち、 (1) タイミングT0においてバンク単位２−０に
読出しをかけられたデータVR00がタイミング
T1においてバツフア・レジスタ３にセツトさ
れ、かつタイミングT1においてバンク単位２
−０と２−１とに対しデータVR01とVR10とを
読出すべく読出しをかけられる。
ル・レジスタ（VR0）１−０の第０番目のデータ
VR00とベクトル・レジスタ（VR1）１−１の第０
番目のデータVR10とを演算して、ベクトル・レ
ジスタ（VR2）１−２内に第０番目のデータVR20
として書込むものとし、該処理が第１番目の各デ
ータ、第２番目の各データ、……に対してパイ
プ・ライン処理によつて行なわれるものとする。
この場合、次のように処理される。即ち、 (1) タイミングT0においてバンク単位２−０に
読出しをかけられたデータVR00がタイミング
T1においてバツフア・レジスタ３にセツトさ
れ、かつタイミングT1においてバンク単位２
−０と２−１とに対しデータVR01とVR10とを
読出すべく読出しをかけられる。
(2) そして、タイミングT2において、上記両デ
ータVR00とVR10とが演算部４の入力端に供給
される。このとき、データVR01はバツフア・
レジスタ３にセツトされる。
ータVR00とVR10とが演算部４の入力端に供給
される。このとき、データVR01はバツフア・
レジスタ３にセツトされる。
(3) 今演算部４が２ステツプで出力を発生するも
のとすると、タイミングT4において出力VR20
が得られる。
のとすると、タイミングT4において出力VR20
が得られる。
(4) しかし、該タイミングT4においては、第２
図図示の如く、バンク単位２−０に対してデー
タVR04を読出すべく読出しアクセスが行なわ
れているタイミングであり、結局バンク単位２
−０はタイミングT6において空き状態となつ
て書込み可能である。
図図示の如く、バンク単位２−０に対してデー
タVR04を読出すべく読出しアクセスが行なわ
れているタイミングであり、結局バンク単位２
−０はタイミングT6において空き状態となつ
て書込み可能である。
(5) このことから、第１図図示の如く、出力側バ
ツフア・レジスタ５−０と５−１とを用意し、
データVR20を書込むタイミングをはかる必要
が生じる。
ツフア・レジスタ５−０と５−１とを用意し、
データVR20を書込むタイミングをはかる必要
が生じる。
上記出力側バツフア・レジスタに必要な段数は
バンク単位の数や演算部４の処理ステツプ数と関
連があり、図示の延長線上で考えると、演算部４
の処理ステツプ数が「１」のとき必要なバツフア
数は「０」、ステツプ数「２」のときバツフア数
は「２」、ステツプ数「３」のときバツフア数は
「１」、ステツプ数「４」のときバツフア数は
「０」、……となる。
バンク単位の数や演算部４の処理ステツプ数と関
連があり、図示の延長線上で考えると、演算部４
の処理ステツプ数が「１」のとき必要なバツフア
数は「０」、ステツプ数「２」のときバツフア数
は「２」、ステツプ数「３」のときバツフア数は
「１」、ステツプ数「４」のときバツフア数は
「０」、……となる。
一般には演算部４のステツプ数が可変であるこ
とから、上記出力側バツフア・レジスタ５を２段
もうけておくことが必要となる。
とから、上記出力側バツフア・レジスタ５を２段
もうけておくことが必要となる。
第３図は本発明の一実施例構成を示す。図中の
符号１，２，３，４は第１図に対応し、６は本発
明によつてもうけられるフローテイング・ベクト
ル・アドレス・レジスタであつて各ベクトル・レ
ジスタに対応してもうけられるものを表わしてい
る。
符号１，２，３，４は第１図に対応し、６は本発
明によつてもうけられるフローテイング・ベクト
ル・アドレス・レジスタであつて各ベクトル・レ
ジスタに対応してもうけられるものを表わしてい
る。
図示の場合、各ベクトル・レジスタ１−０，１
−１，……には夫々256個のデータが格納される
が、各ベクトル・レジスタ毎に第０番目のデータ
がいずれのバンク単位に格納されるかは任意であ
るとされる。そして、各ベクトル・レジスタ毎に
第０番目のデータがどのバンク単位に格納される
かを表示するために、上記フローテイング・ベク
トル・アドレス・レジスタ６が用意される。図示
の状態においては、ベクトル・レジスタ１−０に
ついて第０バンク単位２−０に格納されているこ
とから、フローテイング・ベクトル・アドレス・
レジスタ６には値「０」がセツトされ、またベク
トル・レジスタ１−１については同様に値「２」
がセツトされている。
−１，……には夫々256個のデータが格納される
が、各ベクトル・レジスタ毎に第０番目のデータ
がいずれのバンク単位に格納されるかは任意であ
るとされる。そして、各ベクトル・レジスタ毎に
第０番目のデータがどのバンク単位に格納される
かを表示するために、上記フローテイング・ベク
トル・アドレス・レジスタ６が用意される。図示
の状態においては、ベクトル・レジスタ１−０に
ついて第０バンク単位２−０に格納されているこ
とから、フローテイング・ベクトル・アドレス・
レジスタ６には値「０」がセツトされ、またベク
トル・レジスタ１−１については同様に値「２」
がセツトされている。
第４図図示タイム・チヤートは、第３図図示の
如く格納されている状態で、データVR00と
VR10、データVR01とVR11，……を夫々演算し、
その結果のデータVR20，VR21，……を格納して
ゆく状態を表わしている。図示の場合、次のよう
に処理される。即ち、 (6) タイミングT0において、上記フローテイン
グ・ベクトル・アドレス・レジスタ６の内容に
もとづいて、バンク単位２−０にデータVR00
を読出すべくアクセスされ、バンク単位２−２
にデータVR10を読出すべくアクセスされる。
如く格納されている状態で、データVR00と
VR10、データVR01とVR11，……を夫々演算し、
その結果のデータVR20，VR21，……を格納して
ゆく状態を表わしている。図示の場合、次のよう
に処理される。即ち、 (6) タイミングT0において、上記フローテイン
グ・ベクトル・アドレス・レジスタ６の内容に
もとづいて、バンク単位２−０にデータVR00
を読出すべくアクセスされ、バンク単位２−２
にデータVR10を読出すべくアクセスされる。
(7) そしてタイミングT1において、データVR00
とVR10とが直接的に演算部４に入力され、か
つデータVR01とVR11とをフエツチすべくバン
ク単位２−１と２−３とがアクセスされる。
とVR10とが直接的に演算部４に入力され、か
つデータVR01とVR11とをフエツチすべくバン
ク単位２−１と２−３とがアクセスされる。
(8) 図示タイミングT3において、演算結果のデ
ータVR20が書込み可能な状態となるが、この
とき、バンク単位２−０と２−２との両者が空
き状態にある。
ータVR20が書込み可能な状態となるが、この
とき、バンク単位２−０と２−２との両者が空
き状態にある。
(9) したがつて、データVR20は例えばバンク単
位２−０に書込まれ、この旨がフローテイン
グ・ベクトル・アドレス・レジスタ６における
ベクトル・レジスタ１−２対応部に値「０」と
して書込まれる。
位２−０に書込まれ、この旨がフローテイン
グ・ベクトル・アドレス・レジスタ６における
ベクトル・レジスタ１−２対応部に値「０」と
して書込まれる。
第５図図示タイム・チヤートは、各データが第
１図図示の如く格納されている状態で、データ
VR00とVR10、データVR01とVR11……を夫々演算
し、その結果のデータVR20，VR21，……を格納
してゆく状態を表わしている。図示の場合、次の
ように処理される。即ち、 (10) 上記フローテイング・ベクトル・アドレス・
レジスタ６の内容にもとづいて、タイミング
T0において、バンク単位２−０がデータVR00
を読出すべくアクセスされる。
１図図示の如く格納されている状態で、データ
VR00とVR10、データVR01とVR11……を夫々演算
し、その結果のデータVR20，VR21，……を格納
してゆく状態を表わしている。図示の場合、次の
ように処理される。即ち、 (10) 上記フローテイング・ベクトル・アドレス・
レジスタ６の内容にもとづいて、タイミング
T0において、バンク単位２−０がデータVR00
を読出すべくアクセスされる。
(11) そしてタイミングT1において、データVR00
がバツフア・レジスタ３にセツトされ、かつバ
ンク単位２−０に対してデータVR10を読出す
べくアクセスがかけられ、かつバンク単位２−
１に対してデータVR01を読出すべくアクセス
がかけられる。
がバツフア・レジスタ３にセツトされ、かつバ
ンク単位２−０に対してデータVR10を読出す
べくアクセスがかけられ、かつバンク単位２−
１に対してデータVR01を読出すべくアクセス
がかけられる。
(12) 演算結果のデータVR20は図示タイミングT4
において書込み可能な状態となる。このときバ
ンク単位２−１と２−２とが空き状態にある。
において書込み可能な状態となる。このときバ
ンク単位２−１と２−２とが空き状態にある。
(13) したがつて、データVR20は例えばバンク単
位２−１に書込まれ、この旨がフローテイン
グ・ベクトル・アドレス・レジスタ６における
ベクトル・レジスタ１−２対応部に値「１」と
して書込まれる。
位２−１に書込まれ、この旨がフローテイン
グ・ベクトル・アドレス・レジスタ６における
ベクトル・レジスタ１−２対応部に値「１」と
して書込まれる。
以上説明した如く、本発明によれば、書込みデ
ータが生成されたタイミング時に、いずれか１つ
の空き状態にあるバンク単位に自由に書込むこと
が可能となつて、出力側バツフア・レジスタが不
要となる。
ータが生成されたタイミング時に、いずれか１つ
の空き状態にあるバンク単位に自由に書込むこと
が可能となつて、出力側バツフア・レジスタが不
要となる。
第１図および第２図は本発明の前提として考慮
されるベクトル演算処理の一例を示し、第３図は
本発明の一実施例構成、第４図および第５図は
夫々本発明による処理を説明するタイム・チヤー
トを示す。 図中、１はベクトル・レジスタ、２−０ないし
２−３は夫々バンク単位、３は入力側バツフア・
レジスタ、４は演算部、５は出力側バツフア・レ
ジスタ、６はフローテイング・ベクトル・アドレ
ス・レジスタを表わす。
されるベクトル演算処理の一例を示し、第３図は
本発明の一実施例構成、第４図および第５図は
夫々本発明による処理を説明するタイム・チヤー
トを示す。 図中、１はベクトル・レジスタ、２−０ないし
２−３は夫々バンク単位、３は入力側バツフア・
レジスタ、４は演算部、５は出力側バツフア・レ
ジスタ、６はフローテイング・ベクトル・アドレ
ス・レジスタを表わす。
Claims (1)
- １ ｍ語のベクトル・データを格納するｐ個のベ
クトル・レジスタがｑ個（但しｐ＞ｑ）のバンク
単位のメモリにインタリーブされて格納されてな
り、上記バンク単位から第R0ベクトル・レジス
タ中の第ｒ番目のデータと第R1ベクトル・レジ
スタ中の第ｒ番目のデータとを演算して第R2
（但しR2はR0またはR1に等しい場合を含む）ベク
トル・レジスタ中の第ｒ番目のデータとして格納
するベクトル演算処理方式において、上記ｐ個の
ベクトル・レジスタに対応して当該ベクトル中の
第ｋ番目のデータが上記いずれのバンク単位に格
納されているかを指示するフローテイング・ベク
トル・アドレス・レジスタをもうけ、上記第R0
ベクトル・レジスタから第ｒ番目のデータを読出
しかつ第R1ベクトル・レジスタから第ｒ番目の
データを読出すに当つて上記フローテイング・ベ
クトル・アドレス・レジスタの内容を参照して読
出し制御を行なうと共に、上記第R2ベクトル・
レジスタに第ｒ番目のデータを格納するに当つて
上記フローテイング・ベクトル・アドレス・レジ
スタの内容をセツトするよう書込み制御を行なう
ことを特徴とするベクトル演算処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9761179A JPS5622170A (en) | 1979-07-31 | 1979-07-31 | Vector operation processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9761179A JPS5622170A (en) | 1979-07-31 | 1979-07-31 | Vector operation processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5622170A JPS5622170A (en) | 1981-03-02 |
| JPS6129031B2 true JPS6129031B2 (ja) | 1986-07-03 |
Family
ID=14197005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9761179A Granted JPS5622170A (en) | 1979-07-31 | 1979-07-31 | Vector operation processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5622170A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63143333A (ja) * | 1986-12-05 | 1988-06-15 | Yanmar Diesel Engine Co Ltd | タ−ビンエンジン |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262971A (ja) * | 1985-05-17 | 1986-11-20 | Fujitsu Ltd | ベクトルレジスタの構成方式 |
-
1979
- 1979-07-31 JP JP9761179A patent/JPS5622170A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63143333A (ja) * | 1986-12-05 | 1988-06-15 | Yanmar Diesel Engine Co Ltd | タ−ビンエンジン |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5622170A (en) | 1981-03-02 |
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