JPH0348549B2 - - Google Patents
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- JPH0348549B2 JPH0348549B2 JP58050218A JP5021883A JPH0348549B2 JP H0348549 B2 JPH0348549 B2 JP H0348549B2 JP 58050218 A JP58050218 A JP 58050218A JP 5021883 A JP5021883 A JP 5021883A JP H0348549 B2 JPH0348549 B2 JP H0348549B2
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- 239000013598 vector Substances 0.000 claims description 73
- 238000000034 method Methods 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000013500 data storage Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、レジスタ・アクセス制御方式、特に
ベクトル・データを処理するデータ処理システム
においてベクトル・レジスタとマスク・レジスタ
とをインタリーブをかけた構成にすると共に両者
レジスタに対するアクセス・タイミングを少なく
とも一部において合せるようにして、いわばいず
れのレジスタに対するアクセスかのみを異にする
命令に対応するアクセス処理を簡単化したレジス
タ・アクセス制御方式に関するものである。
ベクトル・データを処理するデータ処理システム
においてベクトル・レジスタとマスク・レジスタ
とをインタリーブをかけた構成にすると共に両者
レジスタに対するアクセス・タイミングを少なく
とも一部において合せるようにして、いわばいず
れのレジスタに対するアクセスかのみを異にする
命令に対応するアクセス処理を簡単化したレジス
タ・アクセス制御方式に関するものである。
(B) 技術の背景と問題点
本発明者らは先に、ベクトル・データを処理す
るデータ処理システムにおいて、ベクトル・デー
タを構成する各エレメントを主記憶装置からロー
ドしておくベクトル・レジスタに対して、インタ
リーブをかけた構成とし、パイプライン処理にて
各エレメントに対して処理を行い得るようにする
ことを提案した。
るデータ処理システムにおいて、ベクトル・デー
タを構成する各エレメントを主記憶装置からロー
ドしておくベクトル・レジスタに対して、インタ
リーブをかけた構成とし、パイプライン処理にて
各エレメントに対して処理を行い得るようにする
ことを提案した。
上記ベクトル・データを処理するに当つては、
上記エレメントについて次々と高速度で処理でき
るようにすると共に、個々のエレメントに対して
例えば当該処理を行うか行わないかを個別に指示
するマスク・ビツトについても高速度処理するこ
とが必要である。このために、マスク・ビツトを
格納するマスク・レジスタについても上述の如く
インタリーブをかけた構成とされる。このように
ベクトル・レジスタとマスク・レジスタとに夫々
インタリーブをかけて高速処理を可能にする場
合、本来ならば、夫々のレジスタに対するアクセ
スを全く独立に行い得るようにし、出来る限ぎり
非所望な待ち時間が生じないようにすることとな
る。しかし、例えば、エレメント相互の加算（減
算）を行つた上でその結果をベクトル・レジスタ
に格納する如き命令と、エレメント相互の比較を
行つた上でその結果をマスク・レジスタに格納す
る如き命令とが混在しており、両者はいわばアク
セス先を異にするだけであるようなことが生じ
る。
上記エレメントについて次々と高速度で処理でき
るようにすると共に、個々のエレメントに対して
例えば当該処理を行うか行わないかを個別に指示
するマスク・ビツトについても高速度処理するこ
とが必要である。このために、マスク・ビツトを
格納するマスク・レジスタについても上述の如く
インタリーブをかけた構成とされる。このように
ベクトル・レジスタとマスク・レジスタとに夫々
インタリーブをかけて高速処理を可能にする場
合、本来ならば、夫々のレジスタに対するアクセ
スを全く独立に行い得るようにし、出来る限ぎり
非所望な待ち時間が生じないようにすることとな
る。しかし、例えば、エレメント相互の加算（減
算）を行つた上でその結果をベクトル・レジスタ
に格納する如き命令と、エレメント相互の比較を
行つた上でその結果をマスク・レジスタに格納す
る如き命令とが混在しており、両者はいわばアク
セス先を異にするだけであるようなことが生じ
る。
(C) 発明の目的と構成
本発明は、上記の点を考慮して、上記の如き処
理の場合に、ベクトル・レジスタに対するアクセ
ス・タイミングとマスク・レジスタに対するアク
セス・タイミングとを合致させるようにして、効
率よい処理を行い得るようにすることを目的とし
ている。そしてそのため、本発明のレジスタ・ア
クセス制御方式は、複数のエレメントを有するベ
クトル・データを格納する複数のベクトル・レジ
スタと、上記ベクトル・データに対応し、かつ前
記ベクトル・データの演算を制御するマスク・デ
ータを格納する複数のマスク・レジスタとを夫々
複数のバンク単位にて構成し、１つまたは複数の
アクセス元が夫々上記各バンク単位に格納されて
いるエレメントを順次アクセスして処理を行うと
共に、第ｉ番目のエレメントと第（ｉ＋１）番目
のエレメントとが異なるバンク単位に割付けら
れ、かつ各レジスタ毎の第ｉ番目のエレメントは
同一バンク単位に割付けられるよう構成されてな
るデータ処理システムにおいて、上記アクセス元
からのアクセスに対応して、上記ベクトル・レジ
スタに対するアクセス・タイミングを予め規定し
ておくと共に上記マスク・レジスタに対するアク
セス・タイミングを予め規定しておくよう構成
し、かつデータ読み取り元が同一でありデータ書
き込み先がベクトル・レジスタかマスク・レジス
タかが異なる命令及び、データ書き込み先が同一
でありデータ読み取り元がベクトル・レジスタか
マスク・レジスタかが異なる命令の上記ベクト
ル・レジスタに対するアクセス・タイミングと上
記マスク・レジスタに対するアクセス・タイミン
グとを同一タイミングに定め、いずれのレジスタ
に対しても同じタイミングでアクセスできるよう
にしたことを特徴としている。以下図面を参照し
つつ説明する。
理の場合に、ベクトル・レジスタに対するアクセ
ス・タイミングとマスク・レジスタに対するアク
セス・タイミングとを合致させるようにして、効
率よい処理を行い得るようにすることを目的とし
ている。そしてそのため、本発明のレジスタ・ア
クセス制御方式は、複数のエレメントを有するベ
クトル・データを格納する複数のベクトル・レジ
スタと、上記ベクトル・データに対応し、かつ前
記ベクトル・データの演算を制御するマスク・デ
ータを格納する複数のマスク・レジスタとを夫々
複数のバンク単位にて構成し、１つまたは複数の
アクセス元が夫々上記各バンク単位に格納されて
いるエレメントを順次アクセスして処理を行うと
共に、第ｉ番目のエレメントと第（ｉ＋１）番目
のエレメントとが異なるバンク単位に割付けら
れ、かつ各レジスタ毎の第ｉ番目のエレメントは
同一バンク単位に割付けられるよう構成されてな
るデータ処理システムにおいて、上記アクセス元
からのアクセスに対応して、上記ベクトル・レジ
スタに対するアクセス・タイミングを予め規定し
ておくと共に上記マスク・レジスタに対するアク
セス・タイミングを予め規定しておくよう構成
し、かつデータ読み取り元が同一でありデータ書
き込み先がベクトル・レジスタかマスク・レジス
タかが異なる命令及び、データ書き込み先が同一
でありデータ読み取り元がベクトル・レジスタか
マスク・レジスタかが異なる命令の上記ベクト
ル・レジスタに対するアクセス・タイミングと上
記マスク・レジスタに対するアクセス・タイミン
グとを同一タイミングに定め、いずれのレジスタ
に対しても同じタイミングでアクセスできるよう
にしたことを特徴としている。以下図面を参照し
つつ説明する。
(D) 発明の実施例
第１図は本発明の一実施例全体構成、第２図は
第１図図示のベクトル・レジスタの一実施例構成
を説明する説明図、第３図は第１図図示の構成に
おける一実施例動作を説明するタイムチヤートを
示す。
第１図図示のベクトル・レジスタの一実施例構成
を説明する説明図、第３図は第１図図示の構成に
おける一実施例動作を説明するタイムチヤートを
示す。
第１図において、１は主記憶装置（MEM）、
２は主記憶制御装置（MCU）、３は記憶制御部で
あつてベクトル・レジスタやマスク・レジスタに
対する制御を行うもの、４はロード処理部、５は
ストア処理部、６は命令制御部、７はベクトル・
レジスタであつて例えば１エレメント８バイト構
成のエレメント・データの32エレメント分を格納
する１ベクトル・レジスタが32個存在するもの、
８はマスク・レジスタであつて例えば１エレメン
ト１ビツト構成のマスク・データの32エレメント
分を格納する１ベクトル・レジスタが32個存在す
るもの、９は演算処理部、１０はベクトル・デー
タ加算器、１１はベクトル・データ乗算器、１２
はマスク・ビツト演算器を表わしている。
２は主記憶制御装置（MCU）、３は記憶制御部で
あつてベクトル・レジスタやマスク・レジスタに
対する制御を行うもの、４はロード処理部、５は
ストア処理部、６は命令制御部、７はベクトル・
レジスタであつて例えば１エレメント８バイト構
成のエレメント・データの32エレメント分を格納
する１ベクトル・レジスタが32個存在するもの、
８はマスク・レジスタであつて例えば１エレメン
ト１ビツト構成のマスク・データの32エレメント
分を格納する１ベクトル・レジスタが32個存在す
るもの、９は演算処理部、１０はベクトル・デー
タ加算器、１１はベクトル・データ乗算器、１２
はマスク・ビツト演算器を表わしている。
記憶制御部３は、命令制御部６からの指示に対
応して、ロード処理部４によつて主記憶装置１側
から所望するエレメント・データをロードし、ま
たストア処理部５によつて主記憶装置１に対して
所望するエレメント・データをストアする。また
演算処理部９は、命令制御部６からの指示に対応
して、ベクトル・レジスタ７から所望するエレメ
ント・データを読出しては乗算（乗算器１１に
て）したり加算（加算器１０にて）したりしてそ
の結果をベクトル・レジスタ７に（また場合によ
つてマスク・レジスタ８に）ライトする。このと
き、マスク・レジスタ８からマスク・データも読
出されてマスク制御に利用される。また演算処理
部９は、命令制御部６からの指示に対応して、マ
スク・レジスタ８から所望するマスク・データを
フエツチしては演算（演算器１２にて）し、その
結果をマスク・レジスタ８にライトする。
応して、ロード処理部４によつて主記憶装置１側
から所望するエレメント・データをロードし、ま
たストア処理部５によつて主記憶装置１に対して
所望するエレメント・データをストアする。また
演算処理部９は、命令制御部６からの指示に対応
して、ベクトル・レジスタ７から所望するエレメ
ント・データを読出しては乗算（乗算器１１に
て）したり加算（加算器１０にて）したりしてそ
の結果をベクトル・レジスタ７に（また場合によ
つてマスク・レジスタ８に）ライトする。このと
き、マスク・レジスタ８からマスク・データも読
出されてマスク制御に利用される。また演算処理
部９は、命令制御部６からの指示に対応して、マ
スク・レジスタ８から所望するマスク・データを
フエツチしては演算（演算器１２にて）し、その
結果をマスク・レジスタ８にライトする。
例えばベクトルＡとベクトルＢとを加算してベ
クトルＣとしてベクトル・レジスタ７にライトす
る場合には、次の如く行われる。即ち、 ベクトルＡ＝｛a1，a2，……，ao｝ ベクトルＢ＝｛b1，b2，……，bo｝ ベクトルＣ＝｛c1，c2，……，co｝ とするとき、 c1＝a1＋b1 c2＝a2＋b2 c3＝a3＋b3 ……(1) の如き処理を行う。そして、その間マスク・ビツ
トが読出され、例えばエレメントc2について加算
（a2＋b2）を行うべきか否かなどを指示する。行
うべきでないとされた場合には、エレメントc2の
値は例えば零とされる。
クトルＣとしてベクトル・レジスタ７にライトす
る場合には、次の如く行われる。即ち、 ベクトルＡ＝｛a1，a2，……，ao｝ ベクトルＢ＝｛b1，b2，……，bo｝ ベクトルＣ＝｛c1，c2，……，co｝ とするとき、 c1＝a1＋b1 c2＝a2＋b2 c3＝a3＋b3 ……(1) の如き処理を行う。そして、その間マスク・ビツ
トが読出され、例えばエレメントc2について加算
（a2＋b2）を行うべきか否かなどを指示する。行
うべきでないとされた場合には、エレメントc2の
値は例えば零とされる。
上記第(1)式に示す如き処理は、パイプライン処
理にて行われることが望まれ、第１図図示のベク
トル・レジスタ７は、第２図図示の如き構成をも
つており、パイプライン処理を行うに当つて、非
所望な競合が生じないように考慮されている。
理にて行われることが望まれ、第１図図示のベク
トル・レジスタ７は、第２図図示の如き構成をも
つており、パイプライン処理を行うに当つて、非
所望な競合が生じないように考慮されている。
第２図は第１図図示のベクトル・レジスタの一
実施例構成を説明する説明図を示している。図中
の符号１３−０，１３−１，……，１３−７は
夫々バンク単位であつて独立にアクセス可能に構
成されるもの、１４−０，１４−１，……，１４
−７は夫々ベクトル・レジスタであつて夫々がエ
レメント・データ格納部E0，E1，……，Eo-1を
もつものを表わしている。
実施例構成を説明する説明図を示している。図中
の符号１３−０，１３−１，……，１３−７は
夫々バンク単位であつて独立にアクセス可能に構
成されるもの、１４−０，１４−１，……，１４
−７は夫々ベクトル・レジスタであつて夫々がエ
レメント・データ格納部E0，E1，……，Eo-1を
もつものを表わしている。
上記の例で言えば、ベクトルＡのエレメントa0
はベクトル・レジスタ１４−０における図示E0
に、a1は同じくE1に、……，a7は同じくE7に、a8
は同じくE8に、……に格納されている。またベ
クトルＢのエレメントb0は例えばベクトル１４−
７における図示E0に、b1は同じくE1に、……，b7
は同じくE7に、b8は同じくE8に……に格納され
ている。そして、ベクトルＣのエレメントC0は
例えばベクトル・レジスタ１４−１におけるE0
に、c1は同じくE1に……c7は同じくE7に、c8は同
じくE8に……ライトされる。そして、例えば ci＝ai＋bi を行うに当つて、エレメントを読出す際に用いら
れるバンク単位と、エレメントを書込む際に用い
られるバンク単位とが、パイプライン処理に当つ
て非所望に競合を生じないようにされる。
はベクトル・レジスタ１４−０における図示E0
に、a1は同じくE1に、……，a7は同じくE7に、a8
は同じくE8に、……に格納されている。またベ
クトルＢのエレメントb0は例えばベクトル１４−
７における図示E0に、b1は同じくE1に、……，b7
は同じくE7に、b8は同じくE8に……に格納され
ている。そして、ベクトルＣのエレメントC0は
例えばベクトル・レジスタ１４−１におけるE0
に、c1は同じくE1に……c7は同じくE7に、c8は同
じくE8に……ライトされる。そして、例えば ci＝ai＋bi を行うに当つて、エレメントを読出す際に用いら
れるバンク単位と、エレメントを書込む際に用い
られるバンク単位とが、パイプライン処理に当つ
て非所望に競合を生じないようにされる。
第３図はこのためのタイムチヤートを示してお
り、１サイクルをタイミングａ，ｂ，ｃ，……ｈ
の８つの区間に区分している。そして、ベクト
ル・レジスタ７に対して、次のようにアクセス・
タイミングが割当てられている。
り、１サイクルをタイミングａ，ｂ，ｃ，……ｈ
の８つの区間に区分している。そして、ベクト
ル・レジスタ７に対して、次のようにアクセス・
タイミングが割当てられている。
(1) 乗算処理
第１サイクルのタイミングａにおいてベクト
ルＡに属するエレメントM30がバンク単位１３
−０からリードされ、第１サイクルのタイミン
グ６においてベクトルＢに属するエレメント
M20がバンク単位１３−０からリードされ、第
ｘサイクルのタイミングｃにおいてベクトルＣ
に属するエレメントM10（＝M30×M20）がバン
ク単位１３−０にライトされる。
ルＡに属するエレメントM30がバンク単位１３
−０からリードされ、第１サイクルのタイミン
グ６においてベクトルＢに属するエレメント
M20がバンク単位１３−０からリードされ、第
ｘサイクルのタイミングｃにおいてベクトルＣ
に属するエレメントM10（＝M30×M20）がバン
ク単位１３−０にライトされる。
(2) 加算処理
第１サイクルのタイミングｄにおいてベクト
ルＡに属するエレメントA30がバンク単位１３
−０からリードされ、第１サイクルのタイミン
グｅにおいてベクトルＢに属するエレメント
A20がバンク単位１３−０からリードされ、第
ｙサイクルのタイミングｆにおいてベクトルＣ
に属するエレメントA10（＝A30＋A20）がバン
ク単位１３−０にライトされる。
ルＡに属するエレメントA30がバンク単位１３
−０からリードされ、第１サイクルのタイミン
グｅにおいてベクトルＢに属するエレメント
A20がバンク単位１３−０からリードされ、第
ｙサイクルのタイミングｆにおいてベクトルＣ
に属するエレメントA10（＝A30＋A20）がバン
ク単位１３−０にライトされる。
(3) 主記憶装置に対する処理
ベクトル・レジスタ７に対する主記憶装置１
からのロード処理は、各サイクルのタイミング
ｇにおいて行われる。またベクトル・レジスタ
７から主記憶装置１に対するストア処理は、各
サイクルのタイミングｈにおいて行われる。
からのロード処理は、各サイクルのタイミング
ｇにおいて行われる。またベクトル・レジスタ
７から主記憶装置１に対するストア処理は、各
サイクルのタイミングｈにおいて行われる。
上述の如くベクトル・レジスタ７に対するアク
セスが行われるが、マスク・レジスタに対するア
クセスは次の如く割当てられる。
セスが行われるが、マスク・レジスタに対するア
クセスは次の如く割当てられる。
即ち、この種のシステムにおいては、或る命令
がベクトル・レジスタ７からエレメントａとエレ
メントｂとを夫々リードして加算（減算）し、そ
の結果をエレメントｃとしてベクトル・レジスタ
７にライトする動作を行い、夫々或る命令がベク
トル・レジスタ７からエレメントａとエレメント
ｂとを夫々リードして比較し、その結果の大小関
係をマスク・ビツトＣとしてマスク・レジスタ８
にライトする動作を行うことがある。このような
場合のために、本発明においては、ベクトル・レ
ジスタ７に対するライトのタイミングとマスク・
レジスタ８に対するライトのタイミングとを時間
的に合わせ、いずれのレジスタへも自由にライト
できるようにする。また主記憶装置１との間の処
理において、両レジスタが同じタイミングでアク
セスされるように配慮される。即ち第３図図示の
マスク・レジスタのタイミングmm（タイミング
ｂ）は、演算器に対するマスクビツトの読出しタ
イミングであり、タイミングam（タイミングｅ）
は、加算器に対するマスクビツトの読出しタイミ
ング。タイミングａ１はレジスタに書き込む場合
のタイミングである。またタイミングのacdは、
マスク・レジスタからの読出しタイミングであ
る。
がベクトル・レジスタ７からエレメントａとエレ
メントｂとを夫々リードして加算（減算）し、そ
の結果をエレメントｃとしてベクトル・レジスタ
７にライトする動作を行い、夫々或る命令がベク
トル・レジスタ７からエレメントａとエレメント
ｂとを夫々リードして比較し、その結果の大小関
係をマスク・ビツトＣとしてマスク・レジスタ８
にライトする動作を行うことがある。このような
場合のために、本発明においては、ベクトル・レ
ジスタ７に対するライトのタイミングとマスク・
レジスタ８に対するライトのタイミングとを時間
的に合わせ、いずれのレジスタへも自由にライト
できるようにする。また主記憶装置１との間の処
理において、両レジスタが同じタイミングでアク
セスされるように配慮される。即ち第３図図示の
マスク・レジスタのタイミングmm（タイミング
ｂ）は、演算器に対するマスクビツトの読出しタ
イミングであり、タイミングam（タイミングｅ）
は、加算器に対するマスクビツトの読出しタイミ
ング。タイミングａ１はレジスタに書き込む場合
のタイミングである。またタイミングのacdは、
マスク・レジスタからの読出しタイミングであ
る。
第３図のＡ３０，Ａ２０で、ベクトル・レジス
タからオペランドを読出し、演算した後に、それ
をＡ１に書き込む。又は、Ａ３０，Ａ２０で、ベ
クトル・レジスタからオペランドを読出し、加算
器によつて、２つのデータを比較（差をとつて、
−か＋か、０か）の結果をａ１で、マスク・レジ
スタに書き込む。そして、マスク・レジスタのタ
イミングのk1(-z)，k30，k20については、k30，k20
のタイミングでマスク・レジスタからオペランド
を読出し、何らかの論理演算を行い、k1(-z+1)の
タイミングでそれをマスク・レジスタに書き込む
ようにされている。
タからオペランドを読出し、演算した後に、それ
をＡ１に書き込む。又は、Ａ３０，Ａ２０で、ベ
クトル・レジスタからオペランドを読出し、加算
器によつて、２つのデータを比較（差をとつて、
−か＋か、０か）の結果をａ１で、マスク・レジ
スタに書き込む。そして、マスク・レジスタのタ
イミングのk1(-z)，k30，k20については、k30，k20
のタイミングでマスク・レジスタからオペランド
を読出し、何らかの論理演算を行い、k1(-z+1)の
タイミングでそれをマスク・レジスタに書き込む
ようにされている。
第３図図示の場合、各サイクルにおけるタイミ
ングｆをして、マスク・レジスタ８へのライトの
タイミングとし、ベクトル・レジスタ７に対する
ライトのタイミングと合致せしめるようにする。
また各サイクルにおけるタイミングｇをして、ロ
ードのタイミングとし、更にタイミングｈをし
て、ストアのタイミングとして、ベクトル・レジ
スタ７におけるそれらとタイミングを合わせるよ
うに配慮している。
ングｆをして、マスク・レジスタ８へのライトの
タイミングとし、ベクトル・レジスタ７に対する
ライトのタイミングと合致せしめるようにする。
また各サイクルにおけるタイミングｇをして、ロ
ードのタイミングとし、更にタイミングｈをし
て、ストアのタイミングとして、ベクトル・レジ
スタ７におけるそれらとタイミングを合わせるよ
うに配慮している。
そして、その他のタイミング中のタイミングｂ
においてマスク・レジスタ８からのマスク・ビツ
トが読出されて乗算器１１に対して通知され、タ
イミングｅにおいてマスク・レジスタ８からのマ
スク・ビツトが読出されて加算器１０に対して通
知される。またタイミングａ，ｂ，ｄを用いて、
マスク演算器１２における処理に対応するアクセ
スが行われるように配慮される。
においてマスク・レジスタ８からのマスク・ビツ
トが読出されて乗算器１１に対して通知され、タ
イミングｅにおいてマスク・レジスタ８からのマ
スク・ビツトが読出されて加算器１０に対して通
知される。またタイミングａ，ｂ，ｄを用いて、
マスク演算器１２における処理に対応するアクセ
スが行われるように配慮される。
このようにすることによつて、エレメントａと
ｂとの演算結果を、ベクトル・レジスタ７にライ
トする場合も、マスク・レジスタ８にライトする
場合も、同じタイミングｆを利用できる。
ｂとの演算結果を、ベクトル・レジスタ７にライ
トする場合も、マスク・レジスタ８にライトする
場合も、同じタイミングｆを利用できる。
(E) 発明の効果
以上説明した如く、本発明によれば、パイプラ
イン処理を可能としつつ、ベクトル・レジスタに
対するアクセスとマスク・レジスタに対するアク
セスとの協調をとることが可能になり、制御態様
が大幅に簡易化され得る。
イン処理を可能としつつ、ベクトル・レジスタに
対するアクセスとマスク・レジスタに対するアク
セスとの協調をとることが可能になり、制御態様
が大幅に簡易化され得る。
第１図は本発明の一実施例全体構成、第２図は
第１図図示のベクトル・レジスタの一実施例構成
を説明する説明図、第３図は第１図図示の構成に
おける一実施例動作を説明するタイム・チヤート
を示す。 図中、１は主記憶装置、３は記憶制御部、４は
ロード処理部、５はストア処理部、７はベクト
ル・レジスタ、８はマスク・レジスタ、９は演算
処理部、１０，１１，１２は夫々演算器を表わし
ている。
第１図図示のベクトル・レジスタの一実施例構成
を説明する説明図、第３図は第１図図示の構成に
おける一実施例動作を説明するタイム・チヤート
を示す。 図中、１は主記憶装置、３は記憶制御部、４は
ロード処理部、５はストア処理部、７はベクト
ル・レジスタ、８はマスク・レジスタ、９は演算
処理部、１０，１１，１２は夫々演算器を表わし
ている。
Claims (1)
- 【特許請求の範囲】 １ 複数のエレメントを有するベクトル・データ
を格納する複数のベクトル・レジスタと、上記ベ
クトル・データに対応し、かつ前記ベクトル・デ
ータの演算を制御するマスク・データを格納する
複数のマスク・レジスタとを夫々複数のバンク単
位にて構成し、 １つまたは複数のアクセス元が夫々上記各バン
ク単位に格納されているエレメントを順次アクセ
スして処理を行うと共に、 第ｉ番目のエレメントと第（ｉ＋１）番目のエ
レメントとが異なるバンク単位に割付けられ、か
つ各レジスタ毎の第ｉ番目のエレメントは同一バ
ンク単位に割付けられるよう構成されてなるデー
タ処理システムにおいて、上記アクセス元からの
アクセスに対応して、上記ベクトル・レジスタに
対するアクセス・タイミングを予め規定しておく
と共に上記マスク・レジスタに対するアクセス・
タイミングを予め規定しておくよう構成し、 かつデータ読み取り元が同一でありデータ書き
込み先がベクトル・レジスタかマスク・レジスタ
かが異なる命令及び、データ書き込み先が同一で
ありデータ読み取り元がベクトル・レジスタかマ
スク・レジスタかが異なる命令の上記ベクトル・
レジスタに対するアクセス・タイミングと上記マ
スク・レジスタに対するアクセス・タイミングと
を同一タイミングに定め、いずれのレジスタに対
しても同じタイミングでアクセスできるようにし
たことを特徴とするレジスタ・アクセス制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021883A JPS59174975A (ja) | 1983-03-25 | 1983-03-25 | レジスタ・アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021883A JPS59174975A (ja) | 1983-03-25 | 1983-03-25 | レジスタ・アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59174975A JPS59174975A (ja) | 1984-10-03 |
| JPH0348549B2 true JPH0348549B2 (ja) | 1991-07-24 |
Family
ID=12852919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5021883A Granted JPS59174975A (ja) | 1983-03-25 | 1983-03-25 | レジスタ・アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59174975A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727365A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Scalar readout control system of vector register |
| JPS5789175A (en) * | 1980-11-26 | 1982-06-03 | Fujitsu Ltd | Data processing control system |
-
1983
- 1983-03-25 JP JP5021883A patent/JPS59174975A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727365A (en) * | 1980-07-25 | 1982-02-13 | Fujitsu Ltd | Scalar readout control system of vector register |
| JPS5789175A (en) * | 1980-11-26 | 1982-06-03 | Fujitsu Ltd | Data processing control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59174975A (ja) | 1984-10-03 |
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