JPS6058503B2 - デ−タ処理制御方式 - Google Patents
デ−タ処理制御方式Info
- Publication number
- JPS6058503B2 JPS6058503B2 JP16616480A JP16616480A JPS6058503B2 JP S6058503 B2 JPS6058503 B2 JP S6058503B2 JP 16616480 A JP16616480 A JP 16616480A JP 16616480 A JP16616480 A JP 16616480A JP S6058503 B2 JPS6058503 B2 JP S6058503B2
- Authority
- JP
- Japan
- Prior art keywords
- timing
- bank
- elements
- processing
- addition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 title claims description 15
- 239000013598 vector Substances 0.000 claims description 30
- 238000010586 diagram Methods 0.000 description 8
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理制御方式に関し、特にベクトル・
レジスタのエレメントをアクセスすることがてきるタイ
ミングを複数個規定し、該規定のタイミングを選択して
アクセスを行なうようにした新規なデータ処理制御方式
に関する。
レジスタのエレメントをアクセスすることがてきるタイ
ミングを複数個規定し、該規定のタイミングを選択して
アクセスを行なうようにした新規なデータ処理制御方式
に関する。
従来、複数のエレメントからなる複数のベクトル・レ
ジスタからデータを取り出し演算等の処理を行なうデー
タ処理方式において、バンクが複数個ある場合には各バ
ンク単位にベクトル、レジスタを配置し、バンク単位内
にてエレメントをアクセスして演算処理を行なう方式が
とられてきた。
ジスタからデータを取り出し演算等の処理を行なうデー
タ処理方式において、バンクが複数個ある場合には各バ
ンク単位にベクトル、レジスタを配置し、バンク単位内
にてエレメントをアクセスして演算処理を行なう方式が
とられてきた。
ところがそこ方式であると、バンクが演算中であると
その演算ステップ中他のアクセスはそのバンクを使用で
きず、複数のアクセスを処理するのに時間を長く要する
という問題が発生し、更に現在のベクトル・レジスタが
ロード方向に大きく、ビット方向に小さいという特徴を
も利用できず、ベクトル・レジスタの有効使用度を激減
し収納データを減少せしめるという欠点をももつている
。 本発明は以上の欠点に鑑みなされたものにして、ベ
クトル・レジスタを有効に使用するとともに、複数の演
算器が複数のアクセス要求に対して連続して一連のデー
タを順次処理する効率のよいデータ処理制御方式を提供
することを目的とするものである。本発明を概説すると
、バンク単位のベクトル、レジスタのエレメントを順次
アクセスしてデータ処理を行なうデータ処理制御方式に
おいて、ベクトル・レジスタの一連のエレメントを対応
するバンク順序に配設して、各バンクはベクトル・レジ
スタごとに同一順位のエレメントにな″るように構成し
、エレメントをアクセスするタイミングを規定するとと
もに、該規定したタイミングの使用の有無を管理する管
理回路を備えて、該規定タイミングを選択して順次、前
記エレメントをアクセスするようにしたことを特徴とす
るもの・である。 以下図を用いて本発明の具体例を詳
細に説明する。
その演算ステップ中他のアクセスはそのバンクを使用で
きず、複数のアクセスを処理するのに時間を長く要する
という問題が発生し、更に現在のベクトル・レジスタが
ロード方向に大きく、ビット方向に小さいという特徴を
も利用できず、ベクトル・レジスタの有効使用度を激減
し収納データを減少せしめるという欠点をももつている
。 本発明は以上の欠点に鑑みなされたものにして、ベ
クトル・レジスタを有効に使用するとともに、複数の演
算器が複数のアクセス要求に対して連続して一連のデー
タを順次処理する効率のよいデータ処理制御方式を提供
することを目的とするものである。本発明を概説すると
、バンク単位のベクトル、レジスタのエレメントを順次
アクセスしてデータ処理を行なうデータ処理制御方式に
おいて、ベクトル・レジスタの一連のエレメントを対応
するバンク順序に配設して、各バンクはベクトル・レジ
スタごとに同一順位のエレメントにな″るように構成し
、エレメントをアクセスするタイミングを規定するとと
もに、該規定したタイミングの使用の有無を管理する管
理回路を備えて、該規定タイミングを選択して順次、前
記エレメントをアクセスするようにしたことを特徴とす
るもの・である。 以下図を用いて本発明の具体例を詳
細に説明する。
第１図は処理装置の構成を示すブロック図である。ＭＳ
ｕは主メモリ、ＭＣｕは主メモリ制御部、Ｓｕは記憶制
御部、■Ｒはベクトル・レジスタ、Ｅｕは演算ユニット
、Ｉｕは命令制御部、１はロード処理部、２はストア処
理部、３は加算器、４は乗算器である。図において、主
メモリＭＳｕの内容を主メモリ制御部Ｍｃｕが引出し、
命令制御部１ｕの命令に基づいて、ロード処理部１に入
力する。ロード処理部１はその内容をベクトル・レジス
タ■Ｒに格納し、例えば加算器３にて加算を実行し、そ
の結果をベクトル●レジスタ■Ｒに戻す。ベクトル・レ
ジスタ■Ｒの内容はストア処理部２と主メモリ制御部Ｍ
ｃｕを経て主メモリＭｓｕに戻される。なお記憶制御部
Ｓｕとベクトル・レジスタＶＲ並びに演算処理ｍ旧ｕの
それぞれの動作は命令制御部１ｕが司るものである。第
２図は本発明に使用されるベクトル●レジスタのエレメ
ントの配列を示すブロック図である。第１図と同一個所
は同じ符号を用いる。５−０ないし５−７及び６一０な
いし６−７と７，８はレジスタ、９ないし１６はボート
（レジスタ）である。
ｕは主メモリ、ＭＣｕは主メモリ制御部、Ｓｕは記憶制
御部、■Ｒはベクトル・レジスタ、Ｅｕは演算ユニット
、Ｉｕは命令制御部、１はロード処理部、２はストア処
理部、３は加算器、４は乗算器である。図において、主
メモリＭＳｕの内容を主メモリ制御部Ｍｃｕが引出し、
命令制御部１ｕの命令に基づいて、ロード処理部１に入
力する。ロード処理部１はその内容をベクトル・レジス
タ■Ｒに格納し、例えば加算器３にて加算を実行し、そ
の結果をベクトル●レジスタ■Ｒに戻す。ベクトル・レ
ジスタ■Ｒの内容はストア処理部２と主メモリ制御部Ｍ
ｃｕを経て主メモリＭｓｕに戻される。なお記憶制御部
Ｓｕとベクトル・レジスタＶＲ並びに演算処理ｍ旧ｕの
それぞれの動作は命令制御部１ｕが司るものである。第
２図は本発明に使用されるベクトル●レジスタのエレメ
ントの配列を示すブロック図である。第１図と同一個所
は同じ符号を用いる。５−０ないし５−７及び６一０な
いし６−７と７，８はレジスタ、９ないし１６はボート
（レジスタ）である。
図においてバンクは８ケ（ＢＯないしＢ７）で構成され
ており、一点鎖線で囲まれたベクトル・レジスタ■Ｒは
ｍ個（ＶＲＯないしＶＲｍ−１）でバンクＢ。よりバン
クＢ７の方向に分割配列されている。なおベクトル・レ
ジースタＶＲＯを構成するそれぞれのエレメントＥ。な
いしＥｎ−１は前記ベクトル●レジスタＶＲと同一方向
即ちバンクＢＯよりバンクＢ７の方向に順次配列する。
従つて同一バンク例えばバンクＢ。はＥＯないしＥｎ−
８がベクトル●レジスタ■ＲＯと同様にベクトル・レジ
スタＶＲｌにても繰返し配設され、同様にベクトル●レ
ジスタＶＲｍ−１迄繰返される。このベクトル●レジス
タＶＲを４種類の演算器がアクセスするのであるが、４
種類の演算器はロード処理器１とストア処理器２と加算
器３並びに乗算器こ４とて構成される。以上の構成の加
算命令処理について第３図のタイムチャートを用いなが
ら説明する。ロード処理器１て加算処理が例えば１１レ
ベル（１０ないしＬｌ。）でロードされるとすれば、こ
のシステムはバイブライン構造になつているのでべｚク
トル●レジスタＶＲのエレメントがＥＯ，Ｅｌ，Ｅ２・
・・・ＥｌＯと順次読出される。但しＥ。ないしＥｌＯ
はそれぞれ複数個あり、動作に与るもの（以後オペラン
ドと記す）はオペランドとして指定されたベクトル・レ
ジスタＶＲ即ちＶＲＯないしＶＲｍ−１から指定された
例えばＶＲＯのエレメントＥ。ないしＥｌＯが読出され
る。なお加算処理のレベルＬｌＯにて指定されたベクト
ル・レジスタＶＲ２に書込みが実行される。第３図にお
いて或る時刻Ｔ。から加算器入力の一方（以後第２オペ
ランドと記す）の読出しが開始されるとＴ。で例えばＶ
ＲＯのバンクＢ。のエレメントＥ。がボート１０に送ら
れる。次のＴ１の時刻ではバンクＢ１のエレメントＥ１
がボート１０”に送られると共にバンク八のエレメント
Ｅ。が第３オペランドとして例えばＶＲｌからボート１
１に送られる。更に次のＴ２の時刻ではバンクＢ２のエ
レメントＥ２がボート１０に送られると共に、バンクＢ
１のエレメントＥ１が１１に送られる。以下Ｔ３ないし
Ｔ９の時刻においても前記と同様になる。ＴｌＯの時刻
ではバンクＢ２のエレメントＥｌＯがボート１０に送ら
れると共にバンクＢ１のエレメントＥ９がボート１１に
送られる。さらにＥＯ，Ｅｌの加算結果がボート９によ
りバンクＢＯのエレメントＥ。にＴｌＯの時刻に書込ま
れることとなる。従つて加算器３の処理をＴ。の時刻か
ら開始すると乗算器４の処理はＴ。ないしＴ３の間少く
ともできないということとなる。これを解決する為に本
発明は第４図に示すように必要とするオペランドの数即
ち８（加算器３、乗算器３、ロード処理器及びストア処
理器それぞれ１）サイクルごとに区切つた時刻にＴ。な
いしＴ７に対応してＡないしＨの各称を付け、演算器の
各アクセスごとに使用を開始できるタイミングを８サイ
クルごとに規定し以下のようにする。タイミングＡでは
加算器３の一方の入力（第２オペランド）のアクセス開
始。
ており、一点鎖線で囲まれたベクトル・レジスタ■Ｒは
ｍ個（ＶＲＯないしＶＲｍ−１）でバンクＢ。よりバン
クＢ７の方向に分割配列されている。なおベクトル・レ
ジースタＶＲＯを構成するそれぞれのエレメントＥ。な
いしＥｎ−１は前記ベクトル●レジスタＶＲと同一方向
即ちバンクＢＯよりバンクＢ７の方向に順次配列する。
従つて同一バンク例えばバンクＢ。はＥＯないしＥｎ−
８がベクトル●レジスタ■ＲＯと同様にベクトル・レジ
スタＶＲｌにても繰返し配設され、同様にベクトル●レ
ジスタＶＲｍ−１迄繰返される。このベクトル●レジス
タＶＲを４種類の演算器がアクセスするのであるが、４
種類の演算器はロード処理器１とストア処理器２と加算
器３並びに乗算器こ４とて構成される。以上の構成の加
算命令処理について第３図のタイムチャートを用いなが
ら説明する。ロード処理器１て加算処理が例えば１１レ
ベル（１０ないしＬｌ。）でロードされるとすれば、こ
のシステムはバイブライン構造になつているのでべｚク
トル●レジスタＶＲのエレメントがＥＯ，Ｅｌ，Ｅ２・
・・・ＥｌＯと順次読出される。但しＥ。ないしＥｌＯ
はそれぞれ複数個あり、動作に与るもの（以後オペラン
ドと記す）はオペランドとして指定されたベクトル・レ
ジスタＶＲ即ちＶＲＯないしＶＲｍ−１から指定された
例えばＶＲＯのエレメントＥ。ないしＥｌＯが読出され
る。なお加算処理のレベルＬｌＯにて指定されたベクト
ル・レジスタＶＲ２に書込みが実行される。第３図にお
いて或る時刻Ｔ。から加算器入力の一方（以後第２オペ
ランドと記す）の読出しが開始されるとＴ。で例えばＶ
ＲＯのバンクＢ。のエレメントＥ。がボート１０に送ら
れる。次のＴ１の時刻ではバンクＢ１のエレメントＥ１
がボート１０”に送られると共にバンク八のエレメント
Ｅ。が第３オペランドとして例えばＶＲｌからボート１
１に送られる。更に次のＴ２の時刻ではバンクＢ２のエ
レメントＥ２がボート１０に送られると共に、バンクＢ
１のエレメントＥ１が１１に送られる。以下Ｔ３ないし
Ｔ９の時刻においても前記と同様になる。ＴｌＯの時刻
ではバンクＢ２のエレメントＥｌＯがボート１０に送ら
れると共にバンクＢ１のエレメントＥ９がボート１１に
送られる。さらにＥＯ，Ｅｌの加算結果がボート９によ
りバンクＢＯのエレメントＥ。にＴｌＯの時刻に書込ま
れることとなる。従つて加算器３の処理をＴ。の時刻か
ら開始すると乗算器４の処理はＴ。ないしＴ３の間少く
ともできないということとなる。これを解決する為に本
発明は第４図に示すように必要とするオペランドの数即
ち８（加算器３、乗算器３、ロード処理器及びストア処
理器それぞれ１）サイクルごとに区切つた時刻にＴ。な
いしＴ７に対応してＡないしＨの各称を付け、演算器の
各アクセスごとに使用を開始できるタイミングを８サイ
クルごとに規定し以下のようにする。タイミングＡでは
加算器３の一方の入力（第２オペランド）のアクセス開
始。
タイミングＢでは加算器３の他方の入力（第３オペラン
ド）のアクセス開始。
ド）のアクセス開始。
タイミングＣでは加算器３の出力（第１オペランド）の
アクセス開始。
アクセス開始。
タイミングＤでは乗算器４の一方の入力（第２オペラン
ド）のアクセス開始。
ド）のアクセス開始。
タイミングＥでは乗算器４の他方の入力（第３オペラン
ド）のアクセス開始。
ド）のアクセス開始。
タイミングＦでは乗算器４の出力（第１オペランド）の
アクセス開始。
アクセス開始。
タイミングＧではロード処理器１のオペランド・アクセ
ス開始。
ス開始。
タイミングＨではストア処理器２のオペランド●アクセ
ス開始。
ス開始。
この規定は一例であり、アクセスがぶつからないタイミ
ングであればよい。
ングであればよい。
従つて本発明によれば８サイクル中にＡＢＣタイミング
の加算器処理、ＤＥＦタイミングての乗算処理が実行さ
れることとなる。なお以上の説明はバンク八についての
説明であり、バンクＢ１ないし２に対しても同様であり
、同一タイミングにて異なるバンクごとの演算は実行さ
れ非常に高速処理が行なわれることとなる。更に前記Ｎ
℃タイミング、ＤＥＦタイミングが使用されているかな
いかを管理し、例えばＤＥＦタイミングが使用されてい
ないとするとＮ℃タイミングの加算処理をＤＥＦタイミ
ングにても実行させようとすることが本発明の特徴であ
る。第５図は本発明による一実施例を示すタイミング作
成ブロック図であり、２０はシフト・レジスタ、２１は
デコーダ、２２は加算処理回路、２３は乗算処理回路、
２４は加算管理回路、２５は乗算管理回路、２６，２７
はそれぞれタイミング／１Ｊ３Ｃ，ＤＥＦの使用表示回
路である。
の加算器処理、ＤＥＦタイミングての乗算処理が実行さ
れることとなる。なお以上の説明はバンク八についての
説明であり、バンクＢ１ないし２に対しても同様であり
、同一タイミングにて異なるバンクごとの演算は実行さ
れ非常に高速処理が行なわれることとなる。更に前記Ｎ
℃タイミング、ＤＥＦタイミングが使用されているかな
いかを管理し、例えばＤＥＦタイミングが使用されてい
ないとするとＮ℃タイミングの加算処理をＤＥＦタイミ
ングにても実行させようとすることが本発明の特徴であ
る。第５図は本発明による一実施例を示すタイミング作
成ブロック図であり、２０はシフト・レジスタ、２１は
デコーダ、２２は加算処理回路、２３は乗算処理回路、
２４は加算管理回路、２５は乗算管理回路、２６，２７
はそれぞれタイミング／１Ｊ３Ｃ，ＤＥＦの使用表示回
路である。
シフト・レジスタ２０は８ビットより構成されており、
１クロックごとに，ＡＢＣ・・・・Ｈと漸次進む。従つ
てタイミングとしてこれを使用する。シフト・レジスタ
２０の１ビットと２ビットの中央及び４ビットと５ビッ
ト中央よりそれぞれの出力を加算処理回路２２及び乗算
処理回路２３に入力する。一方命令を入力として受信し
たデコーダ２１の出力も加算処理回路２２及ひ乗算処理
回路２３に入力する。加算処理回路２２の出力は加算管
理回路２４及びタイミングＡＢＣ，ＤＥＦの使用表示回
路２６，２７に入力し、乗算処理回路２３の出力は乗算
管理回路２５及びタイミングＡＢＣ，ＤＥＦの使用表示
回路２６，２７に入力する。加算管理回路２４及び乗算
管理回路２５の出力はともにタイミングＡＢＣ，ＤＥＦ
の使用表示回路２６，２７にそれぞれ入力する。タイミ
ングＡＢＣ，ＤＥＦの使用表示回路２６，２７の出力は
加算処理回路２２と乗算処理回路２３とにそれぞれ入力
する。タイミングＡＢＣ，ＤＥＦの使用表示回路２６，
２７はそれぞれＡＢＣ，ＤＥＦのタイミングが使用中で
ある、或は不使用てあるという信号を加算処理回路２２
及び乗算処理回路２３にそれぞれ入力する。従つて例え
ば加算処理回路２２はＮ℃タイミングが使用中でＤＥＦ
タイミングが未使用であることを検知し、デコーダ２１
に入力される次の命令が加算命令であればその加算命令
を加算処理回路２２が受信し、ＤＥＦタイミングにて加
算処理を開始する。その状態を示したのが第６図であり
第６図ａにおいて、タイミングＡから始められた先行加
算処理が実行され、第２オペランド読出しがＴＯの時刻
に完了したとすると後読加算はＴ８の時刻のタイミング
Ａから開始されＴ１ないしＴ７の間後読加算は待たされ
ることとなる。この状態でＤＥＦタイミングが使用され
てなければ後読加算を第６図ｂに示すようにタイミング
Ｄより開始させるのである。第５図の加算管理回路２４
は、従つてＡＢＣ及びＤＥＦタイミング共に現在加算に
使用中であると管理するのである。以上のようにＡＢＣ
及びＤＥＦタイミングが未使用であると、いずれのタイ
ミングにても加算或は乗算処理が実行されることとなり
、演算時間を更に短縮することとなる。以上の説明はデ
ータ処理について述べたが命令処理も本発明に摘要され
ることは論を待たない。以上説明のように本発明によれ
ば、ベクトル・レジスタの有効使用率が高く複数のアク
セス要求に対して連続して順次処理を実効する効率のよ
いデータ処理制御方式を実現することができる。
１クロックごとに，ＡＢＣ・・・・Ｈと漸次進む。従つ
てタイミングとしてこれを使用する。シフト・レジスタ
２０の１ビットと２ビットの中央及び４ビットと５ビッ
ト中央よりそれぞれの出力を加算処理回路２２及び乗算
処理回路２３に入力する。一方命令を入力として受信し
たデコーダ２１の出力も加算処理回路２２及ひ乗算処理
回路２３に入力する。加算処理回路２２の出力は加算管
理回路２４及びタイミングＡＢＣ，ＤＥＦの使用表示回
路２６，２７に入力し、乗算処理回路２３の出力は乗算
管理回路２５及びタイミングＡＢＣ，ＤＥＦの使用表示
回路２６，２７に入力する。加算管理回路２４及び乗算
管理回路２５の出力はともにタイミングＡＢＣ，ＤＥＦ
の使用表示回路２６，２７にそれぞれ入力する。タイミ
ングＡＢＣ，ＤＥＦの使用表示回路２６，２７の出力は
加算処理回路２２と乗算処理回路２３とにそれぞれ入力
する。タイミングＡＢＣ，ＤＥＦの使用表示回路２６，
２７はそれぞれＡＢＣ，ＤＥＦのタイミングが使用中で
ある、或は不使用てあるという信号を加算処理回路２２
及び乗算処理回路２３にそれぞれ入力する。従つて例え
ば加算処理回路２２はＮ℃タイミングが使用中でＤＥＦ
タイミングが未使用であることを検知し、デコーダ２１
に入力される次の命令が加算命令であればその加算命令
を加算処理回路２２が受信し、ＤＥＦタイミングにて加
算処理を開始する。その状態を示したのが第６図であり
第６図ａにおいて、タイミングＡから始められた先行加
算処理が実行され、第２オペランド読出しがＴＯの時刻
に完了したとすると後読加算はＴ８の時刻のタイミング
Ａから開始されＴ１ないしＴ７の間後読加算は待たされ
ることとなる。この状態でＤＥＦタイミングが使用され
てなければ後読加算を第６図ｂに示すようにタイミング
Ｄより開始させるのである。第５図の加算管理回路２４
は、従つてＡＢＣ及びＤＥＦタイミング共に現在加算に
使用中であると管理するのである。以上のようにＡＢＣ
及びＤＥＦタイミングが未使用であると、いずれのタイ
ミングにても加算或は乗算処理が実行されることとなり
、演算時間を更に短縮することとなる。以上の説明はデ
ータ処理について述べたが命令処理も本発明に摘要され
ることは論を待たない。以上説明のように本発明によれ
ば、ベクトル・レジスタの有効使用率が高く複数のアク
セス要求に対して連続して順次処理を実効する効率のよ
いデータ処理制御方式を実現することができる。
”
第１図は処理装置の構成を示すブロック図、第２図は本
発明のベクトル・レジスタのエレメントの配列を示すブ
ロック図、第３図および第４図はタイミング説明用線図
、第５図は本発明のタイミ．ング作成の一実施例を示す
ブロック図。 第６図は実施例のタイミング図である。図において、Ｂ
ＯないしＢ７はバンク、ＥＯないしＥｎ−１は土レメン
ト、ＶＲ及びＶＲＯないしＶＲｍ−１はベクトル・レジ
スタ、２４は加算管理回路、２５Ｂは乗算管理回路であ
る。
発明のベクトル・レジスタのエレメントの配列を示すブ
ロック図、第３図および第４図はタイミング説明用線図
、第５図は本発明のタイミ．ング作成の一実施例を示す
ブロック図。 第６図は実施例のタイミング図である。図において、Ｂ
ＯないしＢ７はバンク、ＥＯないしＥｎ−１は土レメン
ト、ＶＲ及びＶＲＯないしＶＲｍ−１はベクトル・レジ
スタ、２４は加算管理回路、２５Ｂは乗算管理回路であ
る。
Claims (1)
- １ 複数のエレメントからなる複数のベクトル・レジス
タを複数のバンク単位で構成し、該バンク単位の前記エ
レメントを順次アクセスしてデータ処理を行なうデータ
処理制御方式において、一連の該エレメントを対応する
前記バンク順序に配設し、該各バンクは前記ベクトル・
レジスタごとに同一順位の該エレメントより構成し、各
アクセス元が該エレメントをアクセスするタイミングを
複数個規定するとともに、該規定タイミングの使用の有
無を管理する管理回路を備えて、前記各アクセス元が所
要とする該規定タイミングを選択し、順次前記エレメン
トをアクセスするようにしたことを特徴とするデータ処
理制御方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16616480A JPS6058503B2 (ja) | 1980-11-26 | 1980-11-26 | デ−タ処理制御方式 |
| KR1019810004304A KR860001434B1 (ko) | 1980-11-21 | 1981-11-10 | 데이타 처리시 스템 |
| AU77596/81A AU533634B2 (en) | 1980-11-21 | 1981-11-18 | Data processing system |
| US06/322,717 US4435765A (en) | 1980-11-21 | 1981-11-18 | Bank interleaved vector processor having a fixed relationship between start timing signals |
| ES507355A ES8302333A1 (es) | 1980-11-21 | 1981-11-20 | Sistema de proceso de datos. |
| EP81305481A EP0053457B1 (en) | 1980-11-21 | 1981-11-20 | Data processing apparatus |
| DE8181305481T DE3169741D1 (en) | 1980-11-21 | 1981-11-20 | Data processing apparatus |
| BR8107582A BR8107582A (pt) | 1980-11-21 | 1981-11-20 | Sistema de processamento de dados |
| CA000390501A CA1175576A (en) | 1980-11-21 | 1981-11-20 | Data processing system for vector operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16616480A JPS6058503B2 (ja) | 1980-11-26 | 1980-11-26 | デ−タ処理制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5789175A JPS5789175A (en) | 1982-06-03 |
| JPS6058503B2 true JPS6058503B2 (ja) | 1985-12-20 |
Family
ID=15826256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16616480A Expired JPS6058503B2 (ja) | 1980-11-21 | 1980-11-26 | デ−タ処理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058503B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63158404U (ja) * | 1987-04-03 | 1988-10-18 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174975A (ja) * | 1983-03-25 | 1984-10-03 | Fujitsu Ltd | レジスタ・アクセス制御方式 |
| JPS61269774A (ja) * | 1985-05-24 | 1986-11-29 | Fujitsu Ltd | ベクトル命令実行制御方式 |
-
1980
- 1980-11-26 JP JP16616480A patent/JPS6058503B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63158404U (ja) * | 1987-04-03 | 1988-10-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5789175A (en) | 1982-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0240032B1 (en) | Vector processor with vector data compression/expansion capability | |
| US4435765A (en) | Bank interleaved vector processor having a fixed relationship between start timing signals | |
| US5226171A (en) | Parallel vector processing system for individual and broadcast distribution of operands and control information | |
| US6061779A (en) | Digital signal processor having data alignment buffer for performing unaligned data accesses | |
| US5081573A (en) | Parallel processing system | |
| US4725973A (en) | Vector processor | |
| US4375678A (en) | Redundant memory arrangement providing simultaneous access | |
| US3781812A (en) | Addressing system responsive to a transfer vector for accessing a memory | |
| CN114391135A (zh) | 用于对连续分配数据执行存储器内处理操作的方法及相关存储器装置和系统 | |
| JPH0312739B2 (ja) | ||
| JPS6044696B2 (ja) | 浮動小数点デ−タ処理装置 | |
| KR20060056855A (ko) | 프로세서 | |
| CN114341802A (zh) | 用于执行存储器内处理操作的方法及相关存储器装置和系统 | |
| US4621324A (en) | Processor for carrying out vector operation wherein the same vector element is used repeatedly in succession | |
| US3737871A (en) | Stack register renamer | |
| JPS6058503B2 (ja) | デ−タ処理制御方式 | |
| JPH05324700A (ja) | 行列乗算装置 | |
| JPS58149555A (ja) | 並列処理装置 | |
| JPH0345420B2 (ja) | ||
| US5579484A (en) | System for performing fast data accessing in multiply/accumulate operations while using a VRAM | |
| JP3278441B2 (ja) | ベクトル処理装置 | |
| JP3394052B2 (ja) | 多精度運算方法及び多精度運算装置 | |
| JPS58214963A (ja) | ベクトル処理装置 | |
| JP3441847B2 (ja) | データメモリを有するプロセッサ | |
| JPS6129031B2 (ja) |