JPS5862746A - 割算装置 - Google Patents
割算装置Info
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- JPS5862746A JPS5862746A JP57159719A JP15971982A JPS5862746A JP S5862746 A JPS5862746 A JP S5862746A JP 57159719 A JP57159719 A JP 57159719A JP 15971982 A JP15971982 A JP 15971982A JP S5862746 A JPS5862746 A JP S5862746A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
- G06F7/4917—Dividing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5353—Restoring division
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル・プロセッサによって実行される演算
機能に関するものであり、具体的には割算機能を実行す
るための改良されｔ装置に関する。
機能に関するものであり、具体的には割算機能を実行す
るための改良されｔ装置に関する。
更に具体的に言えば、本発明はアソシエイテプ・メモリ
を用いてマルチビット動作、詳しくは１度に１つの１６
進（ヘキサデシマル）デジット（４ビツト）又はＥＢＣ
Ｄ形の１つの１０進（デシマル）デジットのマルチビッ
ト動作を行う割算装置に関する。
を用いてマルチビット動作、詳しくは１度に１つの１６
進（ヘキサデシマル）デジット（４ビツト）又はＥＢＣ
Ｄ形の１つの１０進（デシマル）デジットのマルチビッ
ト動作を行う割算装置に関する。
先行技術
マルチピット割算装置は例えば米国特許第３６８４８７
９号によって知られている。しかし半分ずつ１６進デジ
ツトを割算するための構成を設けうるか或いは設けるべ
きかについては明らかでない。そればかりか割算装置に
アソシエイテブ・メモリを使うことを開示し友先行技術
は１つも無く、その概念全１０進デジツトにまで拡大し
ｔものも無い。
９号によって知られている。しかし半分ずつ１６進デジ
ツトを割算するための構成を設けうるか或いは設けるべ
きかについては明らかでない。そればかりか割算装置に
アソシエイテブ・メモリを使うことを開示し友先行技術
は１つも無く、その概念全１０進デジツトにまで拡大し
ｔものも無い。
本発明
本発明は２つの任意長演算の割算が１度に１つの１６進
デジツト（４ビツト）又はＥＢ’ＣＤ１０進デジットで
進行ジット演算機能を行なう装置を提供する。「デジッ
ト」割算を達成する上での基本的な困帷は、分母の倍数
であるデジットが分子又は中間結果よりも小ざいか又は
等しくなるように、分母に乗じられる正しいデジット全
県つけることが問題であることである。
デジツト（４ビツト）又はＥＢ’ＣＤ１０進デジットで
進行ジット演算機能を行なう装置を提供する。「デジッ
ト」割算を達成する上での基本的な困帷は、分母の倍数
であるデジットが分子又は中間結果よりも小ざいか又は
等しくなるように、分母に乗じられる正しいデジット全
県つけることが問題であることである。
所望の結果を与えるための新規な方法は以下のステップ
より成る。整数倍の値、例えばＸｌ、Ｘ２、・・・・を
用いて分母の倍数表を作るステップ。
より成る。整数倍の値、例えばＸｌ、Ｘ２、・・・・を
用いて分母の倍数表を作るステップ。
その倍数表を通常の読み書きアレイのような記憶装置に
記憶するステップ。この表の蹟上位有効バイトヲアソシ
エイテプ・アレイ又は内容アドレス可能メモ１月で記憶
するステップ。次のステップは分子（又は中間糖果）の
最上位有効バイトラ各アソシエイテプ・メモリ項目の内
容と比較することを含む。各比較に対してフラグが発生
されて、対応する項目は分子の最上位有効バイトよりも
小さいか或いは等しいことを知らせる。最後のフラグが
オンにセットされることによって示さｆｉた最高倍数値
に基づいて、そのとき「出力デジット」値が選ばれる。
記憶するステップ。この表の蹟上位有効バイトヲアソシ
エイテプ・アレイ又は内容アドレス可能メモ１月で記憶
するステップ。次のステップは分子（又は中間糖果）の
最上位有効バイトラ各アソシエイテプ・メモリ項目の内
容と比較することを含む。各比較に対してフラグが発生
されて、対応する項目は分子の最上位有効バイトよりも
小さいか或いは等しいことを知らせる。最後のフラグが
オンにセットされることによって示さｆｉた最高倍数値
に基づいて、そのとき「出力デジット」値が選ばれる。
次のステップはかくて選ばれた倍数を分子又は中間結果
から引算することを含む。次のステップは下位桁あふれ
（アンダーフロー）が存在するか否かを判定することで
ある。若しも存在しないならば次のステップは「出力デ
ジット」を記憶して、次の繰返しへ進む。若しも下位桁
あぶれが存在するな６ば、「出力デジット」が１だけ減
算されて記憶される。そして次の繰返しへ進む前に、Ｘ
１倍数が分子又は中間結果に加えられる。
から引算することを含む。次のステップは下位桁あふれ
（アンダーフロー）が存在するか否かを判定することで
ある。若しも存在しないならば次のステップは「出力デ
ジット」を記憶して、次の繰返しへ進む。若しも下位桁
あぶれが存在するな６ば、「出力デジット」が１だけ減
算されて記憶される。そして次の繰返しへ進む前に、Ｘ
１倍数が分子又は中間結果に加えられる。
デジット９乃至Ｆ（１６進）、又は６乃至９（１０進）
によって割算するには２つの異なった方法がある。第１
の方法では、倍数表がＸ９乃至ＸＦ（又はＸ６乃至Ｘ９
）ｉ含むように拡張されてと共にそれに伴ってアソシ
ェイテプ・メモリが拡張される。この方法は、余分な倍
数が発生され且つロード（装填）されなければならない
ので、ハードウェアと時間の点でコスト高である。筒２
のより良い方法は、項目Ｘ１乃至Ｘ８（１０進ではＸｌ
乃至Ｘ５）のための表及びアレイのスペースだけを用意
すること、及び分子又は中間結果のデジットがＸ８項目
（１０進ではＸ５）よりも大きい事態に遭遇したとき回
路が同じ分子又は中間結果に対して２回の処理がなされ
るよう強制する制御を用意することである。例えば１６
進数に対して、若しも第１の処理でデジット８を結果と
して生じ、そして＠２の処理でデジット３を結果としで
生じたならば、結果の「出力デジット」は８＋３叩ち１
１（１６進表示ではＢ）に等しい。
によって割算するには２つの異なった方法がある。第１
の方法では、倍数表がＸ９乃至ＸＦ（又はＸ６乃至Ｘ９
）ｉ含むように拡張されてと共にそれに伴ってアソシ
ェイテプ・メモリが拡張される。この方法は、余分な倍
数が発生され且つロード（装填）されなければならない
ので、ハードウェアと時間の点でコスト高である。筒２
のより良い方法は、項目Ｘ１乃至Ｘ８（１０進ではＸｌ
乃至Ｘ５）のための表及びアレイのスペースだけを用意
すること、及び分子又は中間結果のデジットがＸ８項目
（１０進ではＸ５）よりも大きい事態に遭遇したとき回
路が同じ分子又は中間結果に対して２回の処理がなされ
るよう強制する制御を用意することである。例えば１６
進数に対して、若しも第１の処理でデジット８を結果と
して生じ、そして＠２の処理でデジット３を結果としで
生じたならば、結果の「出力デジット」は８＋３叩ち１
１（１６進表示ではＢ）に等しい。
この新規な割算を実行する装置は倍数表金収容するため
の読み書きアレイを含み、それは演算論理装置（ＡＩ、
Ｕ ）の１つの大刀へ接続される。左くフト器を介する
ＡＬＵの他の大刀は分子又は中間結果を保時するレジス
タを形成する。ＡＬＵの出力は量上位有効バイトの値と
共にアソシェイテブ・メモリへ供給されて、アソシェイ
テブ・メモリの出力を選択するように働く。関連するフ
ラグのアドレスはアソシェイテブ・メモリから読み書き
アレイへ供給されて適切な倍数を選択する゛ように慟く
。Ｘ８フラグは「出力デジット」全表示するため、フラ
グ値と共に適切なものとしてその出力へ接続される。
の読み書きアレイを含み、それは演算論理装置（ＡＩ、
Ｕ ）の１つの大刀へ接続される。左くフト器を介する
ＡＬＵの他の大刀は分子又は中間結果を保時するレジス
タを形成する。ＡＬＵの出力は量上位有効バイトの値と
共にアソシェイテブ・メモリへ供給されて、アソシェイ
テブ・メモリの出力を選択するように働く。関連するフ
ラグのアドレスはアソシェイテブ・メモリから読み書き
アレイへ供給されて適切な倍数を選択する゛ように慟く
。Ｘ８フラグは「出力デジット」全表示するため、フラ
グ値と共に適切なものとしてその出力へ接続される。
実施例の説明
本発明に従って２つの１６進数又は２つの１０進数の割
算を実行する方法は下記のステップを含む。
算を実行する方法は下記のステップを含む。
（１）分母の倍数の表を作り、この表を読み書きメモリ
に記憶する。
に記憶する。
（２） 記憶内容をアドレスしうるメモリ又はアソシ
エイテブ・メモリ中に表の各項目の瞳上位有効バイトを
記憶する。
エイテブ・メモリ中に表の各項目の瞳上位有効バイトを
記憶する。
（３） 分子（又は中間結果）の最上位有効バイトを
アソシエイテプ・メモリの各項目の内容と比較する。
アソシエイテプ・メモリの各項目の内容と比較する。
（４）分子又は中間結果の最上位有効バイトよりも小さ
いか又は等しい項目に対しフラグを発生する。第１表参
照。
いか又は等しい項目に対しフラグを発生する。第１表参
照。
第１表
この表は本発明の実施例に用いられるアソシエイテプ・
メモリの記憶項目を作表したものである。
メモリの記憶項目を作表したものである。
最上位有効バイト（分母Ｘ１）〈最上位有効バイト分子
エフラグ１最上位有効バイト（分母Ｘ２）〈最上位有効
バイト分子−フラグ２最上位有効バイト（分母Ｘ３）〈
最上位有効バイト分子エフラグ３最上位有効バイト（分
母Ｘ４）〈最上位有効バイト芥子エフラグ４最上位有効
バイト（分母Ｘ５）〈最上位有効バイト分子−フラグ５
最上位有効バイト（分母Ｘ６）く最上位有効バイト分子
エフラグ６最上位有効バイト（分母Ｘ７）〈最上位有効
バイト分子＝フラグ７（５）オンになっている最後のフ
ラグのアドレスを選択する。これは出力デジットの値を
与える。
エフラグ１最上位有効バイト（分母Ｘ２）〈最上位有効
バイト分子−フラグ２最上位有効バイト（分母Ｘ３）〈
最上位有効バイト分子エフラグ３最上位有効バイト（分
母Ｘ４）〈最上位有効バイト芥子エフラグ４最上位有効
バイト（分母Ｘ５）〈最上位有効バイト分子−フラグ５
最上位有効バイト（分母Ｘ６）く最上位有効バイト分子
エフラグ６最上位有効バイト（分母Ｘ７）〈最上位有効
バイト分子＝フラグ７（５）オンになっている最後のフ
ラグのアドレスを選択する。これは出力デジットの値を
与える。
（６） このデジットに使用して表の倍数ヲアドレス
し、選択された値會続出す。
し、選択された値會続出す。
（７）この値全分子又は中間結果から減算する。
（８）若しも下位桁あふれが無くしかも選択されたデジ
ットがＸ８、（１０進ではＸ５）であるならば、第２の
処理か行なわれる。
ットがＸ８、（１０進ではＸ５）であるならば、第２の
処理か行なわれる。
即ち処理がステップ（３）に戻って同じデジットで処理
か続けられ、商の下位桁デジットとして記憶される前に
そのデジット値に８が加算δれる（１０進では５か加算
される）。
か続けられ、商の下位桁デジットとして記憶される前に
そのデジット値に８が加算δれる（１０進では５か加算
される）。
（９）若しも下位桁あぶれが無く、シかも選択されたデ
ジットがＸ８、（１０進ではＸ５）でないならば、その
デジットは有効であり、商の下位桁デジットとして記憶
され机 Ｑｌ 若しも下位桁あぶれが有るならば、デジットを
１だけ減数し、その減数された値ｆｊｃ記憶する。第２
表は下位桁あぶれの有無に対する起きうる条件を示す。
ジットがＸ８、（１０進ではＸ５）でないならば、その
デジットは有効であり、商の下位桁デジットとして記憶
され机 Ｑｌ 若しも下位桁あぶれが有るならば、デジットを
１だけ減数し、その減数された値ｆｊｃ記憶する。第２
表は下位桁あぶれの有無に対する起きうる条件を示す。
Ｘ１倍数を分子又は中間結果に加算する。
第２表
この表は本発明の判断マトリックスを図式的に（１１）
分子又は中間結果を−１デジツト位置だけ左ヘシフ
トする。
分子又は中間結果を−１デジツト位置だけ左ヘシフ
トする。
ＣＩ埠 ステップ（３）で始まる次の燥返しを行なう
。
。
この方法の１６進の例は下記の通りである。
分子は０．３６Ｂ９０Ｃｏ分母は０．１２ＥＥ１４゜Ｘ
ｉ ００１２ＥＥ１４ ０１Ｘ２ ００
２５ＤＣ２８０２ Ｘ３ ００３８ＣＡ３Ｃ０３ Ｘ４ ００４ＢＢ８５０ ０４Ｘ５ ００
５ＥＡ６６４ ０５Ｘ６ ００７１９４７８
０７Ｘ７ ００８４８２８Ｃ０８ Ｘ８ ００９７７０ＡＯＯ’９ 表中の下線部分のバイｌアソシエイテプ・メモリ中にロ
ード（装填）されるノ（イトである。下記の実例に於て
、上＃！が付された部分の）（イトはアソシエイテプ・
メモリで比較のために使用される最上位有効バイトであ
る。この実例に対する処理順序九下記に示される。
ｉ ００１２ＥＥ１４ ０１Ｘ２ ００
２５ＤＣ２８０２ Ｘ３ ００３８ＣＡ３Ｃ０３ Ｘ４ ００４ＢＢ８５０ ０４Ｘ５ ００
５ＥＡ６６４ ０５Ｘ６ ００７１９４７８
０７Ｘ７ ００８４８２８Ｃ０８ Ｘ８ ００９７７０ＡＯＯ’９ 表中の下線部分のバイｌアソシエイテプ・メモリ中にロ
ード（装填）されるノ（イトである。下記の実例に於て
、上＃！が付された部分の）（イトはアソシエイテプ・
メモリで比較のために使用される最上位有効バイトであ
る。この実例に対する処理順序九下記に示される。
１ ＋１． ＋ １ １へ
に）寸口 １ １＋ｌ ＋ 菌 の − 崇→４→→テ 最終的な答は２に４０Ｂ８である（上記左縦欄参照）ｏ
２・ Ｅ４（ｌＢＢを与えるため、１６進小４ｆｆ点（
７）位ｆｔ’ｒ計算するためにマイクロコー）”７％使
用されうる。
に）寸口 １ １＋ｌ ＋ 菌 の − 崇→４→→テ 最終的な答は２に４０Ｂ８である（上記左縦欄参照）ｏ
２・ Ｅ４（ｌＢＢを与えるため、１６進小４ｆｆ点（
７）位ｆｔ’ｒ計算するためにマイクロコー）”７％使
用されうる。
図は本発明の実施例に従う割算装置のブロック図である
。図中の個々のメ成累子は一知のものであるから、それ
らの組合せについてのみ説明する。
。図中の個々のメ成累子は一知のものであるから、それ
らの組合せについてのみ説明する。
図示の装ａｊは制御堰１３の２進（バイナリ）状態に基
づいて、２つの全く異なるモードで動作する。この信号
が論理的にアクチブな状態を取るとき、図示の装置は「
初期条件付け」モードで動作する。制御信号が非アクチ
ブな状態にあるときはｒ割）ＥＡ−−７”Ｊモードで動
作する。
づいて、２つの全く異なるモードで動作する。この信号
が論理的にアクチブな状態を取るとき、図示の装置は「
初期条件付け」モードで動作する。制御信号が非アクチ
ブな状態にあるときはｒ割）ＥＡ−−７”Ｊモードで動
作する。
「初期条件付け」モードのとキ、アドレス母線１５はデ
ータ會相次ぐ位置に記憶するために適した信号を倍数表
１１及びアソシェイテプ・メモリ２１へ供給する。これ
は簡単な増分装置（例えばカウンタ、図示せず）で実現
されてよい。倍数表１１に対するアドレス選択はマルチ
プレクサ１７を介してアドレス母＠１５の伝播を生じさ
せる所の前述の制御＠１５の制御の下で行なわれる。制
御線１５に組合わされたインバーター９がアドレス母線
２５からの干渉に！止する。前述のデータはＡＬＵＭ（
これは選ばれた基数で加算及び減算が出来るものでなけ
ればなら′ない）で発生される３１ＡＬＵ５はレジスタ
７から直接に入力データを受取り（左シフト装置５はこ
のモードでは選択されず、データは修正されることなく
通過する）、そしてソース・レジスタ２９を介して倍数
８１１から間接的に入力データ全受取る。ＡＬＵ５で発
生されたデータはデータ母線２５を介してアソシエイテ
ブ・メモリ２１のデータ入力へ送られ、且つデータ母線
２５及び宛先レジスタ９を介して倍数ン 表１１へ送られる。燥返し動作は倍数表及び最上位有効
バイト・シャドウ表を作るように働く。これで「初期条
件付け」モードでの実施例の動作の説明を終る。
ータ會相次ぐ位置に記憶するために適した信号を倍数表
１１及びアソシェイテプ・メモリ２１へ供給する。これ
は簡単な増分装置（例えばカウンタ、図示せず）で実現
されてよい。倍数表１１に対するアドレス選択はマルチ
プレクサ１７を介してアドレス母＠１５の伝播を生じさ
せる所の前述の制御＠１５の制御の下で行なわれる。制
御線１５に組合わされたインバーター９がアドレス母線
２５からの干渉に！止する。前述のデータはＡＬＵＭ（
これは選ばれた基数で加算及び減算が出来るものでなけ
ればなら′ない）で発生される３１ＡＬＵ５はレジスタ
７から直接に入力データを受取り（左シフト装置５はこ
のモードでは選択されず、データは修正されることなく
通過する）、そしてソース・レジスタ２９を介して倍数
８１１から間接的に入力データ全受取る。ＡＬＵ５で発
生されたデータはデータ母線２５を介してアソシエイテ
ブ・メモリ２１のデータ入力へ送られ、且つデータ母線
２５及び宛先レジスタ９を介して倍数ン 表１１へ送られる。燥返し動作は倍数表及び最上位有効
バイト・シャドウ表を作るように働く。これで「初期条
件付け」モードでの実施例の動作の説明を終る。
［８Ｊ！ｌＩ算ループ」モードでは、４１置が上述のよ
うな切羽条件付けを終えているものと仮定する。分′：
ｆ（割算ループの初めで）又は中間結果（割算ループの
中間で）がレジスタ７に収容される。このモードでは左
シフト装置５がアクチブである（ＡＬＵ５はレジスタ７
のデータを１デジット位置だけ、１６進の場合は４ピツ
トだけ、左へシフブトされた後に受取る）。ＡＬＵ３は
レジスタ７からのこのシフトされた値及び倍数表１１か
ら選ばれた信金オペランドとして用いて減算を達成する
。ソース・レジスタと呼ばれるレジスタ２９はこの選ば
れた値の１時的保時場所として働く。この減算の結果は
幾つかの重要な情報断片を提供する。第１の成果はデー
タ母線２５及び宛先レジスタ９を経てレジスタ７へ戻る
中間結果としての新たな値である。
うな切羽条件付けを終えているものと仮定する。分′：
ｆ（割算ループの初めで）又は中間結果（割算ループの
中間で）がレジスタ７に収容される。このモードでは左
シフト装置５がアクチブである（ＡＬＵ５はレジスタ７
のデータを１デジット位置だけ、１６進の場合は４ピツ
トだけ、左へシフブトされた後に受取る）。ＡＬＵ３は
レジスタ７からのこのシフトされた値及び倍数表１１か
ら選ばれた信金オペランドとして用いて減算を達成する
。ソース・レジスタと呼ばれるレジスタ２９はこの選ば
れた値の１時的保時場所として働く。この減算の結果は
幾つかの重要な情報断片を提供する。第１の成果はデー
タ母線２５及び宛先レジスタ９を経てレジスタ７へ戻る
中間結果としての新たな値である。
第２に前述の比較バイトが新たな中間結果から選択され
、これもデータ母線２５を介してレジスタ２７にロード
される。レジスタ２７はアソシェイテブ・メモリ２１の
入力へ出力全供給し、そこでレジスタ２７の内容及び以
前にロードされたシャドウ表値の間で並列比較がなされ
る。アソシェイテブ・メモリ２１同でのこの比較は次の
減算繰返しで使用されるであろう所の倍数表１１内の項
目のアドレスを表わすエンコーディングを実行する。こ
のエンコーディングの値はアドレス母＠２３及びマルチ
プレクサ１７を介して倍数表１１へ送られる。割算ルー
プ中は制御ｆ４１３は非アクチブ状態にあることを想起
されたい。これはアドレス母ＩＩｊ１５の作用全不能に
するが、しかしインバータ１９を介してマルチプレクサ
１７に与えられてアドレス母線２５のマルチプレクサ１
７ｉＥｌ由する伝播全可能にする。
、これもデータ母線２５を介してレジスタ２７にロード
される。レジスタ２７はアソシェイテブ・メモリ２１の
入力へ出力全供給し、そこでレジスタ２７の内容及び以
前にロードされたシャドウ表値の間で並列比較がなされ
る。アソシェイテブ・メモリ２１同でのこの比較は次の
減算繰返しで使用されるであろう所の倍数表１１内の項
目のアドレスを表わすエンコーディングを実行する。こ
のエンコーディングの値はアドレス母＠２３及びマルチ
プレクサ１７を介して倍数表１１へ送られる。割算ルー
プ中は制御ｆ４１３は非アクチブ状態にあることを想起
されたい。これはアドレス母ＩＩｊ１５の作用全不能に
するが、しかしインバータ１９を介してマルチプレクサ
１７に与えられてアドレス母線２５のマルチプレクサ１
７ｉＥｌ由する伝播全可能にする。
ＡＬＵ！ｌの動作のＷＪ３の結果は、第２表に示された
ような装置の順序づけ全決定する所の状態情報を作るこ
とである。この順序づけけ制御信号４１を発生させる。
ような装置の順序づけ全決定する所の状態情報を作るこ
とである。この順序づけけ制御信号４１を発生させる。
この１１ノ御信号４１はアクチブのとき２回目の処理が
必要とされることを表わす。
必要とされることを表わす。
これは状態「Ｘ８フラグ−１」（制＠諜３９によつて与
えられる）及び「下位桁あふれ」信号３１の反転信号の
同時発生によって判断される。プール論理３５及び３７
がこの計算を実行する。Ｘ８フラグは第１回の処理動作
中にラッチ４３に於て同時に紀憧芒れる。計算されたデ
ジットの剰余とアセンブラ４５に於て併合するのはこの
ラッチ４５である。アルゴリズムは８よりも大きいデジ
ットに対する随意の２回目処理順序付けのためばがりで
なく、下位桁あぶれが生じた場合の中間結果の調整のた
め（かくて「下位桁あふれ３３を明白化する定め）にも
用意される。出方デジットが母線５３に於て利用可能に
される前に、その出力デジットを修整する調整が必要で
ある。これは制御論理４９、マルチプレクサ４７及び制
御線３１（下位桁あふｆＬ）によって行なわれる。減分
器５５は潜在的出力デジットから１を減算す否。正しい
デジットの選択は制御出力５１によって報知される。そ
れ力；アクチブ状態のとキ１．データ母線５３は有効な
出力デジット全収容していることが知ら扛る。
えられる）及び「下位桁あふれ」信号３１の反転信号の
同時発生によって判断される。プール論理３５及び３７
がこの計算を実行する。Ｘ８フラグは第１回の処理動作
中にラッチ４３に於て同時に紀憧芒れる。計算されたデ
ジットの剰余とアセンブラ４５に於て併合するのはこの
ラッチ４５である。アルゴリズムは８よりも大きいデジ
ットに対する随意の２回目処理順序付けのためばがりで
なく、下位桁あぶれが生じた場合の中間結果の調整のた
め（かくて「下位桁あふれ３３を明白化する定め）にも
用意される。出方デジットが母線５３に於て利用可能に
される前に、その出力デジットを修整する調整が必要で
ある。これは制御論理４９、マルチプレクサ４７及び制
御線３１（下位桁あふｆＬ）によって行なわれる。減分
器５５は潜在的出力デジットから１を減算す否。正しい
デジットの選択は制御出力５１によって報知される。そ
れ力；アクチブ状態のとキ１．データ母線５３は有効な
出力デジット全収容していることが知ら扛る。
正しい動作は、分子又は中間結果に対して１返すこと、
順序づけ状態信号５３及び４１を５′り察すること、及
び出力デジットが利用可能になるとさく線５１によって
表示されると＠）５３からの出方デジットヲ記憶するこ
とによって得られる。
順序づけ状態信号５３及び４１を５′り察すること、及
び出力デジットが利用可能になるとさく線５１によって
表示されると＠）５３からの出方デジットヲ記憶するこ
とによって得られる。
図示され且つ上記に峠、明さｆ′した装置の多くは利用
可能であることに注意されたい。例えば演算倫理装置は
、図ｔ′簡略化するため図示しなかった種々の制御に依
存して加賀及び減算又は種々の論理動作のために使用す
′ることか出来る。種々のレジスタも又他の形式のデー
タ処理動作で利用することが出来る。
可能であることに注意されたい。例えば演算倫理装置は
、図ｔ′簡略化するため図示しなかった種々の制御に依
存して加賀及び減算又は種々の論理動作のために使用す
′ることか出来る。種々のレジスタも又他の形式のデー
タ処理動作で利用することが出来る。
上記のことから、本発明は１６進数又は１０・仏教の割
算の新規且つ効率的な方法を意図したこと、そしてその
方法を実施するための図示装置の独特な組合せを提供し
几こと、その装置は通常の回路素子以外のもの全必要と
せず新規々組合わせで構÷ 成されたことが明らかである。
算の新規且つ効率的な方法を意図したこと、そしてその
方法を実施するための図示装置の独特な組合せを提供し
几こと、その装置は通常の回路素子以外のもの全必要と
せず新規々組合わせで構÷ 成されたことが明らかである。
図は本発明の実施例のブロック図である。
３・・・・論理演算装置（Ａ Ｌ’Ｕ ）、５・・・・
左シフト器、７・・・・分子／中間結果レジスタ、９・
・・・宛先レジスタ、１１・・・・倍数表、２１・・・
・アノシエイテプ・メモリ、２７・・・・最上位有効バ
イト・レジスタ、２９・・・・ソース・レジスタ、４９
・・・・岬−ｉ、５３・・・・出力デジット。
左シフト器、７・・・・分子／中間結果レジスタ、９・
・・・宛先レジスタ、１１・・・・倍数表、２１・・・
・アノシエイテプ・メモリ、２７・・・・最上位有効バ
イト・レジスタ、２９・・・・ソース・レジスタ、４９
・・・・岬−ｉ、５３・・・・出力デジット。
Claims (1)
- 【特許請求の範囲】 分母値に対する複数の倍数値を発生する手段と、上記手
段によって発生された倍数値を倍数表として記憶する装
置と、 アソシエイテブ・メモリ装置と、 上記手段によって発生された倍数値を上記アソシエイテ
プ・メモリ装置に記憶させるための手段と、 分子値の最上位有効パイ）１記憶する装置と、分子値の
最上位有効バイトをアソシエイテブ・メモリ装置中の各
記憶項目と順次に比較し、その分子値の最上位有効バイ
トよりも小嘔いか又は等しい記憶項目を見出してその記
憶項目と関連づけられたフラグを発生する手段と、 発生された最後のフラグを検出する手段と、上記フラグ
に応答して、対応する倍数値に関して上記倍数表を選択
的にアドレスするための手段と、 分子値を左ヘシフトする手段と、 選択された倍数値を、左ヘシフトされた分子値から減算
する演算手段と、 上記減算の結果を記憶する手段と、 を含む割算装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/305,765 US4466077A (en) | 1981-09-25 | 1981-09-25 | Method and apparatus for division employing associative memory |
| US305765 | 1981-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5862746A true JPS5862746A (ja) | 1983-04-14 |
| JPS6256536B2 JPS6256536B2 (ja) | 1987-11-26 |
Family
ID=23182244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57159719A Granted JPS5862746A (ja) | 1981-09-25 | 1982-09-16 | 割算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4466077A (ja) |
| EP (1) | EP0075745B1 (ja) |
| JP (1) | JPS5862746A (ja) |
| DE (1) | DE3277787D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688186A (en) * | 1982-10-04 | 1987-08-18 | Honeywell Bull Inc. | Division by a constant by iterative table lookup |
| JPS5987543A (ja) * | 1982-11-09 | 1984-05-21 | Hitachi Ltd | ２進化１０進数除算方式 |
| JPS60101640A (ja) * | 1983-11-07 | 1985-06-05 | Hitachi Ltd | １０進除算装置 |
| JPS6211937A (ja) * | 1985-07-10 | 1987-01-20 | Hitachi Ltd | 高速剰余計算装置 |
| US4817048A (en) * | 1986-08-11 | 1989-03-28 | Amdahl Corporation | Divider with quotient digit prediction |
| JPS63245518A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 除算演算装置 |
| JP2609630B2 (ja) * | 1987-09-26 | 1997-05-14 | 株式会社東芝 | 除算器及び除算方法 |
| US5046038A (en) * | 1989-07-07 | 1991-09-03 | Cyrix Corporation | Method and apparatus for performing division using a rectangular aspect ratio multiplier |
| US5307303A (en) * | 1989-07-07 | 1994-04-26 | Cyrix Corporation | Method and apparatus for performing division using a rectangular aspect ratio multiplier |
| US5297073A (en) * | 1992-08-19 | 1994-03-22 | Nec Electronics, Inc. | Integer divide using shift and subtract |
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| US6604121B1 (en) * | 1999-05-07 | 2003-08-05 | Seagate Technology Llc | Digital division device and method using a reduced-sized lookup table |
| US6922712B2 (en) | 2000-02-26 | 2005-07-26 | Walter E. Pelton | Apparatus, methods, and computer program products for accurately determining the coefficients of a function |
| US6952710B2 (en) | 2000-06-09 | 2005-10-04 | Walter Eugene Pelton | Apparatus, methods and computer program products for performing high speed division calculations |
| WO2001095142A2 (en) | 2000-06-09 | 2001-12-13 | Pelton Walter E | Methods for reducing the number of computations in a discrete fourier transform |
| US8510596B1 (en) * | 2006-02-09 | 2013-08-13 | Virsec Systems, Inc. | System and methods for run time detection and correction of memory corruption |
| JP5509839B2 (ja) * | 2009-12-22 | 2014-06-04 | 富士通株式会社 | 通信装置、受信データ長判定方法、倍数判定回路及び受信データ長判定プログラム |
| US10079841B2 (en) | 2013-09-12 | 2018-09-18 | Virsec Systems, Inc. | Automated runtime detection of malware |
| US10354074B2 (en) | 2014-06-24 | 2019-07-16 | Virsec Systems, Inc. | System and methods for automated detection of input and output validation and resource management vulnerability |
| EP3161638A1 (en) | 2014-06-24 | 2017-05-03 | Virsec Systems, Inc. | Automated root cause analysis of single or n-tiered applications |
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| KR102419574B1 (ko) | 2016-06-16 | 2022-07-11 | 버섹 시스템즈, 인코포레이션 | 컴퓨터 애플리케이션에서 메모리 손상을 교정하기 위한 시스템 및 방법 |
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Family Cites Families (5)
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|---|---|---|---|---|
| US3293418A (en) * | 1964-07-08 | 1966-12-20 | Control Data Corp | High speed divider |
| US3641331A (en) * | 1969-11-12 | 1972-02-08 | Honeywell Inc | Apparatus for performing arithmetic operations on numbers using a multiple generating and storage technique |
| US3684879A (en) * | 1970-09-09 | 1972-08-15 | Sperry Rand Corp | Division utilizing multiples of the divisor stored in an addressable memory |
| US3736413A (en) * | 1971-03-15 | 1973-05-29 | Programmatics Inc | Pre-conditioned divisor trial quotient divider |
| US3852581A (en) * | 1972-12-14 | 1974-12-03 | Burroughs Corp | Two bit binary divider |
-
1981
- 1981-09-25 US US06/305,765 patent/US4466077A/en not_active Expired - Fee Related
-
1982
- 1982-09-02 DE DE8282108073T patent/DE3277787D1/de not_active Expired
- 1982-09-02 EP EP82108073A patent/EP0075745B1/en not_active Expired
- 1982-09-16 JP JP57159719A patent/JPS5862746A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5311179A (en) * | 1976-07-19 | 1978-02-01 | Hitachi Ltd | Fluorescent substance |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6256536B2 (ja) | 1987-11-26 |
| EP0075745A3 (en) | 1985-12-18 |
| EP0075745B1 (en) | 1987-12-02 |
| EP0075745A2 (en) | 1983-04-06 |
| DE3277787D1 (en) | 1988-01-14 |
| US4466077A (en) | 1984-08-14 |
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