JPH0784763A

JPH0784763A - 乗算回路

Info

Publication number: JPH0784763A
Application number: JP5224129A
Authority: JP
Inventors: Takashi Imaizumi; 隆今泉; Tadashi Saito; 正斎藤; Toshiharu Katsuki; 俊治香月
Original assignee: Fujitsu Ltd; Fujitsu Electronics Inc
Current assignee: Fujitsu Ltd; Fujitsu Electronics Inc
Priority date: 1993-09-09
Filing date: 1993-09-09
Publication date: 1995-03-31
Anticipated expiration: 2018-08-11
Also published as: JP3435744B2

Abstract

(57)【要約】【目的】図形処理に必要な演算等を高速に実行するため
に開発されたＤＳＰ等に搭載して好適な乗算回路に関
し、加算の段数を減らし、演算時間を短縮すると共に、
処理すべき論理量を低減化する。【構成】２ｎビットの被乗数Ｘと２ｎビットの乗数Ｘと
の乗算を行う場合、被乗数Ｘを上位ｎビットのｘ₁と下
位ｎビットのｘ₀とに分けると共に、乗数Ｙを上位ｎビ
ットのｙ₁と下位ｎビットのｙ₀とに分け、乗算ｘ₁×
ｙ₀、ｘ₀×ｙ₀、ｘ₁×ｙ₁、ｘ₀×ｙ₁を、それぞれ、修
正された第１、第２、第３、第４の２ビット・ブースの
方法で行い、乗算ｘ₁×ｙ₀、ｘ₀×ｙ₀、ｘ₁×ｙ₁、ｘ₀
×ｙ₁の乗算結果ｚ₁、ｚ₂、ｚ₃、ｚ₄を所定の規則の下
に加算する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、音声処理や、図形処理
に必要な演算等を高速に実行するために開発された、い
わゆるＤＳＰ（digital signal processor）等に搭載し
て好適な乗算回路に関する。

【０００２】

【従来の技術】従来、２進数の乗算法としてシフト・ア
ンド・アッド（shift and add）法が知られており、こ
のシフト・アンド・アッド法を実行する方法として、並
列乗算器による方法や、２ビット・ブース（２bit−Ｂo
oth）の方法が知られている。

【０００３】並列乗算器による方法は、被乗数Ｘと乗数
Ｙとの乗算を行う場合、数１に、たとえば、８ビット×
８ビット→１６ビットの乗算を行う場合を例にして示す
ように、被乗数Ｘに乗数Ｙの１ビットを掛け合わせた部
分積を算出して、これら部分積を加算することにより、
乗算結果Ｚ１４〜Ｚ０を得るというものである。なお、
数１において、Ｓ−ＳＳは符号拡張を表わしている。

【０００４】

【数１】

【０００５】また、２ビット・ブースの方法は、数２
に、たとえば、８ビット×８ビット→１６ビットの乗算
の場合を例にして示すように、乗数Ｙの最下位ビットＹ
０から２ビット単位での乗算を、最下位評価ビットとし
て０を設定し、表１に示すように、評価ビットを
ｙ_2i+2、ｙ_2i+1、ｙ_2iとして部分積の操作を行うことに
より、乗算結果Ｚ１４〜Ｚ０を得るというものである。

【０００６】なお、この２ビット・ブースの方法では、
数値は全て２の補数表現とされ、符号は符号拡張とされ
る。

【０００７】

【数２】

【０００８】

【表１】

【０００９】この２ビット・ブースの方法は、並列乗算
器による乗算方法に比較して、生成される部分積の個数
を減らし、加算過程を短縮することができるという利点
を有している。

【００１０】

【発明が解決しようとする課題】しかし、この２ビット
・ブースの方法であっても、これを論理回路にする場
合、桁が大きくなると、加算の段数が多くなり、この結
果、演算に多大の時間を要し、論理量も増大してしまう
という問題点があった。

【００１１】本発明は、かかる点に鑑み、加算の段数を
減らし、演算時間を短縮すると共に、処理すべき論理量
を減らすことができるようにした乗算回路を提供するこ
とを目的とする。

【００１２】

【課題を解決するための手段】図１は本発明による乗算
回路の原理を示す図であり、本発明の乗算回路は２ｎビ
ット×２ｎビット→２ｎビット（結果の下位２ｎビット
は、切り捨て）の乗算を行うとするものである。

【００１３】図中、Ｘは２ｎビットの被乗数（但し、ｎ
＝２以上の整数）、ｘ₁は被乗数Ｘの上位ｎビット、ｘ₀
は被乗数Ｘの下位ｎビット、Ｙは２ｎビットの乗数、ｙ
₁は乗数Ｙの上位ｎビット、ｙ₀は乗数Ｙの下位ｎビット
を示している。

【００１４】また、１０は乗算部であり、ｘ₁を被乗
数、ｙ₀を乗数とする乗算ｘ₁×ｙ₀、ｘ ₀を被乗数、ｙ₀
を乗数とする乗算ｘ₀×ｙ₀、ｘ₁を被乗数、ｙ₁を乗数と
する乗算ｘ₁×ｙ₁、ｘ₀を被乗数、ｙ₁を乗数とする乗算
ｘ₀×ｙ₁を行うものである。

【００１５】但し、この乗算部１０は、乗算ｘ₁×ｙ₀に
ついては、ｙ₀の評価ビットをｙ₀.₂ _J+2、ｙ₀._2J+1、
ｙ₀._2J（但し、Ｊ＝０、１・・・ｎ／２）と記す場合
に、ｙ₀.₂ _J+2＝１、ｙ₀._2J+1＝０、ｙ₀._2J＝０の場合に
は、部分積の操作について、ｘ₁の反転数（１の補数）
を左へ１ビットシフトした値を加えて２ビット右へシフ
トし、ｙ₀._2J+2＝１、ｙ₀._2J+1＝０、ｙ₀._2J＝１の場
合、及び、ｙ₀._2J+2＝１、ｙ₀. _2J+1＝１、ｙ₀._2J＝０の
場合には、部分積の操作について、ｘ₁の反転数を加え
て２ビット右へシフトするように修正された第１の２ビ
ット・ブースの方法に基づいて乗算を行うものである。

【００１６】また、この乗算部１０は、乗算ｘ₀×ｙ₀に
ついては、符号は０を拡張するように修正された第２の
２ビット・ブースの方法に基づいて乗算を行うものであ
る。

【００１７】また、この乗算部１０は、乗算ｘ₁×ｙ₁に
ついては、ｙ₁の評価ビットをｙ₁.₂ _J+2、ｙ₁._2J+1、
ｙ₁._2Jと記す場合に、最下位評価ビットの値をｙ₀の最
上位ビットの値Ｍとし、ｙ₁._2J+2＝１、ｙ₁._2J+1＝０、
ｙ₁._2J＝０の場合には、部分積の操作について、ｘ₁の
反転数を左へ１ビットシフトした値を加えて２ビット右
へシフトし、ｙ₁._2J+2＝１、ｙ₁._2J+1＝０、ｙ₁._2J＝１
の場合、及び、ｙ₁._2J+2＝１、ｙ₁._2J+1＝１、ｙ₁._2J＝
０の場合には、部分積の操作について、ｘ₁の反転数を
左へ１ビットシフトした値を加えて２ビット右へシフト
するように修正された第３の２ビット・ブースの方法に
基づいて加算を行うものである。

【００１８】また、この乗算部１０は、乗算ｘ₀×ｙ₁に
ついては、最下位評価ビットの値をｙ₀の最上位ビット
の値Ｍとし、符号は０を拡張するように修正された第４
の２ビット・ブースの方法に基づいて乗算を行うもので
ある。

【００１９】また、１１は加算部であり、この加算部１
１は、乗算ｘ₁×ｙ₀、ｘ₀×ｙ₀、ｘ ₁×ｙ₁、ｘ₀×ｙ₁の
乗算結果ｚ₁、ｚ₂、ｚ₃、ｚ₄について、ｘ₁×ｙ₀、ｘ₀
×ｙ₁の乗算結果ｚ₁、ｚ₄については、桁を同一にし、
乗算ｘ₀×ｙ₀の乗算結果ｚ₂については、ｘ₁×ｙ₀、ｘ₀
×ｙ₁の乗算結果ｚ₁、ｚ₄に対して、ｎビット右へシフ
トし、乗算ｘ₁×ｙ₁の乗算結果ｚ₃については、乗算ｘ₁
×ｙ₀、ｘ₀×ｙ₁の乗算結果ｚ₁、ｚ₄に対して、ｎビッ
ト左へシフトした状態で、加算を行うものである。

【００２０】

【作用】本発明においては、被乗数Ｘの上位ｎビットｘ
₁、被乗数Ｘの下位ｎビットｘ₀、乗数Ｙの上位ｎビット
ｙ₁、乗数Ｙの下位ｎビットｙ₀が乗算部１０に転送され
る。

【００２１】ここに、乗算部１０においては、ｘ₁を被
乗数、ｙ₀を乗数とする乗算ｘ₁×ｙ₀と、ｘ₀を被乗数、
ｙ₀を乗数とする乗算ｘ₀×ｙ₀と、ｘ₁を被乗数、ｙ₁を
乗数とする乗算ｘ₁×ｙ₁と、ｘ₀を被乗数、ｙ₁を乗数と
する乗算ｘ₀×ｙ₁が行われる。

【００２２】この場合、乗算ｘ₁×ｙ₀については、ｙ₀.
_2J+2＝１、ｙ₀._2J+1＝０、ｙ₀._2J＝０の場合には、部分
積の操作について、ｘ₁の反転数を左へ１ビットシフト
した値を加えて２ビット右へシフトし、ｙ₀._2J+2＝１、
ｙ₀._2J+1＝０、ｙ₀._2J＝１の場合、及び、ｙ₀._2J+2＝
１、ｙ₀._2J+1＝１、ｙ₀._2J＝０の場合には、部分積の操
作について、ｘ₁の反転数を加えて２ビット右へシフト
するように修正された第１の２ビット・ブースの方法に
基づいて乗算が行われる。即ち、表２に基づいた部分積
の操作による乗算が行われる。

【００２３】

【表２】

【００２４】また、乗算ｘ₀×ｙ₀については、符号は０
を拡張するように修正された第２の２ビット・ブースの
方法に基づいて乗算が行われる。即ち、表３に基づいた
部分積の操作による乗算が行われる。なお、２の補数と
は、反転数（１の補数）の最下位ビットに１を加えたも
のである。

【００２５】

【表３】

【００２６】また、乗算ｘ₁×ｙ₁については、最下位評
価ビットの値をｙ₀の最上位ビットの値Ｍとし、ｙ₁.
_2J+2＝１、ｙ₁._2J+1＝０、ｙ₁._2J＝０の場合には、部分
積の操作について、ｘ₁の反転数を左へ１ビットシフト
した値を加えて２ビット右へシフトし、また、ｙ₁._2J+2
＝１、ｙ₁._2J+1＝０、ｙ₁._2J＝１の場合、及び、ｙ₁._2J
₊₂＝１、ｙ₁._2J+1＝１、ｙ₁._2J＝０の場合には、部分積
の操作について、ｘ₁の反転数を加えて２ビット右へシ
フトするように修正された第３の２ビット・ブースの方
法に基づいて乗算が行われる。即ち、表４に基づいた部
分積の操作による乗算が行われる。

【００２７】

【表４】

【００２８】また、乗算ｘ₀×ｙ₁については、最下位評
価ビットの値をｙ₀の最上位ビットの値Ｍとし、符号は
０を拡張するように修正された第４の２ビット・ブース
の方法に基づいて乗算が行われる。即ち、表５に基づい
た部分積の操作による乗算が行われる。

【００２９】

【表５】

【００３０】そして、加算部１１において、乗算ｘ₁×
ｙ₀、ｘ₀×ｙ₀、ｘ₁×ｙ₁、ｘ₀×ｙ₁の乗算結果ｚ₁、ｚ
₂、ｚ₃、ｚ₄について、ｘ₁×ｙ₀、ｘ₀×ｙ₁の乗算結果
ｚ₁、ｚ₄については、桁を同一にし、乗算ｘ₀×ｙ₀の乗
算結果ｚ₂については、ｘ₁×ｙ₀、ｘ₀×ｙ₁の乗算結果
ｚ₁、ｚ₄に対して、ｎビット右へシフトし、乗算ｘ₁×
ｙ₁の乗算結果ｚ₃については、乗算ｘ₁×ｙ₀、ｘ₀×ｙ₁
の乗算結果ｚ₁、ｚ₄に対して、ｎビット左へシフトした
状態での加算が行われ、ここに、被乗数をＸ、乗数をＹ
とする２ｎビット×２ｎビット→２ｎビット（結果の下
位２ビットは切り捨て）の乗算が完了する。

【００３１】ここに、本発明による乗算回路を適用し
て、０１１１，０１０１，１１１１，１０１１，１０１
０，１１１１，１０００，０１１１₂（１９７９４２８
７４３₁ ₀）を被乗数Ｘとし、１０１０，０００１，０１
０１，０１１０，１０１１，１１１０，００１１，１１
１０₂（−１５８８１５０７２２₁₀）を乗数Ｙとする乗
算を行う場合の演算内容を示すと、次のようになる。

【００３２】この場合、ｘ₁＝０１１１，０１０１，１
１１１，１０１１、ｘ₀＝１０１０，１１１１，１００
０，０１１１、ｙ₁＝１０１０，０００１，０１０１，
０１１０、ｙ₀＝１０１１，１１１０，００１１，１１
１０となる。

【００３３】したがって、乗算ｘ₁×ｙ₀の演算は数３に
示すように行われ、乗算ｘ₀×ｙ₀の演算は数４に示すよ
うに行われ、乗算ｘ₁×ｙ₁の演算は数５に示すように行
われ、乗算ｘ₀×ｙ₁の演算は数６に示すように行われ、
乗算ｘ₁×ｙ₀、ｘ₀×ｙ₀、ｘ ₁×ｙ₁、ｘ₀×ｙ₁の乗算結
果ｚ₁、ｚ₂、ｚ₃、ｚ₄の加算は数７に示すように行われ
る。

【００３４】

【数３】

【００３５】

【数４】

【００３６】

【数５】

【００３７】

【数６】

【００３８】

【数７】

【００３９】このように、本発明においては、２ｎビッ
トの被乗数Ｘと、２ｎビットの乗数Ｙとの乗算を行う場
合に、被乗数Ｘを上位ｎビットのｘ₁と、下位ｎビット
のｘ₀とに分け、また、乗数Ｙを上位ｎビットのｙ₁と、
下位ｎビットのｙ₀とに分けている。

【００４０】そして、ｘ₁を被乗数、ｙ₀を乗数とする乗
算ｘ₁×ｙ₀と、ｘ₀を被乗数、ｙ₀を乗数とする乗算ｘ₀
×ｙ₀と、ｘ₁を被乗数、ｙ₁を乗数とする乗算ｘ₁×ｙ₁
と、ｘ ₀を被乗数、ｙ₁を乗数とする乗算ｘ₀×ｙ₁とを、
それぞれ、表２、表３、表４、表５に示す修正された第
１、第２、第３、第４の２ビット・ブースの方法で行
い、これら乗算ｘ₁×ｙ₀、ｘ₀×ｙ₀、ｘ₁×ｙ₁、ｘ₀×
ｙ₁の乗算結果ｚ₁、ｚ₂、ｚ ₃、ｚ₄を、図１に示す加算
部１１を示すブロック内に示した所定の規則の下に加算
するとしている。

【００４１】したがって、本発明によれば、加算段数を
減らし、乗算時間を短縮化すると共に、処理すべき論理
量を低減化することができる。

【００４２】なお、乗算ｘ₁×ｙ₀、ｘ₀×ｙ₀、ｘ₁×
ｙ₁、ｘ₀×ｙ₁を修正された第１、第２、第３、第４の
２ビット・ブースの方法で行うことは一例であり、これ
らの方法以外で行うこともできることは勿論である。

【００４３】

【実施例】以下、図２〜図７を参照して、本発明による
乗算回路の第１実施例〜第５実施例及び第４実施例の使
用例について説明する。

【００４４】第１実施例・・図２図２は本発明の第１実施例を示す回路図であり、２０は
被乗数Ｘを格納する２ｎビットのレジスタ、２１は乗数
Ｙを格納する２ｎビットのレジスタ、２２は演算結果を
格納する２ｎビットのレジスタ、２３はレジスタ２０〜
２２を制御する制御部である。

【００４５】また、２４は表２又は表４に基づいてｎビ
ット×ｎビット→２ｎビットの乗算を行う乗算器、２５
は表３又は表５に基づいてｎビット×ｎビット→２ｎビ
ットの乗算を行う乗算器である。

【００４６】また、２６は乗算器２４、２５から出力さ
れる乗算結果と、レジスタ２２の格納値とについて、３
ｎビット＋３ｎビットの加算を行う加算器である。

【００４７】この第１実施例においては、２ｎビット×
２ｎビット→２ｎビットの乗算が行われる場合、レジス
タ２０に２ｎビットの被乗数Ｘが格納され、レジスタ２
１に２ｎビットの乗数Ｙが格納され、レジスタ２２はク
リアされる。

【００４８】次に、レジスタ２０が格納する被乗数Ｘの
うち、上位ｎビットｘ₁が被乗数として乗算器２４に転
送され、下位ビットｘ₀が乗算器２５に転送されると共
に、レジスタ２１が格納する乗数Ｙのうち、下位ビット
ｙ₀が乗数として乗算器２４、２５に転送される。

【００４９】ここに、乗算器２４においては、表２に基
づいて、ｘ₁×ｙ₀なる乗算が行われ、その乗算結果ｚ₁
が加算器２６に転送され、乗算器２５においては、表３
に基づいて、ｘ₀×ｙ₀なる乗算が行われ、その乗算結果
ｚ₂が加算器２６に転送される。

【００５０】加算器２６においては、乗算ｘ₁×ｙ₀の乗
算結果ｚ₁と、乗算ｘ₀×ｙ₀の乗算結果ｚ₂とについて、
乗算結果ｚ₁については、その最下位ビットが加算の際
の最下位ビットとなるようにし、乗算結果ｚ₂について
は、ｎ＋１ビット目が加算の際の最下位ビットとなるよ
うにした状態で、３ｎビット＋３ｎビットの加算が行わ
れ、この加算結果のうち、上位２ｎビットがレジスタ２
２に格納される。

【００５１】次に、レジスタ２１が格納する乗数Ｙのう
ち、上位ｎビットｙ₁が乗数として乗算器２４、２５に
転送されると共に、最下位評価ビットとして、乗数Ｙの
下位ビットｙ₀の最上位ビットＭが乗算器２４、２５に
転送される。

【００５２】ここに、乗算器２４においては、表４に基
づいて、ｘ₁×ｙ₁なる乗算が行われ、その乗算結果ｚ₃
が加算器２６に転送され、乗算器２５においては、表５
に基づいて、ｘ₀×ｙ₁なる乗算が行われ、その乗算結果
ｚ₄が加算器２６に転送される。

【００５３】加算器２６においては、乗算ｘ₁×ｙ₁の乗
算結果ｚ₃と、乗算ｘ₀×ｙ₁の乗算結果ｚ₄と、レジスタ
２２の格納値について、乗算結果ｚ₃については、その
最上位ビットが加算の際の最上位ビットとなるように
し、乗算結果ｚ₄については、その最下位ビットが加算
の際の最下位ビットとなるようにし、レジスタ２２の格
納値については、その最上位ビットが加算の際の最上位
ビットとなるようにした状態で、３ｎビット＋３ｎビッ
トの加算が行われ、この加算結果のうち、上位２ｎビッ
トがレジスタ２２に格納される。

【００５４】ここに、２ｎビットの被乗数Ｘと２ｎビッ
トの乗数Ｙとについて、２ｎビット×２ｎビット→２ｎ
ビットなる乗算の結果がレジスタ２２に得られ、乗算は
完了する。

【００５５】このように、この第１実施例においては、
２ｎビットの被乗数Ｘと２ｎビットの乗数Ｙとの乗算を
行う場合、被乗数Ｘを上位ｎビットのｘ₁と下位ｎビッ
トのｘ₀とに分け、乗数Ｙを上位ｎビットのｙ₁と下位ｎ
ビットのｙ₀とに分けるようにしている。

【００５６】そして、ｘ₁を被乗数、ｙ₀を乗数とする乗
算ｘ₁×ｙ₀と、ｘ₀を被乗数、ｙ₀を乗数とする乗算ｘ₀
×ｙ₀と、ｘ₁を被乗数、ｙ₁を乗数とする乗算ｘ₁×ｙ₁
と、ｘ ₀を被乗数、ｙ₁を乗数とする乗算ｘ₀×ｙ₁とを、
それぞれ、表２、表３、表４、表５に示す修正された第
１、第２、第３、第４の２ビット・ブースの方法で行
い、これら乗算ｘ₁×ｙ₀、ｘ₀×ｙ₀、ｘ₁×ｙ₁、ｘ₀×
ｙ₁の乗算結果ｚ₁、ｚ₂、ｚ ₃、ｚ₄を、図１に示す加算
部１１を示すブロック内に示した所定の規則の下に加算
するとしている。

【００５７】したがって、この第１実施例によれば、加
算段数を減らし、乗算時間を短縮すると共に、論理量を
低減化することができる。

【００５８】第２実施例・・図３図３は本発明の第２実施例を示す回路図であり、図中、
３０は２ｎビットの被乗数Ｘの上位ｎビットｘ₁が格納
されるｎビットのレジスタ、３１は２ｎビットの被乗数
Ｘの下位ｎビットｘ₀が格納されるｎビットのレジスタ
である。

【００５９】また、３２は２ｎビットの乗数Ｙの上位ｎ
ビットｙ₁が格納されるｎビットのレジスタ、３３は２
ｎビットの乗数Ｙの下位ｎビットｙ₀が格納されるｎビ
ットのレジスタである。

【００６０】また、３４は表２に基づいてｎビット×ｎ
ビット→２ｎビットの乗算を行う乗算器、３５は表３に
基づいてｎビット×ｎビット→２ｎビットの乗算を行う
乗算器である。

【００６１】また、３６は表４に基づいてｎビット×ｎ
ビット→２ｎビットの乗算を行う乗算器、３７は表５に
基づいてｎビット×ｎビット→２ｎビットの乗算を行う
乗算器である。

【００６２】また、３８は乗算器３４、３５、３６、３
７から出力される乗算結果について、３ｎビット＋３ｎ
ビットの加算を行う加算器、３９は加算器３８から出力
される加算結果の上位２ｎビットを格納する２ｎビット
のレジスタである。

【００６３】この第２実施例においては、２ｎビット×
２ｎビット→２ｎビットの乗算が行われる場合、レジス
タ３０に被乗数Ｘの上位ｎビットｘ₁が格納され、レジ
スタ３１に被乗数Ｘの下位ｎビットｘ₀が格納され、レ
ジスタ３２に乗数Ｙの上位ｎビットｙ₁が格納され、レ
ジスタ３３に２ｎビットの乗数Ｙの下位ｎビットｙ₀が
格納される。

【００６４】そして、レジスタ３０に格納された被乗数
Ｘの上位ｎビットｘ₁が被乗数として乗算器３４、３６
に転送され、レジスタ３１に格納された被乗数Ｘの下位
ｎビットｘ₀が被乗数として乗算器３５、３７に転送さ
れる。

【００６５】また、レジスタ３２に格納された乗数Ｙの
上位ｎビットｙ₁が乗数として乗算器３６、３７に転送
され、レジスタ３３に格納された乗数Ｙの下位ｎビット
ｙ₀が乗数として乗算器３４、３５に転送される。

【００６６】また、乗算器３６、３７における最下位評
価ビットとして、レジスタ３３に格納された乗数Ｙの下
位ｎビットｙ₀の最上位ビットＭが乗算器３６、３７に
転送される。なお、乗算器３４、３５においては、最下
位評価ビットとして、０が設定される。

【００６７】ここに、乗算器３４においては、表２に基
づいて、ｘ₁を被乗数、ｙ₀を乗数とする乗算が行われ、
その乗算結果ｚ₁が加算器３８に転送され、乗算器３５
においては、表３に基づいて、ｘ₀を被乗数、ｙ₀を乗数
とする乗算が行われ、その乗算結果ｚ₂が加算器３８に
転送される。

【００６８】また、乗算器３６においては、表４に基づ
いて、ｘ₁を被乗数、ｙ₁を乗数とする乗算が行われ、そ
の乗算結果ｚ₃が加算器３８に転送され、乗算器３７に
おいては、表５に基づいて、ｘ₀を被乗数、ｙ₁を乗数と
する乗算が行われ、その乗算結果ｚ₄が加算器３８に転
送される。

【００６９】加算器３８においては、乗算ｘ₁×ｙ₀、ｘ
₀×ｙ₀、ｘ₁×ｙ₁、ｘ₀×ｙ₁の乗算結果ｚ₁、ｚ₂、
ｚ₃、ｚ₄について、乗算結果ｚ₁については、その最下
位ビットが加算の際の最下位ビットとなるようにし、乗
算結果ｚ₂については、ｎ＋１ビット目が加算の際の最
下位ビットとなるようにし、乗算結果ｚ₃については、
その最上位ビットが加算の際の最上位ビットとなるよう
にし、乗算結果ｚ₄については、その最下位ビットが加
算の際の最下位ビットとなるようにした状態で、加算が
行われ、この加算結果のうち、上位２ｎビットがレジス
タ３９に格納される。

【００７０】ここに、２ｎビットの被乗数Ｘと２ｎビッ
トの乗数Ｙとについて、２ｎビット×２ｎビット→２ｎ
ビットなる乗算の結果がレジスタ３９に得られ、乗算は
完了する。

【００７１】このように、この第２実施例においても、
２ｎビットの被乗数Ｘと２ｎビットの乗数Ｙとの乗算を
行う場合、被乗数Ｘを上位ｎビットのｘ₁と下位ｎビッ
トのｘ₀とに分け、乗数Ｙを上位ｎビットのｙ₁と下位ｎ
ビットのｙ₀とに分けるようにしている。

【００７２】そして、ｘ₁を被乗数、ｙ₀を乗数とする乗
算ｘ₁×ｙ₀と、ｘ₀を被乗数、ｙ₀を乗数とする乗算ｘ₀
×ｙ₀と、ｘ₁を被乗数、ｙ₁を乗数とする乗算ｘ₁×ｙ₁
と、ｘ ₀を被乗数、ｙ₁を乗数とする乗算ｘ₀×ｙ₁とを、
それぞれ、表２、表３、表４、表５に示す修正された第
１、第２、第３、第４の２ビット・ブースの方法で行
い、これら乗算ｘ₁×ｙ₀、ｘ₀×ｙ₀、ｘ₁×ｙ₁、ｘ₀×
ｙ₁の乗算結果ｚ₁、ｚ₂、ｚ ₃、ｚ₄を、図１に示す加算
部１１を示すブロック内に示した所定の規則の下に加算
するとしている。

【００７３】したがって、この第２実施例によっても、
加算段数を減らし、乗算時間の短縮化を図ることができ
る。

【００７４】第３実施例・・図４図４は本発明の第３実施例を示す回路図であり、４０は
被乗数Ｘを格納する２ｎビットのレジスタ、４１は乗数
Ｙを格納する２ｎビットのレジスタ、４２は演算結果を
格納する２ｎビットのレジスタである。

【００７５】また、４３は表２、表３、表４又は表５に
基づいてｎビット×ｎビット→２ｎビットの乗算を行う
乗算器、４４はレジスタ４０〜４２及び乗算器４３を制
御する制御部、４５は乗算器４３から出力される乗算結
果とレジスタ４２の格納値との加算等を行う加減算器で
ある。

【００７６】なお、乗算器４３は、制御部４４からモー
ド信号ＭＤ０を受けた場合は、表２又は表４に基づいた
乗算を行い、制御部４４からモード信号ＭＤ１を受けた
場合は、表３又は表５に基づいた乗算を行うようにされ
ている。

【００７７】この第３実施例においては、２ｎビット×
２ｎビット→２ｎビットの乗算が行われる場合、レジス
タ４０に２ｎビットの被乗数Ｘが格納され、レジスタ４
１に２ｎビットの乗数Ｙが格納され、レジスタ４２はク
リアされる。

【００７８】次に、レジスタ４０に格納されている被乗
数Ｘのうち、上位ｎビットｘ₁が被乗数として乗算器４
３に転送されると共に、レジスタ４１に格納されている
乗数Ｙのうち、下位ｎビットｙ₀が乗数として乗算器４
３に転送される。

【００７９】また、この場合、制御部４４から乗算器４
３にモード信号ＭＤ０が与えられ、乗算器４３において
は、表２に基づいて、ｘ₁×ｙ₀なる乗算が行われ、この
乗算結果ｚ₁が加減算器４５に転送される。

【００８０】加減算器４５においては、乗算ｘ₁×ｙ₀の
乗算結果ｚ₁と、レジスタ４２の格納値とについて、乗
算結果ｚ₁については、その最下位ビットが加算の際の
最下位ビットとなるようにし、レジスタ４２の格納値に
ついては、その最上位ビットが加算の際の最上位ビット
となるようにした状態で、加算が行われ、この加算結果
の上位２ｎビットがレジスタ４２に格納される。

【００８１】次に、レジスタ４０に格納されている被乗
数Ｘのうち、下位ｎビットｘ₀が被乗数として乗算器４
３に転送され、レジスタ４１に格納されている乗数Ｙの
うち、下位ｎビットｙ₀が乗数として乗算器４３に転送
される。

【００８２】また、この場合、制御部４４から乗算器４
３にモード信号ＭＤ１が与えられ、乗算器４３において
は、表３に基づいて、ｘ₀×ｙ₀なる乗算が行われ、この
乗算結果ｚ₂が加減算器４５に転送される。

【００８３】加減算器４５においては、乗算ｘ₀×ｙ₀の
乗算結果ｚ₂と、レジスタ４２の格納値とについて、乗
算結果ｚ₂については、そのｎ＋１ビット目が加算の際
の最下位ビットとなるようにし、レジスタ４２の格納値
については、その最上位ビットが加算の際の最上位ビッ
トとなるようにした状態で、加算が行われ、この加算結
果の上位２ｎビットがレジスタ４２に格納される。

【００８４】次に、レジスタ４０に格納されている被乗
数Ｘのうち、上位ｎビットｘ₁が被乗数として乗算器４
３に転送され、レジスタ４１に格納されている乗数Ｙの
うち、上位ｎビットｙ₁が乗数として乗算器４３に転送
される。

【００８５】また、最下位評価ビットとして、レジスタ
４１に格納されている乗数Ｙの下位ｎビットｙ₀の最上
位ビットＭが乗算器４３に転送される。

【００８６】また、この場合、制御部４４から乗算器４
３にモード信号ＭＤ０が与えられ、乗算器４３において
は、表４に基づいて、ｘ₁×ｙ₁なる乗算が行われ、この
乗算結果ｚ₃が加減算器４５に転送される。

【００８７】加減算器４５においては、乗算ｘ₁×ｙ₁の
乗算結果ｚ₃と、レジスタ４２の格納値とについて、乗
算結果ｚ₃については、その最上位ビットが加算の際の
最上位ビットとなるようにし、レジスタ４２の格納値に
ついては、その最上位ビットが加算の際の最上位ビット
となるようにした状態で、加算が行われ、この加算結果
の上位２ｎビットがレジスタ４２に格納される。

【００８８】次に、レジスタ４０に格納されている被乗
数Ｘのうち、下位ｎビットｘ₀が被乗数として乗算器４
３に転送され、レジスタ４１に格納されている乗数Ｙの
うち、上位ｎビットｙ₁が乗数として乗算器４３に転送
される。

【００８９】また、最下位評価ビットとして、レジスタ
４１に格納されている乗数Ｙの下位ｎビットｙ₀の最上
位ビットＭが乗算器４３に転送される。

【００９０】また、この場合、制御部４４から乗算器４
３にモード信号ＭＤ１が与えられ、乗算器４３において
は、表５に基づいて、ｘ₀×ｙ₁なる乗算が行われ、この
乗算結果ｚ₃が加減算器４５に転送される。

【００９１】加減算器４５においては、乗算ｘ₀×ｙ₁の
乗算結果ｚ₄と、レジスタ４２の格納値とについて、乗
算結果ｚ₄については、その最下位ビットが加算の際の
最下位ビットとなるようにし、レジスタ４２の格納値に
ついては、その最上位ビットが加算の際の最上位ビット
となるようにした状態で、加算が行われ、この加算結果
の上位２ｎビットがレジスタ４２に格納される。

【００９２】ここに、２ｎビットの被乗数Ｘと２ｎビッ
トの乗数Ｙとについて、２ｎビット×２ｎビット→２ｎ
ビットなる乗算の結果がレジスタ４２に得られ、乗算は
完了する。

【００９３】このように、この第３実施例においても、
２ｎビットの被乗数Ｘと２ｎビットの乗数Ｙとの乗算を
行う場合、被乗数Ｘを上位ｎビットのｘ₁と下位ｎビッ
トのｘ₀とに分け、乗数Ｙを上位ｎビットのｙ₁と下位ｎ
ビットのｙ₀とに分けるようにしている。

【００９４】そして、ｘ₁を被乗数、ｙ₀を乗数とする乗
算ｘ₁×ｙ₀と、ｘ₀を被乗数、ｙ₀を乗数とする乗算ｘ₀
×ｙ₀と、ｘ₁を被乗数、ｙ₁を乗数とする乗算ｘ₁×ｙ₁
と、ｘ ₀を被乗数、ｙ₁を乗数とする乗算ｘ₀×ｙ₁とを、
それぞれ、表２、表３、表４、表５に示す修正された第
１、第２、第３、第４の２ビット・ブースの方法で行
い、これら乗算ｘ₁×ｙ₀、ｘ₀×ｙ₀、ｘ₁×ｙ₁、ｘ₀×
ｙ₁の乗算結果ｚ₁、ｚ₂、ｚ ₃、ｚ₄を、図１に示す加算
部１１を示すブロック内に示した所定の規則の下に加算
するとしている。

【００９５】したがって、この第３実施例によっても、
加算段数を減らし、乗算時間の短縮化を図ると共に、論
理量の低減化を図ることができる。

【００９６】なお、この第３実施例によれば、２ｎビッ
ト×２ｎビット→２ｎビットなる乗算のほか、２ｎビッ
ト×２ｎビット系積和演算として、２ｎビット±２ｎビ
ット×２ｎビット→２ｎビットなる積和演算を行うこと
ができる。

【００９７】また、２ｎビット×ｎビット系積和演算と
して、２ｎビット×ｎビット→２ｎビット、２ｎビット
±２ｎビット×ｎビット→２ｎビットなる積和演算を行
うことができる。

【００９８】また、ダブルｎビット×ｎビット系積和演
算として、ｎビット×ｎビット±ｎビット×ｎビット→
２ｎビット、２ｎビット±（ｎビット×ｎビット±ｎビ
ット×ｎビット）→２ｎビットなる積和演算を行うこと
ができる。

【００９９】第４実施例・・図５図５は本発明の第４実施例を示す回路図であり、５０は
被乗数Ｘを格納する２ｎビットのレジスタ、５１は乗数
Ｙを格納する２ｎビットのレジスタ、５２は演算結果を
格納する２ｎビットのレジスタである。

【０１００】また、５３は表２又は表３に基づいてｎビ
ット×ｎビット→２ｎビットの乗算を行う乗算器、５４
は表４又は表５に基づいてｎビット×ｎビット→２ｎビ
ットの乗算を行う乗算器である。

【０１０１】また、５５はレジスタ５０、５１、５２及
び乗算器５３、５４を制御する制御部、５６は乗算器５
３、５４から出力される乗算結果とレジスタ５２の格納
値との加算等を行う加減算器である。

【０１０２】なお、乗算器５３は、制御部５５からモー
ド信号ＭＤ０を受けた場合は、表２又は表４に基づいた
乗算を行い、制御部５５からモード信号ＭＤ１を受けた
場合は、表３又は表５に基づいた乗算を行うようにされ
ている。

【０１０３】また、乗算器５４は、制御部５５からモー
ド信号ＭＤ０を受けた場合は、表２又は表４に基づいた
乗算を行い、制御部５５からモード信号ＭＤ１を受けた
場合は、表３又は表５に基づいた乗算を行うようにされ
ている。

【０１０４】この第４実施例においては、２ｎビット×
２ｎビット→２ｎビットの乗算が行われる場合、レジス
タ５０に２ｎビットの被乗数Ｘが格納され、レジスタ５
１に２ｎビットの乗数Ｙが格納され、レジスタ５２はク
リアされる。

【０１０５】次に、レジスタ５０に格納された被乗数Ｘ
のうち、上位ｎビットｘ₁が被乗数として乗算器５３、
５４に転送されると共に、レジスタ５１に格納された乗
数Ｙのうち、下位ｎビットｙ₀が乗数として乗算器５３
に転送され、上位ｎビットｙ₁が乗数として乗算器５４
に転送される。

【０１０６】また、乗算器５４における最下位評価ビッ
トとして、レジスタ５１に格納されている乗数Ｙのう
ち、下位ｎビットｙ₀の最上位ビットＭが乗算器５４に
転送される。乗算器５３においては、最下位評価ビット
として、０が設定される。

【０１０７】また、この場合、制御部５５から乗算器５
３、５４にモード信号ＭＤ０が与えられ、乗算器５３に
おいては、表２に基づいて、ｘ₁×ｙ₀なる乗算が行わ
れ、その乗算結果ｚ₁が加減算器５６に転送され、乗算
器５４においては、表４に基づいて、ｘ₁×ｙ₁なる乗算
が行われ、その乗算結果ｚ₃が加減算器５６に転送され
る。

【０１０８】加減算器５６においては、乗算ｘ₁×ｙ₀の
乗算結果ｚ₁と、乗算ｘ₁×ｙ₁の乗算結果ｚ₃について、
乗算ｘ₁×ｙ₀の乗算結果ｚ₁については、その最下位ビ
ットが加算の際の最下位ビットとなるようにし、乗算ｘ
₁×ｙ₁の乗算結果ｚ₃については、その最上位ビットが
加算の際の最上位ビットとなるようにした状態で、加算
が行われ、その加算結果がレジスタ５２に格納される。

【０１０９】次に、レジスタ５０が格納する被乗数Ｘの
うち、下位ｎビットｘ₀が被乗数として乗算器５３、５
４に転送されると共に、レジスタ５１が格納する乗数Ｙ
のうち、下位ｎビットｙ₀が乗数として乗算器５３に転
送され、上位ｎビットｙ₁が乗数として乗算器５４に転
送される。

【０１１０】また、乗算器５４における最下位評価ビッ
トとして、レジスタ５１に格納されている乗数Ｙのう
ち、下位ｎビットｙ₀の最上位ビットＭが乗算器５４に
転送される。乗算器５３においては、最下位評価ビット
として、０が設定される。

【０１１１】また、この場合、制御部５５から乗算器５
３、５４にモード信号ＭＤ１が与えられ、乗算器５３に
おいては、表３に基づいて、ｘ₀×ｙ₀なる乗算が行わ
れ、その乗算結果ｚ₂が加減算器５６に転送され、乗算
器５４においては、表５に基づいて、ｘ₀×ｙ₁なる乗算
が行われ、乗算結果ｚ₄が加減算器５６に転送される。

【０１１２】加減算器５６においては、乗算ｘ₀×ｙ₀の
乗算結果ｚ₂と、乗算ｘ₀×ｙ₁の乗算結果ｚ₄と、レジス
タ５２の格納値とについて、乗算ｘ₀×ｙ₀の乗算結果ｚ
₂については、そのｎ＋１ビット目が加算の際の最下位
ビットとなるようにし、乗算ｘ₀×ｙ₁の乗算結果ｚ₄に
ついては、その最下位ビットが加算の際の最下位ビット
となるようにし、レジスタ５２の格納値については、そ
の最上位ビットが加算の際の最上位ビットになるように
した状態で、加算が行われ、その加算結果がレジスタ５
２に格納される。

【０１１３】ここに、２ｎビットの被乗数Ｘと２ｎビッ
トの乗数Ｙとについて、２ｎビット×２ｎビット→２ｎ
ビットなる乗算の結果がレジスタ５２に得られ、乗算は
完了する。

【０１１４】このように、この第４実施例においても、
２ｎビットの被乗数Ｘと２ｎビットの乗数Ｙとの乗算を
行う場合、被乗数Ｘを上位ｎビットのｘ₁と下位ｎビッ
トのｘ₀とに分け、乗数Ｙを上位ｎビットのｙ₁と下位ｎ
ビットのｙ₀とに分けるようにしている。

【０１１５】そして、ｘ₁を被乗数、ｙ₀を乗数とする乗
算ｘ₁×ｙ₀と、ｘ₀を被乗数、ｙ₀を乗数とする乗算ｘ₀
×ｙ₀と、ｘ₁を被乗数、ｙ₁を乗数とする乗算ｘ₁×ｙ₁
と、ｘ ₀を被乗数、ｙ₁を乗数とする乗算ｘ₀×ｙ₁とを、
それぞれ、表２、表３、表４、表５に示す修正された第
１、第２、第３、第４の２ビット・ブースの方法で行
い、これら乗算ｘ₁×ｙ₀、ｘ₀×ｙ₀、ｘ₁×ｙ₁、ｘ₀×
ｙ₁の乗算結果ｚ₁、ｚ₂、ｚ ₃、ｚ₄を、図１に示す加算
部１１を示すブロック内に示した所定の規則の下に加算
するとしている。

【０１１６】したがって、この第４実施例によっても、
加算段数を減らし、乗算時間の短縮化を図ると共に、論
理量の低減化を図ることができる。

【０１１７】なお、この第４実施例によれば、２ｎビッ
ト×２ｎビット→２ｎビットなる乗算のほか、２ｎビッ
ト×２ｎビット系積和演算として、２ｎビット±２ｎビ
ット×２ｎビット→２ｎビットなる積和演算を行うこと
ができる。

【０１１８】また、２ｎビット×ｎビット系積和演算と
して、２ｎビット×ｎビット→２ｎビット、２ｎビット
±２ｎビット×ｎビット→２ｎビットなる積和演算を行
うことができる。

【０１１９】また、ダブルｎビット×ｎビット系積和演
算として、ｎビット×ｎビット±ｎビット×ｎビット→
２ｎビット、２ｎビット±（ｎビット×ｎビット±ｎビ
ット×ｎビット）→２ｎビットなる積和演算を行うこと
ができる。

【０１２０】第５実施例・・図６図６は本発明の第５実施例を示す回路図であり、６０は
被乗数Ｘを格納する２ｎビットのレジスタ、６１は乗数
Ｙを格納する２ｎビットのレジスタ、６２は演算結果を
格納する２ｎビットのレジスタである。

【０１２１】また、６３は表２、表３、表４又は表５に
基づいてｎビット×ｎビット→２ｎビットの乗算を行う
乗算器、６４は表２、表３、表４又は表５に基づいてｎ
ビット×ｎビット→２ｎビットの乗算を行う乗算器であ
る。

【０１２２】また、６５は表２、表３、表４又は表５に
基づいてｎビット×ｎビット→２ｎビットの乗算を行う
乗算器、６６は表２、表３、表４又は表５に基づいてｎ
ビット×ｎビット→２ｎビットの乗算を行う乗算器であ
る。

【０１２３】また、６７はレジスタ６０、６１、６２及
び乗算器６３、６４、６５、６６を制御する制御部、６
８は乗算器６３、６４、６５、６６から出力される乗算
結果について、３ｎビット＋３ｎビットの加算等を行う
加減算器である。

【０１２４】なお、乗算器６３、６４、６５、６６は、
制御部６７からモード信号ＭＤ０を受けた場合は、表２
又は表４に基づいた乗算を行い、制御部６７からモード
信号ＭＤ１を受けた場合は、表３又は表５に基づいた乗
算を行うようにされている。

【０１２５】この第５実施例においては、２ｎビット×
２ｎビット→２ｎビットの乗算が行われる場合、レジス
タ６０に被乗数Ｘが格納され、レジスタ６１に乗数Ｙが
格納される。

【０１２６】そして、レジスタ６０に格納された被乗数
Ｘの上位ｎビットｘ₁が被乗数として乗算器６３、６５
に転送され、下位ｎビットｘ₀が被乗数として乗算器６
４、６６に転送される。

【０１２７】また、レジスタ６１に格納された乗数Ｙの
上位ｎビットｙ₁が乗数として乗算器６５、６６に転送
され、下位ｎビットｙ₀が乗数として乗算器６３、６４
に転送される。

【０１２８】また、乗算器６５、６６における最下位評
価ビットとして、レジスタ６１に格納されている乗数Ｙ
の下位ｎビットｙ₀の最上位ビットＭが乗算器６５、６
６に転送される。なお、乗算器６３、６４においては、
最下位評価ビットとして、０が設定される。

【０１２９】なお、この場合、制御部６７から乗算器６
３にモード信号ＭＤ０が与えられ、乗算器６３において
は、表２に基づいて、ｘ₁を被乗数、ｙ₀を乗数とする乗
算が行われ、その乗算結果ｚ₁が加減算器６８に転送さ
れる。

【０１３０】また、この場合、制御部６７から乗算器６
４にモード信号ＭＤ１が与えられ、乗算器６４において
は、表３に基づいて、ｘ₀を被乗数、ｙ₀を乗数とする乗
算が行われ、その乗算結果ｚ₂が加減算器６８に転送さ
れる。

【０１３１】また、この場合、制御部６７から乗算器６
５にモード信号ＭＤ０が与えられ、乗算器６５において
は、表４に基づいて、ｘ₁を被乗数、ｙ₁を乗数とする乗
算が行われ、その乗算結果ｚ₃が加減算器６８に転送さ
れる。

【０１３２】また、この場合、制御部６７から乗算器６
５にモード信号ＭＤ１が与えられ、乗算器６６において
は、表５に基づいて、ｘ₀を被乗数、ｙ₁を乗数とする乗
算が行われ、その乗算結果ｚ₄が加減算器６８に転送さ
れる。

【０１３３】加減算器６８においては、乗算ｘ₁×ｙ₀、
ｘ₀×ｙ₀、ｘ₁×ｙ₁、ｘ₀×ｙ₁の乗算結果ｚ₁、ｚ₂、ｚ
₃、ｚ₄について、乗算結果ｚ₁については、その最下位
ビットが加算の際の最下位ビットとなるようにし、乗算
結果ｚ₂については、ｎ＋１ビットが加算の際の最下位
ビットとなるようにし、乗算結果ｚ₃については、その
最上位ビットが加算の際の最上位ビットになるように
し、乗算結果ｚ₄については、その最下位ビットが加算
の際の最下位ビットとなるようにした状態で、加算が行
われ、この加算結果の上位２ｎビットがレジスタ６２に
格納される。

【０１３４】ここに、２ｎビットの被乗数Ｘと２ｎビッ
トの乗数Ｙとについて、２ｎビット×２ｎビット→２ｎ
ビットなる乗算の結果がレジスタ６２に得られ、乗算は
完了する。

【０１３５】このように、この第５実施例においても、
２ｎビットの被乗数Ｘと２ｎビットの乗数Ｙとの乗算を
行う場合、被乗数Ｘを上位ｎビットのｘ₁と下位ｎビッ
トのｘ₀とに分け、乗数Ｙを上位ｎビットのｙ₁と下位ｎ
ビットのｙ₀とに分けるようにしている。

【０１３６】そして、ｘ₁を被乗数、ｙ₀を乗数とする乗
算ｘ₁×ｙ₀と、ｘ₀を被乗数、ｙ₀を乗数とする乗算ｘ₀
×ｙ₀と、ｘ₁を被乗数、ｙ₁を乗数とする乗算ｘ₁×ｙ₁
と、ｘ ₀を被乗数、ｙ₁を乗数とする乗算ｘ₀×ｙ₁とを、
それぞれ、表２、表３、表４、表５に示す修正された第
１、第２、第３、第４の２ビット・ブースの方法で行
い、これら乗算ｘ₁×ｙ₀、ｘ₀×ｙ₀、ｘ₁×ｙ₁、ｘ₀×
ｙ₁の乗算結果ｚ₁、ｚ₂、ｚ ₃、ｚ₄を、図１に示す加算
部１１を示すブロック内に示した所定の規則の下に加算
するとしている。

【０１３７】したがって、この第５実施例によっても、
加算段数を減らし、乗算時間の短縮化を図ることができ
る。

【０１３８】なお、この第５実施例によれば、制御部６
７による制御により、２ｎビット×２ｎビット→２ｎビ
ットなる乗算のほか、２ｎビット×２ｎビット系積和演
算として、２ｎビット±２ｎビット×２ｎビット→２ｎ
ビットなる積和演算を行うことができる。

【０１３９】また、２ｎビット×ｎビット系積和演算と
して、２ｎビット×ｎビット→２ｎビット、２ｎビット
±２ｎビット×ｎビット→２ｎビットなる積和演算を行
うことができる。

【０１４０】また、２ｎビット×２ｎビット系積和演算
として、２ｎビット×２ｎビット→２ｎビット、２ｎビ
ット±２ｎビット×２ｎビット→２ｎビットなる積和演
算を行うことができる。

【０１４１】また、ダブルｎビット×ｎビット系積和演
算として、ｎビット×ｎビット±ｎビット×ｎビット→
２ｎビット、２ｎビット±（ｎビット×ｎビット±ｎビ
ット×ｎビット）→２ｎビットなる積和演算を行うこと
ができる。

【０１４２】使用例・・図７図７は、図５に示す第４実施例（但し、ｎ＝１６）を搭
載してなるＤＳＰを示すブロック図である。

【０１４３】図中、７０は演算部であり、７１、７２は
各種算術演算や論理演算や転送命令に使用される演算用
レジスタ、７３、７４は１６ビット×１６ビット→３２
ビットの乗算を行う乗算器（ＭＵＬ）、７５は加減算器
（ＡＤＤ／ＳＵＢ）、７６は演算論理ユニット（ＡＬ
Ｕ）、７７は演算結果ラッチ（ＬＴＲ）である。

【０１４４】但し、乗算系命令で被乗数Ｘ、乗数Ｙの格
納に使用することができるのは、演算用レジスタ７１で
あり、演算用レジスタ７２は、演算系命令に使用するこ
とができる。

【０１４５】ここに、演算用レジスタ７１が図５に示す
レジスタ５０、５１に該当し、乗算器７３、７４が図５
に示す乗算器５３、５４に該当し、加減算器７５が図５
に示す加減算器５６に該当する。

【０１４６】また、８０はシーケンサ部であり、８１〜
８３は命令レジスタ、いわゆるインストラクション・レ
ジスタ（ＩＲ１、ＩＲ１Ａ、ＩＲ２）、８４はループ処
理の実行時に使用されるループレジスタ（ＬＰＲ）、８
５はデコーダであり、演算部７０は、このシーケンサ部
８０により制御される。即ち、シーケンサ部８０は図５
に示す制御部５５に該当する。

【０１４７】また、９０はＣＰＵインタフェース部であ
り、９１はＣＰＵアクセス制御部、９２はシステム・デ
ータ・ラッチ（ＳＤＬＴ）、９３はこのＤＳＰの状態を
示すステータスレジスタ（ＳＴＲ）、９４はシステム・
アドレス・ラッチ（ＳＡＬＴ）である。

【０１４８】なお、ＣＳＸはチップセレクト信号、ＲＷ
Ｘはリード／ライト信号、ＤＴＡＣＫＸはデータアクノ
リッジ信号、Ｄ１５〜０はデータ信号、Ａ１５〜０はア
ドレス信号である。

【０１４９】また、１００はアドレス計算部であり、１
０１、１０２は演算論理ユニット（ＸＡＬＵ、ＹＡＬ
Ｕ）、１０３はインデックスアドレッシング及びサーキ
ュラーアドレッシング時のオフセットとして使用される
オフセットレジスタ、１０４はプログラムの実行及び動
作モードを制御するコントロールレジスタ（ＣＴＲ）で
ある。

【０１５０】また、１０５はＰＵＳＨ／ＰＯＰ命令や、
サブルーチンコール命令の実行時のデータの退避／復帰
アドレスを示すスタックポインタ（ＳＰ）、１０６は内
部アドレス制御部である。

【０１５１】また、１０７は転送時のオペランドアドレ
スを指定するインデックスレジスタ、１０８は命令コー
ドが格納されているメモリアドレスを示すプログラムカ
ウンタ（ＰＣ）である。

【０１５２】また、１１０は命令ＲＡＭ部であり、１１
１は２５６ワード×１６ビットの規模を有する命令ＲＡ
Ｍ（random access memory）、１１２は命令ＲＡＭ１１
１との接続を図る命令ＲＡＭインタフェース部である。

【０１５３】また、１２０はプログラム／データ共用の
６４Ｋワード×１６ビットの規模を有する外部ＲＯＭ
（read only memory）との接続を図るメモリ・インタフ
ェース部である。

【０１５４】ここに、１２１はメモリアクセス制御部、
１２２はメモリアドレス（ＭＡＤＤＲ）制御部、１２３
はメモリデータラッチ（ＭＤＬＴ）、ＭＭはメモリモー
ド信号、ＭＣＥＸはメモリチップイネーブル信号、ＭＡ
１５〜０はメモリアドレス、ＭＤ１５〜０はメモリデー
タである。

【０１５５】また、１３０はデータＲＡＭ部であり、１
３１、１３２は２５６ワード×１６ビットの規模を有す
るデータＲＡＭ、１３３はデータＲＡＭ１３１、１３２
との接続を図るデータＲＡＭインタフェース部である。

【０１５６】また、１４０は制御部であり、１４１はク
ロック制御部、１４２はテスト用回路、ＲＳＴＸはリセ
ット信号、ＣＬＫ１は内部クロック信号、ＣＬＫ０は外
部同期用クロック信号、ＴＥＳＴ２〜０はテスト用信号
である。

【０１５７】このＤＳＰにおいては、１６ビット×１６
ビット→３２ビットの乗算を行う２個の乗算器７３、７
４が搭載されているので、１６ビット×１６ビット系積
和演算として、１６ビット×１６ビット→３２ビット、
３２ビット±１６ビット×１６ビット→３２ビットの積
和演算を行うことができる。

【０１５８】また、３２ビット×１６ビット系積和演算
として、３２ビット×１６ビット→３２ビット、３２ビ
ット±３２ビット×１６ビット→３２ビットの積和演算
を行うことができる。

【０１５９】また、３２ビット×３２ビット系積和演算
として、３２ビット×３２ビット→３２ビット、３２ビ
ット±３２ビット×３２ビット→３２ビットなる積和演
算を行うことができる。

【０１６０】また、ダブル１６ビット×１６ビット系積
和演算として、１６ビット×１６ビット±１６ビット×
１６ビット→３２ビット、３２ビット±（１６ビット×
１６ビット±１６ビット×１６ビット）→３２ビットな
る積和演算を行うことができる。

【０１６１】このように、このＤＳＰにおいては、たと
えば、３２ビットの被乗数Ｘと３２ビットの乗数Ｙとの
乗算を行う場合、被乗数Ｘを上位１６ビットのｘ₁と下
位１６ビットのｘ₀に分けると共に、乗数Ｙを上位１６
ビットのｙ₁と下位１６ビットのｙ₀とに分けるように
し、ｘ₁を被乗数、ｙ₀を乗数とする乗算ｘ₁×ｙ₀と、ｘ
₀を被乗数、ｙ₀を乗数とする乗算ｘ₀×ｙ₀と、ｘ₁を被
乗数、ｙ₁を乗数とする乗算ｘ₁×ｙ₁と、ｘ₀を被乗数、
ｙ₁を乗数とする乗算ｘ₀×ｙ₁とを、それぞれ、表２、
表３、表４、表５に示す修正された第１、第２、第３、
第４の２ビット・ブースの方法で行い、これら乗算ｘ₁
×ｙ₀、ｘ₀×ｙ₀、ｘ₁×ｙ₁、ｘ₀×ｙ₁の乗算結果ｚ₁、
ｚ₂、ｚ₃、ｚ₄を、図１に示す加算部１１を示すブロッ
ク内に示した所定の規則の下に加算することができる。

【０１６２】したがって、このＤＳＰによれば、図形処
理を行うに必要な演算を行う場合に、加算段数を減ら
し、演算時間の短縮化を図ると共に、論理量の低減化を
図ることができる。

【０１６３】

【発明の効果】以上のように、本発明によれば、２ｎビ
ットの被乗数Ｘと２ｎビットの乗数Ｙとの乗算を行う場
合に、被乗数Ｘを上位ｎビットのｘ₁と下位ｎビットの
ｘ₀とに分けると共に、乗数Ｙを上位ｎビットのｙ₁と下
位ｎビットのｙ₀とに分け、ｘ₁を被乗数、ｙ₀を乗数と
する乗算ｘ₁×ｙ₀と、ｘ₀を被乗数、ｙ₀を乗数とする乗
算ｘ₀×ｙ₀と、ｘ₁を被乗数、ｙ₁を乗数とする乗算ｘ₁
×ｙ₁と、ｘ₀を被乗数、ｙ₁を乗数とする乗算ｘ₀×ｙ₁
とを、それぞれ、たとえば、表２、表３、表４、表５に
示す修正された第１、第２、第３、第４の２ビット・ブ
ースの方法で行い、これら乗算ｘ₁×ｙ₀、ｘ₀×ｙ₀、ｘ
₁×ｙ₁、ｘ₀×ｙ₁の結果を所定の規則の下に加算すると
しているので、加算段数を減らし、乗算時間の短縮化を
図ることができると共に、処理すべき論理量の低減化を
図ることができる。

【図面の簡単な説明】

【図１】本発明の原理を示す図である。

【図２】本発明の第１実施例を示す回路図である。

【図３】本発明の第２実施例を示す回路図である。

【図４】本発明の第３実施例を示す回路図である。

【図５】本発明の第４実施例を示す回路図である。

【図６】本発明の第５実施例を示す回路図である。

【図７】本発明の第４実施例の使用例を示すブロック図
である。

【符号の説明】

Ｘ被乗数Ｙ乗数１０乗算部１１加算部

フロントページの続き (72)発明者香月俊治東京都千代田区丸の内２丁目６番１号富士通デバイス株式会社内

Claims

【特許請求の範囲】

【請求項１】２ｎビット（但し、ｎ＝２以上の整数）の
被乗数（Ｘ）の上位ｎビット（ｘ₁）を被乗数、２ｎビ
ットの乗数（Ｙ）の下位ｎビット（ｙ₀）を乗数とする
第１の乗算（ｘ₁×ｙ₀）と、前記被乗数（Ｘ）の下位ｎビット（ｘ₀）を被乗数、前
記乗数（Ｙ）の下位ｎビット（ｙ₀）を乗数とする第２
の乗算（ｘ₀×ｙ₀）と、前記被乗数（Ｘ）の上位ｎビット（ｘ₁）を被乗数、前
記乗数（Ｙ）の上位ｎビット（ｙ₁）を乗数とする第３
の乗算（ｘ₁×ｙ₁）と、前記被乗数（Ｘ）の下位ｎビット（ｘ₀）を被乗数、前
記乗数（Ｙ）の上位ｎビット（ｙ₁）を乗数とする第４
の乗算（ｘ₀×ｙ₁）とを行う演算部（１０）と、前記第１、第２、第３及び第４の乗算（ｘ₁×ｙ₀、ｘ₀
×ｙ₀、ｘ₁×ｙ₁、ｘ₀×ｙ₁）の乗算結果（ｚ₁、ｚ₂、
ｚ₃、ｚ₄）を所定の規則に基づいて加算を行う加算部
（１１）とを設け、前記被乗数（Ｘ）と前記乗数（Ｙ）との乗算を行うよう
にされていることを特徴とする乗算回路。
【請求項２】２ｎビット（但し、ｎ＝２以上の整数）の
被乗数（Ｘ）の上位ｎビット（ｘ₁）を被乗数、２ｎビ
ットの乗数（Ｙ）の下位ｎビット（ｙ₀）を乗数とする
第１の乗算（ｘ₁×ｙ₀）と、前記被乗数（Ｘ）の下位ｎビット（ｘ₀）を被乗数、前
記乗数（Ｙ）の下位ｎビット（ｙ₀）を乗数とする第２
の乗算（ｘ₀×ｙ₀）と、前記被乗数（Ｘ）の上位ｎビット（ｘ₁）を被乗数、前
記乗数（Ｙ）の上位ｎビット（ｙ₁）を乗数とする第３
の乗算（ｘ₁×ｙ₁）と、前記被乗数（Ｘ）の下位ｎビット（ｘ₀）を被乗数、前
記乗数（Ｙ）の上位ｎビット（ｙ₁）を乗数とする第４
の乗算（ｘ₀×ｙ₁）とを、前記第１の乗算（ｘ₁×ｙ₀）については、前記乗数
（Ｙ）の下位ｎビット（ｙ ₀）の評価ビットを
ｙ₀._2J+2、ｙ₀._2J+1、ｙ₀._2J（但し、Ｊ＝０、１・・・
ｎ／２）と記す場合に、ｙ₀._2J+2＝１、ｙ₀._2J+1＝０、
ｙ₀._2J＝０の場合には、部分積の操作について、前記被
乗数（Ｘ）の上位ｎビット（ｘ₁）の反転数を左へ１ビ
ットシフトした値を加えて２ビット右へシフトし、ｙ₀.
_2J+2＝１、ｙ₀._2J+1＝０、ｙ₀._2J＝１の場合、及び、ｙ
₀._2J+2＝１、ｙ₀._2J+1＝１、ｙ₀._2J＝０の場合には、部
分積の操作について、前記被乗数（Ｘ）の上位ｎビット
（ｘ₁）の反転数を加えて２ビット右へシフトするよう
に修正された第１の２ビット・ブースの方法に基づいて
行い、前記第２の乗算（ｘ₀×ｙ₀）については、符号は０を拡
張するように修正された第２の２ビット・ブースの方法
に基づいて行い、前記第３の乗算（ｘ₁×ｙ₁）については、前記乗数
（Ｙ）の上位ビット（ｙ₁）の評価ビットをｙ₁._2J+2、
ｙ₁._2J+1、ｙ₁._2Jと記す場合に、最下位評価ビットの値
を前記乗数（Ｙ）の下位ｎビット（ｙ₀）の最上位ビッ
トの値（Ｍ）とし、ｙ₁._2J+2＝１、ｙ₁._2J+1＝０、ｙ₁.
_2J＝０の場合には、部分積の操作について、前記被乗数
（Ｘ）の上位ｎビット（ｘ₁）の反転数を左へ１ビット
シフトした値を加えて２ビット右へシフトし、ｙ₁._2J+2
＝１、ｙ₁._2J+1＝０、ｙ₁._2J＝１の場合、及び、ｙ₁.
_2J+2＝１、ｙ₁._2J+1＝１、ｙ₁._2J＝０の場合には、部分
積の操作について、前記被乗数（Ｘ）の上位ｎビット
（ｘ₁）の反転数を加えて２ビット右へシフトするよう
に修正された第３の２ビット・ブースの方法に基づいて
行い、前記第４の乗算（ｘ₀×ｙ₁）については、最下位評価ビ
ットの値を前記乗数（Ｙ）の下位ｎビット（ｙ₀）の最
上位ビットの値（Ｍ）とし、符号は０を拡張するように
修正された第４の２ビット・ブースの方法に基づいて行
う乗算部（１０）と、前記第１、第２、第３及び第４の乗算（ｘ₁×ｙ₀、ｘ₀
×ｙ₀、ｘ₁×ｙ₁、ｘ₀×ｙ₁）の乗算結果（ｚ₁、ｚ₂、
ｚ₃、ｚ₄）について、前記第１及び第４の乗算（ｘ₁×
ｙ₀、ｘ₀×ｙ₁）の乗算結果（ｚ₁、ｚ₄）については、
桁を同一にし、前記第２の演算（ｘ₀×ｙ₀）の乗算結果
（ｚ₂）については、前記第１及び第４の乗算（ｘ₁×ｙ
₀、ｘ₀×ｙ₁）の乗算結果（ｚ₁、ｚ₄）に対して、ｎビ
ット右へシフトし、前記第３の乗算（ｘ₁×ｙ₁）の乗算
結果（ｚ₃）については、前記第１及び第４の乗算（ｘ₁
×ｙ₀、ｘ₀×ｙ₁）の乗算結果（ｚ₁、ｚ₄）に対して、
ｎビット左へシフトした状態で、加算を行う加算部（１
１）とを設け、前記被乗数（Ｘ）と前記乗数（Ｙ）との乗算を行うよう
にされていることを特徴とする乗算回路。
【請求項３】前記乗算部（１０）は、前記第１の乗算
（ｘ₁×ｙ₀）を前記修正された第１の２ビット・ブース
の方法に基づいて行い、前記第３の乗算（ｘ₁×ｙ₁）を
前記修正された第３の２ビット・ブースの方法に基づい
て行う第１の乗算器と、前記第２の乗算（ｘ₀×ｙ₀）を
前記修正された第２の２ビット・ブースの方法に基づい
て行い、前記第４の乗算（ｘ₀×ｙ₁）を前記修正された
第４の２ビット・ブースの方法に基づいて行う第２の乗
算器とを設けて構成されていることを特徴とする請求項
１記載の乗算回路。
【請求項４】前記乗算部（１０）は、前記第１の乗算
（ｘ₁×ｙ₀）を前記修正された第１の２ビット・ブース
の方法に基づいて行う第１の乗算器と、前記第２の乗算
（ｘ₀×ｙ₀）を前記修正してなる第２の２ビット・ブー
スの方法に基づいて行う第２の乗算器と、前記第３の乗
算（ｘ₁×ｙ₁）を前記修正してなる第３の２ビット・ブ
ースの方法に基づいて行う第３の乗算器と、前記第４の
乗算（ｘ₀×ｙ₁）を前記修正された第４の２ビット・ブ
ースの方法に基づいて行う第４の乗算器とを設けて構成
されていることを特徴とする請求項１記載の乗算回路。
【請求項５】前記乗算部（１０）は、前記第１の乗算
（ｘ₁×ｙ₀）を前記修正された第１の２ビット・ブース
の方法に基づいて行い、前記第２の乗算（ｘ₀×ｙ₀）を
前記修正された第２の２ビット・ブースの方法に基づい
て行い、前記第３の乗算（ｘ₁×ｙ₁）を前記修正された
第３の２ビット・ブースの方法に基づいて行い、前記第
４の乗算（ｘ₀×ｙ₁）を前記修正された第４の２ビット
・ブースの方法に基づいて行う乗算器を設けて構成され
ていることを特徴とする請求項１記載の乗算回路。
【請求項６】前記乗算部（１０）は、前記第１の乗算
（ｘ₁×ｙ₀）を前記修正された第１の２ビット・ブース
の方法に基づいて行い、前記第２の乗算（ｘ₀×ｙ₀）を
前記修正された第２の２ビット・ブースの方法に基づい
て行う第１の乗算器と、前記第３の乗算（ｘ₁×ｙ₁）を
前記修正された第３の２ビット・ブースの方法に基づい
て行い、前記第４の乗算（ｘ₀×ｙ₁）を前記修正された
第４の２ビット・ブースの方法に基づいて行う第２の乗
算器とを設けて構成されていることを特徴とする請求項
１記載の乗算回路。
【請求項７】前記乗算部（１０）は、前記第１の乗算
（ｘ₁×ｙ₀）を前記修正された第１の２ビット・ブース
の方法、前記修正された第２の２ビット・ブースの方
法、前記修正された第３の２ビット・ブースの方法又は
前記修正された第４の２ビット・ブースの方法に基づい
て行う第１の乗算器と、前記第２の乗算（ｘ₀×ｙ₀）を
前記修正された第１の２ビット・ブースの方法、前記修
正された第２の２ビット・ブースの方法、前記修正され
た第３の２ビット・ブースの方法又は前記修正された第
４の２ビット・ブースの方法に基づいて行う第２の乗算
器と、前記第３の乗算（ｘ₁×ｙ₁）を前記修正された第
１の２ビット・ブースの方法、前記修正された第２の２
ビット・ブースの方法、前記修正された第３の２ビット
・ブースの方法又は前記修正された第４の２ビット・ブ
ースの方法に基づいて行う第３の乗算器と、前記第４の
乗算（ｘ₀×ｙ₁）を前記修正された第１の２ビット・ブ
ースの方法、前記修正された第２の２ビット・ブースの
方法、前記修正された第３の２ビット・ブースの方法又
は前記修正された第４の２ビット・ブースの方法に基づ
いて行う第４の乗算器とを設けて構成されていることを
特徴とする請求項１記載の乗算回路。