JPH0215089B2 - - Google Patents
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- JPH0215089B2 JPH0215089B2 JP57124324A JP12432482A JPH0215089B2 JP H0215089 B2 JPH0215089 B2 JP H0215089B2 JP 57124324 A JP57124324 A JP 57124324A JP 12432482 A JP12432482 A JP 12432482A JP H0215089 B2 JPH0215089 B2 JP H0215089B2
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- 238000004364 calculation method Methods 0.000 claims description 31
- 230000015654 memory Effects 0.000 description 27
- 230000006870 function Effects 0.000 description 12
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
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- Mathematical Optimization (AREA)
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- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明は、パイプライン制御ベクトル演算プロ
セツサにおける関数演算回路に関し、特にニユー
トン法によつて関数演算を行なう際初期値が高速
に得られるようになした関数演算回路に関するも
のである。
セツサにおける関数演算回路に関し、特にニユー
トン法によつて関数演算を行なう際初期値が高速
に得られるようになした関数演算回路に関するも
のである。
従来より例えばａ（ａ＞０）の平方根を計算機
によつて求める場合ニユートン法の近似式によつ
ているのが実状である。例えば一松信著「数値計
算」において示されているようにｆ（ｘ）＝x2−ａ
として式(1)によつて求められるようになつている
ものである。
によつて求める場合ニユートン法の近似式によつ
ているのが実状である。例えば一松信著「数値計
算」において示されているようにｆ（ｘ）＝x2−ａ
として式(1)によつて求められるようになつている
ものである。
xo+1＝（xo＋ａ／xo）／２ …(1)
ここでｎの値は繰り返し回数を示しており、ま
た式(1)に対する初期値x1はａの値如何によつて式
(2)のように与えられるようになつている。
た式(1)に対する初期値x1はａの値如何によつて式
(2)のように与えられるようになつている。
x1＝（９／16）ａ＋７／16（2-1ａ１）
x1＝（７／８）ａ＋９／32（2-2ａ2-1） …(2)
これにより32ビツト演算では式(1)に示す値は２
回程度で収束するようになつており、収束値をａ
の平方根として得るものである。
回程度で収束するようになつており、収束値をａ
の平方根として得るものである。
しかしながら、式(1)に示すアルゴリズムをベク
トル演算プロセツサによつて実行する場合、アル
ゴリズム中に除算が存在することから、ベクトル
演算プロセツサの性能を十分に発揮し難く高速化
が困難となつている。これは、ベクトル演算プロ
セツサでは加算や乗算はパイプライン処理によつ
て高速に演算し得るが、除算は減算の繰り返しと
いつた形で演算され、これがためにパイプライン
化が困難でパイプライン処理による高速化が図れ
ないからである。このような事情は関数のベクト
ル演算を行なう場合も同様であり、除算がアルゴ
リズム中に含まれる場合はパイプライン処理によ
る効果を期待し難くスカラ演算よりも高速化する
ことは困難となつている。
トル演算プロセツサによつて実行する場合、アル
ゴリズム中に除算が存在することから、ベクトル
演算プロセツサの性能を十分に発揮し難く高速化
が困難となつている。これは、ベクトル演算プロ
セツサでは加算や乗算はパイプライン処理によつ
て高速に演算し得るが、除算は減算の繰り返しと
いつた形で演算され、これがためにパイプライン
化が困難でパイプライン処理による高速化が図れ
ないからである。このような事情は関数のベクト
ル演算を行なう場合も同様であり、除算がアルゴ
リズム中に含まれる場合はパイプライン処理によ
る効果を期待し難くスカラ演算よりも高速化する
ことは困難となつている。
よつて本発明の目的は、関数演算が高速に実行
され得るベクトル演算プロセツサ用関数演算回路
を供するにある。
され得るベクトル演算プロセツサ用関数演算回路
を供するにある。
この目的のため本発明は、関数演算に必要とさ
れる初期値が、関数演算回路内に設けられた初期
値テーブルより高速に発生されるようにしたもの
である。このようにする場合は、除算を含まない
アルゴリズムでも高速に関数演算が実行可能とな
るものである。
れる初期値が、関数演算回路内に設けられた初期
値テーブルより高速に発生されるようにしたもの
である。このようにする場合は、除算を含まない
アルゴリズムでも高速に関数演算が実行可能とな
るものである。
以下、本発明を説明するが、その前に本発明の
概要について第１図、第２図により説明してお
く。
概要について第１図、第２図により説明してお
く。
平方根を求める際除算を含まないアルゴリズム
としては既述の文献で示されているようにｆ（ｘ）
＝x-2−ａとし、これより１／√を求めこれに
ａを乗じることによつて√を求めることが知ら
れている。即ち、式(3)におけるxo+1の値が収束し
たときの収束値をxkとすれば、√の値はaxkと
して求められるものである。
としては既述の文献で示されているようにｆ（ｘ）
＝x-2−ａとし、これより１／√を求めこれに
ａを乗じることによつて√を求めることが知ら
れている。即ち、式(3)におけるxo+1の値が収束し
たときの収束値をxkとすれば、√の値はaxkと
して求められるものである。
xo+1＝xo（３−axo 2）／２ …(3)
式(3)において１／２の部分は乗算に置換される
ことから、乗算および加算により式(3)は演算され
得るわけである。ただ、ここで問題となるのは式
(2)に示されているような初期値（近似解）を与え
る方法が知られていないことである。したがつ
て、初期値テーブルを用意し、この初期値テーブ
ルに対するアドレスを本発明に係るアドレス演算
回路によつて高速に発生せしめるようにすれば、
初期値が速やかに得られこれによつて関数演算の
高速化が図れるというものである。
ことから、乗算および加算により式(3)は演算され
得るわけである。ただ、ここで問題となるのは式
(2)に示されているような初期値（近似解）を与え
る方法が知られていないことである。したがつ
て、初期値テーブルを用意し、この初期値テーブ
ルに対するアドレスを本発明に係るアドレス演算
回路によつて高速に発生せしめるようにすれば、
初期値が速やかに得られこれによつて関数演算の
高速化が図れるというものである。
第１図は単精度浮動小数点データのフオーマツ
ト例を示しているが、これによつて表現されるデ
ータをＸとした場合Ｘは例えば以下のような形の
データを示すものとなつている。
ト例を示しているが、これによつて表現されるデ
ータをＸとした場合Ｘは例えば以下のような形の
データを示すものとなつている。
Ｘ＝（−１）S2E×1.F …(4)
但し、ＳはＸの正、負を決定するもので、“０”
か“１”の何れかの値をとる。また、Ｅ、Ｆはそ
れぞれ指数部、仮数部を示しており、更に1.Fは
１1.F２となつている。
か“１”の何れかの値をとる。また、Ｅ、Ｆはそ
れぞれ指数部、仮数部を示しており、更に1.Fは
１1.F２となつている。
ここでＸ＞０、即ち、Ｓが“０”の場合１／Ｘ
の平方根は指数部が偶数か奇数かによつてそれぞ
れ式(5)、(6)に示す如くになる。
の平方根は指数部が偶数か奇数かによつてそれぞ
れ式(5)、(6)に示す如くになる。
√１＝2-E/2√１1. …(5)
√１＝2-(E-1)/2√１（２×1.）…(6)
したがつて、Ｘが与えられたとき√１の近
似値としては√１−1.および√１（２×1.）
の近似値が知れればよいことになる。これら近似
値を知るためにはＥの値が奇数であるか偶数であ
るかを区別すべくＥにおけるLSBデータE0と、
ＦにおけるMSB側の数ビツトデータF0とのビツ
ト数総和によつて定まるアドレス数をもつた初期
値テーブルを用意すればよい。即ち、ビツト数総
和をｍとするとき2m個の初期値データを格納する
テーブルが必要であり、このテーブルにＥが偶数
（E0＝０）であるときの2m-1個の初期値と奇数
（E0＝１）であるときの2m-1個の初期値とを予め
格納せしめておくものである。この場合それら初
期値の初期値テーブルへの格納アドレス順は
E0F0によることが容易に考えられる。E0F0は初
期値先頭アドレスに対して相対アドレスとして作
用し得るからである。したがつて、Ｘが与えられ
たときアドレス演算回路でそのＸよりF0F0部分
を抽出したうえこれに初期値先頭アドレスを加え
たものをアドレスとしてその関数演算種別対応の
初期値テーブルをアクセスすれば、目的とする初
期値が初期値テーブルより得られるものである。
第２図は上記事情を示したものであり、E0F0部
分は初期値先頭アドレスと加算器ADDRで加算
されたうえ初期値テーブルTBLをアクセスする
ようになつている。なお、初期値が具体的に如何
にして定められるかは後述するところである。
似値としては√１−1.および√１（２×1.）
の近似値が知れればよいことになる。これら近似
値を知るためにはＥの値が奇数であるか偶数であ
るかを区別すべくＥにおけるLSBデータE0と、
ＦにおけるMSB側の数ビツトデータF0とのビツ
ト数総和によつて定まるアドレス数をもつた初期
値テーブルを用意すればよい。即ち、ビツト数総
和をｍとするとき2m個の初期値データを格納する
テーブルが必要であり、このテーブルにＥが偶数
（E0＝０）であるときの2m-1個の初期値と奇数
（E0＝１）であるときの2m-1個の初期値とを予め
格納せしめておくものである。この場合それら初
期値の初期値テーブルへの格納アドレス順は
E0F0によることが容易に考えられる。E0F0は初
期値先頭アドレスに対して相対アドレスとして作
用し得るからである。したがつて、Ｘが与えられ
たときアドレス演算回路でそのＸよりF0F0部分
を抽出したうえこれに初期値先頭アドレスを加え
たものをアドレスとしてその関数演算種別対応の
初期値テーブルをアクセスすれば、目的とする初
期値が初期値テーブルより得られるものである。
第２図は上記事情を示したものであり、E0F0部
分は初期値先頭アドレスと加算器ADDRで加算
されたうえ初期値テーブルTBLをアクセスする
ようになつている。なお、初期値が具体的に如何
にして定められるかは後述するところである。
さて第３図から第８図により本発明を具体的に
説明する。先ず第３図は本発明に係るプロセツサ
の構成を示したものである。図示の如くホスト
（HOST）コンピユータ１はインタフエイス部２
を介し演算ユニツト３、レジスタフアイル４、メ
モリ部５およびアドレス演算部６、更にはマイク
ロプログラムコントローラ７に接続されており、
マイクロプログラム内容が可変とされたマイクロ
プログラムコントローラ７はホストコンピユータ
１による制御下にそのマイクロプログラムを実行
することによつて演算ユニツト３やアドレス演算
部６などに制御タイミング信号やアドレス信号を
出力するようにしてなる。このようにしてなるプ
ロセツサの構成は特に新規なものではないが、本
発明はその構成におけるアドレス演算部（アドレ
ス演算回路）６に関する。アドレス演算部６につ
いては最後に説明するとして先ず演算ユニツト
３、レジスタフアイル４およびメモリ部５によつ
て簡単に説明すれば以下のようである。
説明する。先ず第３図は本発明に係るプロセツサ
の構成を示したものである。図示の如くホスト
（HOST）コンピユータ１はインタフエイス部２
を介し演算ユニツト３、レジスタフアイル４、メ
モリ部５およびアドレス演算部６、更にはマイク
ロプログラムコントローラ７に接続されており、
マイクロプログラム内容が可変とされたマイクロ
プログラムコントローラ７はホストコンピユータ
１による制御下にそのマイクロプログラムを実行
することによつて演算ユニツト３やアドレス演算
部６などに制御タイミング信号やアドレス信号を
出力するようにしてなる。このようにしてなるプ
ロセツサの構成は特に新規なものではないが、本
発明はその構成におけるアドレス演算部（アドレ
ス演算回路）６に関する。アドレス演算部６につ
いては最後に説明するとして先ず演算ユニツト
３、レジスタフアイル４およびメモリ部５によつ
て簡単に説明すれば以下のようである。
即ち、第４図は演算ユニツト３の構成を示した
ものである。これによると、米国特許第4015704
号で例示されているような４段のパイプラインス
テージ１０−１〜１０−４よりなる32ビツト乗算
器１０および同上特許で例示されているような３
段のパイプラインステージ１１−１〜１１−３よ
りなる32ビツト加算器１１を有するものとなつて
いる。信号線１２〜１５は何れも32ビツトのもの
で、それぞれ加算器右入力信号線、加算器左入力
信号線、乗算器右入力信号線、乗算器左入力信号
線として機能するようになつている。乗算器１０
の32ビツト乗算出力はデータバス１６に出力され
る他、信号線１８，２１を介しレジスタフアイル
４、加算器右入力信号線１２に送られるようにし
てなる。これと同様にして加算器１１の32ビツト
加算出力はデータバス１６に出力される他、信号
線１７，２０を介しレジスタフアイル４、加算器
左入力信号線１３に送られるようになつている。
ものである。これによると、米国特許第4015704
号で例示されているような４段のパイプラインス
テージ１０−１〜１０−４よりなる32ビツト乗算
器１０および同上特許で例示されているような３
段のパイプラインステージ１１−１〜１１−３よ
りなる32ビツト加算器１１を有するものとなつて
いる。信号線１２〜１５は何れも32ビツトのもの
で、それぞれ加算器右入力信号線、加算器左入力
信号線、乗算器右入力信号線、乗算器左入力信号
線として機能するようになつている。乗算器１０
の32ビツト乗算出力はデータバス１６に出力され
る他、信号線１８，２１を介しレジスタフアイル
４、加算器右入力信号線１２に送られるようにし
てなる。これと同様にして加算器１１の32ビツト
加算出力はデータバス１６に出力される他、信号
線１７，２０を介しレジスタフアイル４、加算器
左入力信号線１３に送られるようになつている。
次にレジスタフアイル４について説明すれば、
その構成は第５図に示す如くである。これによる
と信号線１７，１８からの32ビツト加算出力、32
ビツト乗算出力は２入力１出力のセレクタ３０を
介しFIFOレジスタ３１に１ビツト書込要求信号
WEにより書込可となつている一方、FIFOレジ
スタフアイル３１からの読出は１ビツト読出要求
信号REによつて行なわれ、読出データは加算器
右入力信号線１２、加算器左入力信号線１３に出
力されるようにしてなる。また、レジスタフアイ
ル４は２ポートレジスタ３３を有し、32ビツト加
算出力、32ビツト乗算出力、データバス１６上で
のデータは３入力１出力のセレクタ３２を介し２
ポートレジスタ３３に書込可とされ、また２ポー
トレジスタフアイル３３より読出可となつてい
る。書込の場合は５ビツト書込アドレス信号WA
によつて指定されたアドレスに書込されるもので
あり、読出の場合は５ビツト読出アドレス信号
RA１，RA２によつて指定されたアドレスより
データが読み出されるものである。この場合読出
アドレス信号RA１による読出データは乗算器左
入力信号線１５、加算器左入力信号線１３に、ま
た、読出アドレス信号RA２によるそれは乗算器
右入力信号線１４、加算器右入力信号線１２にそ
れぞれ出力されるようになつている。
その構成は第５図に示す如くである。これによる
と信号線１７，１８からの32ビツト加算出力、32
ビツト乗算出力は２入力１出力のセレクタ３０を
介しFIFOレジスタ３１に１ビツト書込要求信号
WEにより書込可となつている一方、FIFOレジ
スタフアイル３１からの読出は１ビツト読出要求
信号REによつて行なわれ、読出データは加算器
右入力信号線１２、加算器左入力信号線１３に出
力されるようにしてなる。また、レジスタフアイ
ル４は２ポートレジスタ３３を有し、32ビツト加
算出力、32ビツト乗算出力、データバス１６上で
のデータは３入力１出力のセレクタ３２を介し２
ポートレジスタ３３に書込可とされ、また２ポー
トレジスタフアイル３３より読出可となつてい
る。書込の場合は５ビツト書込アドレス信号WA
によつて指定されたアドレスに書込されるもので
あり、読出の場合は５ビツト読出アドレス信号
RA１，RA２によつて指定されたアドレスより
データが読み出されるものである。この場合読出
アドレス信号RA１による読出データは乗算器左
入力信号線１５、加算器左入力信号線１３に、ま
た、読出アドレス信号RA２によるそれは乗算器
右入力信号線１４、加算器右入力信号線１２にそ
れぞれ出力されるようになつている。
更に第６図によるメモリ部５の構成について説
明すれば、メモリ部５は２つのメモリ４１，４５
を有しメモリ４１，４５の周辺は同一構成となつ
ている。即ち、メモリ４１，４５への書込はデー
タバス１６上のデータをメモリデータライトレジ
スタ４２，４６にセツトし、しかもメモリアドレ
スレジスタ４３，４７からの書込アドレスによつ
て行なわれる。メモリアドレスレジスタ４３，４
７は後に詳述するアドレス演算部６からの信号線
２３を介するアドレスを保持する他、保持してい
るアドレスをインクリメントしたりデクリメント
する機能をもつているが、書込の場合保持されて
いるアドレスは書込アドレスとしてメモリ４１，
４５に作用しメモリデータライトレジスタ４２，
４６に保持されているデータはそのアドレスに書
込されるようになつているものである。また、読
出の場合はメモリアドレスレジスタ４３，４７か
らのアドレスは読出アドレスとしてメモリ４１，
４５に作用し、これによつて読み出されたデータ
はメモリデータリードレジスタ４０，４４を介し
既述の信号線１２〜１５に出力される一方、信号
線４８，４９を介してはデータバス１６に、ま
た、信号線２４，２５を介してはアドレス演算部
６に出力されるようになつている。
明すれば、メモリ部５は２つのメモリ４１，４５
を有しメモリ４１，４５の周辺は同一構成となつ
ている。即ち、メモリ４１，４５への書込はデー
タバス１６上のデータをメモリデータライトレジ
スタ４２，４６にセツトし、しかもメモリアドレ
スレジスタ４３，４７からの書込アドレスによつ
て行なわれる。メモリアドレスレジスタ４３，４
７は後に詳述するアドレス演算部６からの信号線
２３を介するアドレスを保持する他、保持してい
るアドレスをインクリメントしたりデクリメント
する機能をもつているが、書込の場合保持されて
いるアドレスは書込アドレスとしてメモリ４１，
４５に作用しメモリデータライトレジスタ４２，
４６に保持されているデータはそのアドレスに書
込されるようになつているものである。また、読
出の場合はメモリアドレスレジスタ４３，４７か
らのアドレスは読出アドレスとしてメモリ４１，
４５に作用し、これによつて読み出されたデータ
はメモリデータリードレジスタ４０，４４を介し
既述の信号線１２〜１５に出力される一方、信号
線４８，４９を介してはデータバス１６に、ま
た、信号線２４，２５を介してはアドレス演算部
６に出力されるようになつている。
さて、第７図により本発明に係るアドレス演算
部６について説明する。アドレス演算部６は図示
の如く２ポートレジスタ５０、ALU（Arithmetic
Logic Unit）５３およびシフタ５４によつて主
に構成されるものとなつている。このうち２ポー
トレジスタ５０はＡポート、Ｂポートともに読出
は可能となつているが、書込はＢポートのみ可能
となつている。２ポートレジスタ５０への書込デ
ータはALU５３出力、シフタ５４出力、データ
バス１６上のデータの何れか１つを３入力１出力
のセレクタ５６で選択することによつて得られる
が、１ビツト書込要求信号WEの存在している状
態で４ビツトアドレス信号ADRBをマイクロプ
ログラムコントローラ７より与えるようにすれ
ば、そのアドレスにデータは書き込まれるもので
ある。一方、Ｂポートの読出は書込要求信号WE
が存在しない状態でアドレス信号ADRBを与え
ることによつて行なわれ、また、Ａポートの読出
は単に４ビツトアドレス信号ADRAをマイクロ
プログラムコントローラ７より与えるだけで行な
われるようになつている。また、ALU５３はセ
レクタ５１，５２からの選択出力をマイクロプロ
グラムコントローラ７からの６ビツト演算内容コ
ントロール信号ALUEにもとづき加減算や固定小
数点演算などの数値計算、更には論理積や論理和
などの論理演算を実行するようになつている。そ
の演算結果は既述のセレクタ５６の１入力とされ
る他、２入力１出力のセレクタ５５、信号線２３
を介しメモリアドレスレジスタ４３，４７にセツ
トされるようになつているものである。ところで
セレクタ５２はマイクロプログラムコントローラ
７からの信号線２６を介するリテラルデータか２
ポートレジスタ５０のＡポート出力の何れかを選
択出力し、また、セレクタ５１はメモリ部５から
の信号線２４，２５を介する読出データか２ポー
トレジスタ５０のＢポート出力の何れか１つを選
択出力するが、これらセレクタ５１，５２からの
選択出力はまたシフタ５４に与えられるようにな
つている。シフタ５４はセレクタ５１からの選択
出力をシフトさせるためのものであり、そのシフ
ト方向とシフト量はセレクタ５２からの選択出力
によつて制御され、シフト結果はALU５３によ
つて演算結果と同様に扱われるようにしてなる。
なお、第３図における演算ユニツト３やレジスタ
フアイル４、メモリ部５、アドレス演算部６にお
ける１マシンサイクルの動作はマイクロプログラ
ムコントローラ７に内蔵されているマイクロプロ
グラムの１語によつて規定され、また、信号線１
２〜１６への各ユニツトなどからの出力は何れか
１つのみしか選択されないように規定される。
部６について説明する。アドレス演算部６は図示
の如く２ポートレジスタ５０、ALU（Arithmetic
Logic Unit）５３およびシフタ５４によつて主
に構成されるものとなつている。このうち２ポー
トレジスタ５０はＡポート、Ｂポートともに読出
は可能となつているが、書込はＢポートのみ可能
となつている。２ポートレジスタ５０への書込デ
ータはALU５３出力、シフタ５４出力、データ
バス１６上のデータの何れか１つを３入力１出力
のセレクタ５６で選択することによつて得られる
が、１ビツト書込要求信号WEの存在している状
態で４ビツトアドレス信号ADRBをマイクロプ
ログラムコントローラ７より与えるようにすれ
ば、そのアドレスにデータは書き込まれるもので
ある。一方、Ｂポートの読出は書込要求信号WE
が存在しない状態でアドレス信号ADRBを与え
ることによつて行なわれ、また、Ａポートの読出
は単に４ビツトアドレス信号ADRAをマイクロ
プログラムコントローラ７より与えるだけで行な
われるようになつている。また、ALU５３はセ
レクタ５１，５２からの選択出力をマイクロプロ
グラムコントローラ７からの６ビツト演算内容コ
ントロール信号ALUEにもとづき加減算や固定小
数点演算などの数値計算、更には論理積や論理和
などの論理演算を実行するようになつている。そ
の演算結果は既述のセレクタ５６の１入力とされ
る他、２入力１出力のセレクタ５５、信号線２３
を介しメモリアドレスレジスタ４３，４７にセツ
トされるようになつているものである。ところで
セレクタ５２はマイクロプログラムコントローラ
７からの信号線２６を介するリテラルデータか２
ポートレジスタ５０のＡポート出力の何れかを選
択出力し、また、セレクタ５１はメモリ部５から
の信号線２４，２５を介する読出データか２ポー
トレジスタ５０のＢポート出力の何れか１つを選
択出力するが、これらセレクタ５１，５２からの
選択出力はまたシフタ５４に与えられるようにな
つている。シフタ５４はセレクタ５１からの選択
出力をシフトさせるためのものであり、そのシフ
ト方向とシフト量はセレクタ５２からの選択出力
によつて制御され、シフト結果はALU５３によ
つて演算結果と同様に扱われるようにしてなる。
なお、第３図における演算ユニツト３やレジスタ
フアイル４、メモリ部５、アドレス演算部６にお
ける１マシンサイクルの動作はマイクロプログラ
ムコントローラ７に内蔵されているマイクロプロ
グラムの１語によつて規定され、また、信号線１
２〜１６への各ユニツトなどからの出力は何れか
１つのみしか選択されないように規定される。
本発明に係るプロセツサの構成は以上のようで
あるが、次にニユートン法に係る初期値が如何に
して発生されるかについて詳細に説明すれば以下
のようである。
あるが、次にニユートン法に係る初期値が如何に
して発生されるかについて詳細に説明すれば以下
のようである。
即ち、ニユートン法による場合収束演算を１回
行なう度に精度は約２倍に向上するから、単精度
24ビツトの精度を求めるには７ビツトの精度の初
期値であつても２回で解が求まることになる。そ
れゆえ初期値テーブルとしては第２図における
F0のビツト数と７とした場合、256（＝28）語容量
のテーブルで十分となる。初期値先頭アドレスを
INTとしてメモリ４１におけるINT〜INT＋255
のアドレス範囲に初期値を所定に記憶せしめてお
く場合は、アドレス演算部６からのアドレス
INT＋E0F0で以て初期値が容易に得られるもの
である。
行なう度に精度は約２倍に向上するから、単精度
24ビツトの精度を求めるには７ビツトの精度の初
期値であつても２回で解が求まることになる。そ
れゆえ初期値テーブルとしては第２図における
F0のビツト数と７とした場合、256（＝28）語容量
のテーブルで十分となる。初期値先頭アドレスを
INTとしてメモリ４１におけるINT〜INT＋255
のアドレス範囲に初期値を所定に記憶せしめてお
く場合は、アドレス演算部６からのアドレス
INT＋E0F0で以て初期値が容易に得られるもの
である。
ところで初期値テーブルのアドレスINT＋
E0F0での初期値はE0＝０の場合１／√1.に対す
る初期値が、また、E0＝１の場合には１／√２
×1.Fに対する初期値となつているが、1.Fのとり
得る値の範囲は式(7)に示す如くであるから、その
中間値を用いて初期値が求められることになる。
E0F0での初期値はE0＝０の場合１／√1.に対す
る初期値が、また、E0＝１の場合には１／√２
×1.Fに対する初期値となつているが、1.Fのとり
得る値の範囲は式(7)に示す如くであるから、その
中間値を用いて初期値が求められることになる。
1.F000……０1.F1.F011……１ …(7)
即ち、1.Fのとり得る範囲は1.F000……０（F0の
ビツト数が７である場合F0に連続する０の個数
は16）以上で、且つ1.F011……１（F0のビツト数
が７である場合F0に連続する１の個数は16）以
下となる。したがつて、例えば中間値としては1.
F0100……０（１に連続する０の個数は15）を用
いて初期値が予め求められることになる。
ビツト数が７である場合F0に連続する０の個数
は16）以上で、且つ1.F011……１（F0のビツト数
が７である場合F0に連続する１の個数は16）以
下となる。したがつて、例えば中間値としては1.
F0100……０（１に連続する０の個数は15）を用
いて初期値が予め求められることになる。
第８図はパラメータとしてのデータＸより初期
値を読み出す手順をRTL（Register Transfer
Language）として示したものである。これによ
るとメモリデータリードレジスタ（MDRR２）
４４にはデータＸが読み出されているが、これと
２ポートレジスタ５０のＡポートより読み出され
た第１番目内容WKA(1)とが先ずALU５３で論理
積されるようになつている。この場合WKA(1)の
内容はマスクデータとして機能し、そのデータパ
ターンは00……011……１（０が８個連続した後に
１が24個連続）とされる。したがつて、その論理
積の結果としてE0Fが得られるものである。この
結果は２ポートレジスタ５０における第２番目内
容WKB(2)となるべく記憶される。これを第７図
により説明すれば、ADRA＝１として２ポート
レジスタ５０よりWKA(1)の容であるマスクデー
タをＡポートより読み出したうえこれをセレクタ
５２で選択する一方、信号線２５からのデータＸ
をセレクタ５１で選択するようにしてALU５３
で論理積演算を行なわしめるものである。この演
算結果は00……0E0F（０は８個連続）となるが、
これをセレクタ５６を介しADRB＝２、WE＝１
としてWKB(2)となるべく書き込むものである。
値を読み出す手順をRTL（Register Transfer
Language）として示したものである。これによ
るとメモリデータリードレジスタ（MDRR２）
４４にはデータＸが読み出されているが、これと
２ポートレジスタ５０のＡポートより読み出され
た第１番目内容WKA(1)とが先ずALU５３で論理
積されるようになつている。この場合WKA(1)の
内容はマスクデータとして機能し、そのデータパ
ターンは00……011……１（０が８個連続した後に
１が24個連続）とされる。したがつて、その論理
積の結果としてE0Fが得られるものである。この
結果は２ポートレジスタ５０における第２番目内
容WKB(2)となるべく記憶される。これを第７図
により説明すれば、ADRA＝１として２ポート
レジスタ５０よりWKA(1)の容であるマスクデー
タをＡポートより読み出したうえこれをセレクタ
５２で選択する一方、信号線２５からのデータＸ
をセレクタ５１で選択するようにしてALU５３
で論理積演算を行なわしめるものである。この演
算結果は00……0E0F（０は８個連続）となるが、
これをセレクタ５６を介しADRB＝２、WE＝１
としてWKB(2)となるべく書き込むものである。
次のステツプではWKB(2)の内容はE0F0となる
べく16ビツト右方向にシフトされる。これを第７
図により説明すれば、信号線２６からのリテラル
データはセレクタ５２を介してシフタ５４に左入
力として入力するが、この場合リテラルデータは
＋16を示していることから、ADRB＝２として
Ｂポートより読み出されたうえセレクタ５１を介
しシフタ５４の右入力として入力されるWKB(2)
の内容は右方向に16ビツト分シフトされるもので
ある。即ち、ＦにおけるLSB側16ビツト分は捨
て去られるわけであり、シフタ５４の出力は00…
…0E0F0（０は24個連続）となるものである。シ
フタ５４の出力はセレクタ５６を介しWE＝１、
ADRB＝２として新たなWKB(2)の書込内容とな
るが、これによつてINTに対する相対アドレス
が求められ格納されることになる。
べく16ビツト右方向にシフトされる。これを第７
図により説明すれば、信号線２６からのリテラル
データはセレクタ５２を介してシフタ５４に左入
力として入力するが、この場合リテラルデータは
＋16を示していることから、ADRB＝２として
Ｂポートより読み出されたうえセレクタ５１を介
しシフタ５４の右入力として入力されるWKB(2)
の内容は右方向に16ビツト分シフトされるもので
ある。即ち、ＦにおけるLSB側16ビツト分は捨
て去られるわけであり、シフタ５４の出力は00…
…0E0F0（０は24個連続）となるものである。シ
フタ５４の出力はセレクタ５６を介しWE＝１、
ADRB＝２として新たなWKB(2)の書込内容とな
るが、これによつてINTに対する相対アドレス
が求められ格納されることになる。
更に次のステツプではINTとその相対アドレ
スとが加算されることによつて絶対アドレスが求
められ、この絶対アドレスによつてメモリ４１を
セレクタすることになる。第７図により説明すれ
ば、WKA(3)には予めINTが格納されていること
から、WE＝０、ADRA＝３、ADRB＝２として
初期値先頭アドレスINTと相対アドレスE0F0を
読み出したうえこれらをセレクタ５１，５２を介
してALU５３に入力させるものである。加算モ
ードにおかれているALU５３ではそれら加算す
るが、加算結果はセレクタ５５を介し絶対アドレ
スとしてメモリアドレスレジスタ４３にセツトさ
れ読出要求が行なわれる。これによりメモリ４１
では次の１マシンサイクルでメモリアドレスレジ
スタ４３に指定されたアドレス対応のデータ、即
ち、初期値がメモリデータリードレジスタ４０に
読み出されるものである。したがつて次のマシン
サイクルからは式(3)に示す演算が繰り返し行なわ
れることになるが、このようにして初期値設定を
行なう場合はその設定に僅か５マシンサイクルだ
けしか要されないことになる。式(2)に示す初期値
設定においては乗算と加算により初期値を設定す
る必要があるが、乗算、加算にそれぞれ４マシン
サイクル、３マシンサイクル要するとした場合そ
の設定には７マシンサイクル要することになり、
従来の場合よりも多少高速に初期値設定を行なえ
ることになる。
スとが加算されることによつて絶対アドレスが求
められ、この絶対アドレスによつてメモリ４１を
セレクタすることになる。第７図により説明すれ
ば、WKA(3)には予めINTが格納されていること
から、WE＝０、ADRA＝３、ADRB＝２として
初期値先頭アドレスINTと相対アドレスE0F0を
読み出したうえこれらをセレクタ５１，５２を介
してALU５３に入力させるものである。加算モ
ードにおかれているALU５３ではそれら加算す
るが、加算結果はセレクタ５５を介し絶対アドレ
スとしてメモリアドレスレジスタ４３にセツトさ
れ読出要求が行なわれる。これによりメモリ４１
では次の１マシンサイクルでメモリアドレスレジ
スタ４３に指定されたアドレス対応のデータ、即
ち、初期値がメモリデータリードレジスタ４０に
読み出されるものである。したがつて次のマシン
サイクルからは式(3)に示す演算が繰り返し行なわ
れることになるが、このようにして初期値設定を
行なう場合はその設定に僅か５マシンサイクルだ
けしか要されないことになる。式(2)に示す初期値
設定においては乗算と加算により初期値を設定す
る必要があるが、乗算、加算にそれぞれ４マシン
サイクル、３マシンサイクル要するとした場合そ
の設定には７マシンサイクル要することになり、
従来の場合よりも多少高速に初期値設定を行なえ
ることになる。
また、繰り返し演算においても事情は同様とな
つている。式(3)においては乗算４回、加算１回で
19マシンサイクル程度要するのに対し式(1)に示す
もにおいては除算、乗算、加算各１回であるが、
除算に14マシンサイクル程度要することから計21
マシンサイクルとなり繰り返し演算も多少高速に
行なえることになる。このように本発明による場
合は高速に初期値が選定されることから、繰り返
し回数も従来の場合と同じにとれ、したがつてス
カラの関数演算でも従来のアルゴリズム以上に高
速化が図れることになる。また、関数のベクトル
演算では従来の場合１個の要素の解を求めるのに
必要な繰り返し回数を１回とすると、２回の除算
のために28マシンサイクル以下では解が求まらな
いのに対し、式(3)による方式にもとづいて本発明
を実施する場合は、乗算回数が最後の乗算を含め
て９回となり、原理的にはIEEE COMPUTER
PP18〜27、SEPT.、1981などに示されているよ
うに一要素当り９マシンサイクルで演算が可能と
なり、従来の場合よりも３倍程度高速となる。な
お、以上の説明は主に平方根を求める場合につい
てであるが、除算（除算の場合は仮数部のみ初期
値アクセスのためのアドレスに関与）あるいはそ
の他の演算で初期値テーブルを必要とする場合に
も本発明は適用可能である。
つている。式(3)においては乗算４回、加算１回で
19マシンサイクル程度要するのに対し式(1)に示す
もにおいては除算、乗算、加算各１回であるが、
除算に14マシンサイクル程度要することから計21
マシンサイクルとなり繰り返し演算も多少高速に
行なえることになる。このように本発明による場
合は高速に初期値が選定されることから、繰り返
し回数も従来の場合と同じにとれ、したがつてス
カラの関数演算でも従来のアルゴリズム以上に高
速化が図れることになる。また、関数のベクトル
演算では従来の場合１個の要素の解を求めるのに
必要な繰り返し回数を１回とすると、２回の除算
のために28マシンサイクル以下では解が求まらな
いのに対し、式(3)による方式にもとづいて本発明
を実施する場合は、乗算回数が最後の乗算を含め
て９回となり、原理的にはIEEE COMPUTER
PP18〜27、SEPT.、1981などに示されているよ
うに一要素当り９マシンサイクルで演算が可能と
なり、従来の場合よりも３倍程度高速となる。な
お、以上の説明は主に平方根を求める場合につい
てであるが、除算（除算の場合は仮数部のみ初期
値アクセスのためのアドレスに関与）あるいはそ
の他の演算で初期値テーブルを必要とする場合に
も本発明は適用可能である。
以上説明したように本発明は、関数演算回路内
に、浮動小数点データにおける指数データ、仮数
データのうち、少なくとも仮数データの特定デー
タ部分を該小数点データ固有の相対アドレスと
し、かつ関数演算開始時浮動小数点データ対応の
初期値を読み出すための初期値テーブルが、関数
演算種別対応に具備せしめるようにしたものであ
る。したがつて本発明による場合は、関数演算を
実行するうえで必要とされる初期値が速やかに得
られ、関数演算が高速に実行されるという効果が
ある。
に、浮動小数点データにおける指数データ、仮数
データのうち、少なくとも仮数データの特定デー
タ部分を該小数点データ固有の相対アドレスと
し、かつ関数演算開始時浮動小数点データ対応の
初期値を読み出すための初期値テーブルが、関数
演算種別対応に具備せしめるようにしたものであ
る。したがつて本発明による場合は、関数演算を
実行するうえで必要とされる初期値が速やかに得
られ、関数演算が高速に実行されるという効果が
ある。
第１図は、単精度浮動小数点データのフオーマ
ツト例を示す図、第２図は、そのフオーマツトに
おける特定のデータ部分を相対アドレスとして初
期値テーブルより初期値を読み出す方法を示す
図、第３図は、本発明に係るプロセツサの概略構
成を示す図、第４図、第５図、第６図、第７図
は、それぞれその構成における演算ユニツト、レ
ジスタフアイル、メモリ部、アドレス演算部の構
成を示す図、第８図は、与えられたデータより相
対アドレスを求めたうえ初期値を読み出すまでの
手順を示す図である。 ５０…２ポートレジスタ、５１，５２，５５，
５６…セレクタ、５３…ALU、５４…シフタ。
ツト例を示す図、第２図は、そのフオーマツトに
おける特定のデータ部分を相対アドレスとして初
期値テーブルより初期値を読み出す方法を示す
図、第３図は、本発明に係るプロセツサの概略構
成を示す図、第４図、第５図、第６図、第７図
は、それぞれその構成における演算ユニツト、レ
ジスタフアイル、メモリ部、アドレス演算部の構
成を示す図、第８図は、与えられたデータより相
対アドレスを求めたうえ初期値を読み出すまでの
手順を示す図である。 ５０…２ポートレジスタ、５１，５２，５５，
５６…セレクタ、５３…ALU、５４…シフタ。
Claims (1)
- １ 正負決定データ、指数データおよび仮数デー
タで規定される浮動小数点データについての関数
演算の値を、該データ対応の初期値にもとづく繰
り返し演算によつて求める関数演算回路であつ
て、浮動小数点データにおける指数データ、仮数
データのうち、少なくとも仮数データの特定デー
タ部分を該小数点データ固有の相対アドレスと
し、かつ関数演算開始時浮動小数点データ対応の
初期値を読み出すための初期値テーブルが、関数
演算種別対応に設けられてなる構成を特徴とする
関数演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57124324A JPS5916051A (ja) | 1982-07-19 | 1982-07-19 | 関数演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57124324A JPS5916051A (ja) | 1982-07-19 | 1982-07-19 | 関数演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916051A JPS5916051A (ja) | 1984-01-27 |
| JPH0215089B2 true JPH0215089B2 (ja) | 1990-04-11 |
Family
ID=14882516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57124324A Granted JPS5916051A (ja) | 1982-07-19 | 1982-07-19 | 関数演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916051A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101576419A (zh) * | 2009-01-16 | 2009-11-11 | 清华大学 | 由圆管外壁温度计算内壁温度的方法 |
| JP5994460B2 (ja) * | 2012-07-31 | 2016-09-21 | 株式会社富士通ゼネラル | 二乗和ルート演算装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5459054A (en) * | 1977-10-19 | 1979-05-12 | Nec Corp | Function generator |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036438U (ja) * | 1973-07-27 | 1975-04-17 |
-
1982
- 1982-07-19 JP JP57124324A patent/JPS5916051A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5459054A (en) * | 1977-10-19 | 1979-05-12 | Nec Corp | Function generator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5916051A (ja) | 1984-01-27 |
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