JPH0145649B2

JPH0145649B2 -

Info

Publication number: JPH0145649B2
Application number: JP56208243A
Authority: JP
Inventors: Ei Teigu Suteiibun; Esu Neji Uirendora
Original assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Current assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Priority date: 1980-12-24
Filing date: 1981-12-24
Publication date: 1989-10-04
Also published as: JPS57172442A; AU554952B2; AU7884881A; US4384340A; CA1170775A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、情報処理システムの商用命令プロセ
ツサにより10進英数字命令を実行することに関
し、より詳細には10進演算ユニツト中の数を選択
的に増加／減少させる装置に関する。

（先行技術） 10進演算命令を実行する情報処理システムは、
10進演算命令およびオペランドを記憶するメイ
ン・メモリを含む。演算数は10進パツク形態また
は10進ストリング形態のいずれでもよい。10進パ
ツク演算数は夫々の二重語に書込まれた最高で８
つまでの10進数を含み、10進数１つにつき４つの
２進データビツトを有する。10進ストリング演算
数は夫々の二重語中にバイトを４つまで含む。各
バイトは４ビツトゾーン、４ビツト２進データの
形態をとる10進数を表していてもよい。

10進数字命令を実行している間、各演算数に関
する対応する10進数が順次処理される。たとえ
ば、10進加算命令の間には、各演算数の10進数が
10進最下位数を第１番目にして次々に加算されて
行く。

演算数は10進ストリング形態であつてもよい。
10進ストリング形態の時は、オペランドからゾー
ンビツトを取去るか、または何らかの方法でゾー
ンビツトを消去することが必要である。

米国特許出願第000842号、名称「情報処理シス
テム用演算装置」には、オペランドの対応する10
進数を桁ぞろえするために10進数デジツト位置を
増加または減少するハードウエア制御式装置が記
載されている。このシステムでは、様々に果なる
オペランドの形態に対してポインタを位置決めす
るために多数のハードウエアルーチンを必要とす
る。

本明細書中に引用する参考文献は出願人が知つ
ているものであり、読者に技術水準を報告するた
めに提示したのであつて、本発明に最も近い参考
文献であるとはいえない。出願人により何らかの
調査が行なわれたかは断言できない。

（本発明の目的）したがつて、本発明の主たる目的は、次のポイ
ンタ位置を指示するハードウエアルーチンの数が
少なくて済むように改良された装置を提供するこ
とである。

（本発明の概要） 10進演算命令を実行する商用命令プロセツサ
は、10進演算命令からの演算コード信号に応答し
て一連の制御ストア信号を発生する制御ストアを
含む。

10進演算命令は、演算数（オペランド）の特性
を織別するデスクリプタ語も含む。デスクリプタ
語にはタイプビツトが含まれるが、このタイプビ
ツトは２進数“０”の時演算数を10進ストリング
演算数として織別し、２進数“１”の時には演算
数を10進パツク演算数として織別する。

読取専用記憶装置（PROM）は、制御ストア
信号と、タイプビツト信号と、処理されつつある
演算数の10進デジツト位置を表示る信号とに応答
して、処理すべき演算数の次の10進デジツト位置
を発生する。

第１制御ストア信号RD07＋は、２進数“０”
である時10進デジツト位置信号を減少させるべき
であることを表示し、２進数“１”の時には10進
デジツト位置信号を増加すべきであることを表示
する。

２進数“０”のタイプ信号OP1TYP＋は、演
算数が10進ストリングオペランドであり、且つ読
取専用メモリに印加される10進デジツト位置信号
が２つだけ増加または減少されることを表示す
る。これにより、10進演算命令の演算部分の実行
からゾーンビツトが除去される。タイプ信号は、
２進数“１”の時には演算数がパツク化10進オペ
ランドであり、且つ読取専用メモリに印加される
10進デジツト位置信号が１つ分だけ増加または減
少されることを表示する。

構成と動作方法の双方に関して本発明の特性を
成すと考えられる新規な特徴、並びに前記以外の
目的および利点は、添付の図面に関連する以下の
説明からよりよく理解できるであろう。しかしな
がら、夫々の図面が図示および説明のためにのみ
提示されたのであつて、本発明の範囲を限定しよ
うとするものではないことは明白である。

（実施例の説明）第１図はデータ処理システムの全体のブロツク
図であり、このシステムは、全てシステム・バス
１４に共通に接続されている、メイン・メモリ
４、複数の入／出力制御装置（以下、Ｉ／Ｏ制御
装置という）６およびキヤツシユ／メモリ管理ユ
ニツト〔以下、Ｃ／MMU（cash／memory
management unit）と略す〕１２を有している。
Ｃ／MMU１２には、バス２０，１８および２２
を介して接続されている中央処理装置（以下、
CPUと略す）２、商用命令処理装置〔以下、CIP
（commercial instruction processer）と略す〕
１０および科学用命令処理装置〔以下、SIP
（scientific instruction proc−esser）と略す〕
８がある。Ｃ／MMU１２，CIP１０，CPU２お
よびSIP８は、共通バス１６に接続されている。
また、CPU２はCIP１０およびSIP８に、それぞ
れバス２４，２６を介して接続されている。

CIP１０は、文字列や10進データの容易に処理
するように設計された一群の命令を実行する。

SIP８は、特にフオートラン・プログラムに有
用な一群の命令を実行する。この命令群中には、
単精度および倍精度浮動小数点オペランドや、１
語長および倍長整数オペランドに対する算術演算
が含まれている。

実行中のプログラム中の全ての命令は、バス１
６および２０を介してＣ／MMU１２からCPU２
へと受渡される。CPU２は、命令中の命令（オ
ペレーシヨン）コードにより、命令がCPU２，
CIP１０またはSIP８のいずれにより実行される
か決定する。CPU２は、バス２４と２６それぞ
れを介してCIP１０やSIP８から状態情報を受取
る。CIP１０またはSIP８が動作可能であると、
CPU２は必要な情報を共通バス１６上とSIP８に
対してはバス２６へも送出する。CIP１０やSIP
８は命令を実行し、それぞれバス１８や２２およ
びバス１６を介して命令を実行するために、Ｃ／
MMU１２と協同して作動する。

CIP１０は、次のような命令を実行する：１文字列やパツクされた数データに対する10進
算術演算２英数字や10進数に対する転送や比較命令３２進数表現と10進数表現の間の変換４編集命令５算術的シフト命令メイン・メモリ４は、命令およびデータを格納
し、バス２０を介してのCPU２の制御により、
Ｃ／MMU１２と共に作動して命令およびデータ
をシステム・バス１４上に転送する。この動作
は、米国特許第4030075号に記載されている。

Ｃ／MMU１２は、キヤツシユ・メモリを含ん
でおり、現在CPU２，CIP１０およびSIP８によ
り実行されている命令を格納している。キヤツシ
ユ動作は、米国特許第4195340号に記載されてい
る。

CPU２はまた、Ｉ／Ｏ制御装置６とメイン・
メモリ４との間のデータ転送を開始するように作
動する。

第２図は、内部に本発明の装置を含むCIP１０
のブロツク図である。第２図において、コンソー
ルからの初期設定動作以外の全てのCIP１０の動
作は、共通バス１６を介して、CPU２が６ビツ
トの機能コードを機能コード・レジスタ９６へ書
込み、倍長のデータを共通バス・データ・インタ
フエース８０へ書込むことにより、開始する。
CIP１０は、作動している時、倍長ワードの下位
６ビツトを命令レジスタ５６へ転送する。機能コ
ード・レジスタ９６が出力タスク機能コード
（07）₁₆を記憶していると、倍長ワードの下位16ビ
ツトがアドレス制御ユニツト８２のある部分に格
納され、CPU２が後で前の命令語を要求するこ
とを可能にしている。

機能コード・レジスタ９６の内容で、制御記憶
アドレス・論理５８により制御記憶６０中のフア
ームウエア語を選択する。

フアームウエア語は、制御記憶データ・レジス
タ６２に入力され、CIP１０をCPU２から追加さ
れる制御情報を受取ることができるようにする。
制御記憶デコード・論理６１は、制御記憶デー
タ・レジスタ６２からの出力信号RD00−67＋を
デコードすることにより、制御信号を生成する。
信号RD52−67＋は、制御記憶アドレス・論理５
８に印加されて、制御記憶６０中に特定の記憶位
置への分岐を起こす。

CIP１０の命令は、３つのデータ型、すなわち
２進化10進数で構成されている10進数列、ASCII
文字で構成されている英数字列、および16ビツト
または32ビツトの精度を有する２進数に対して演
算を行なう。10進データ・オペランドは、最上位
デジツトの位置および長さにより参照され、１バ
イト中に１または２デジツト格納している。パツ
クされた10進数オペランドはバイト毎に２デジツ
ト格納し、文字列10進数オペランドはバイト毎に
１デジツト格納している。

文字列10進数オペランドは、符号なしで正数と
みなされるか、最上位の10進数バイトの前に置か
れている先頭の符号バイト、最下位の10進数バイ
トの後に置かれている最後尾符号バイト、または
最下位10進数バイトに含まれ、オーバパンチされ
ている最後尾符号バイトを有している。

パツクされている10進数オペランドは、正の符
号を意味している符号なしか、最後尾符号を有し
ている。

２進数データ・オペランドは、２進数の小数点
が最下位ビツトの右側にあるとして、２の補数表
現を用いて最上位２進ビツトを符号ビツトとして
いる。

10進数算術演算を特定する命令語に従つて、
CPU２からCIP１０が受取つた倍長ワードは、10
進数の型が文字列がパツクされているのか、符号
の情報、オペランドの長さおよび実効アドレスを
示している。これは、最上位文字（４または８ビ
ツト／文字）を含んでいるバイトのアドレスであ
る。

まず初めに、10進数命令の実行中、制御記憶６
０は、制御記憶データ・レジスタ６２を介して信
号を発生し、アドレス制御ユニツト８２から、オ
ペランド１の符号を含んでいるワードのメイン・
メモリ４のアドレスをＣ／MMU１２に送る。符
号文字を含んでいるオペランド１のワードは、共
通バス・データ・インフエース８０により受取ら
れ、OP１６４とOP２６６に格納される。符号文
字は選択装置７０により選択され、符号デコー
ド・オーバパンチ・エンコード論理７４に転送さ
れて、不正符号か負符号かを示す状態ビツトに換
えられる。制御記憶アドレス論理５８は、不正符
号状態ビツトや負符号状態ビツトに応動する。符
号が正常の場合、負符号状態ビツトがマイクロプ
ログラム状態レジスタ９４に格納される。符号を
含むオペランド２は、同様の方法で処理され、
OP２６６へ格納される。選択装置７０は、符号
文字を符号デコードオーバパンチエンコード論理
７４へ転送し、そこで不正符号や負符号が解読さ
れ、マイクロプログラム状態レジスタ９４に格納
される。これにより、不正符号が検出された場
合、CIP１０は命令の実行を中止し、CPU２へ告
知する。

10進加算命令は、出力タスク機能コード
（07）₁₆で表示されており、命令レジスタ９６は16
進（2C）₁₆を格納している。10進加算命令の実行
中、オペランド１がオペランド２に加算され、結
果の和は、オペランド２の格納されていたメイ
ン・メモリ４の位置に格納される。

CIP１０は、CPU２が追加制御情報を送り、
CIP１０に10進加算命令を実行するよう要求する
まで待機する。追加制御情報は、オペランド１を
記述している３つまでの倍長ワードと、オペラン
ド２を記述している３つまでの倍長ワードとで構
成されている。CPU２から受取つた最後の倍長
ワードは、機能コード（1F）₁₆で識別されている
出力最終データ記述子（デスクリプタ）である。

オペランドごとの３つの倍長ワードの内最初の
倍長ワードに、メイン・メモリ４中のオペランド
の開始、すなわち最も左側（最下位アドレス）で
オペランドを構成しているバイトの実効仮想バイ
ト・アドレスが含まれている。第２の倍長ワード
には、間接データ長が含まれている。第３の倍長
ワードには、データ型およびメイン・メモリ４か
ら受取つた最初のワード内のオペランドの開始の
位置を特定しているデータ記述子が含まれてい
る。６つの倍長ワードは、アドレス制御ユニツト
８２に格納される。

命令レジスタ５６の出力は、制御記憶６０中の
１ワードをアドレスし、CIP１０の10進加算命令
の実行は、最下位10進デジツトを持つオペランド
１の下位ワードに対するメイン・メモリ４のアド
レスがバス１８を介してＣ／MMU１２へ送られ
ることにより、開始する。オペランド１の第１の
ワードは、メインメモリ４から、またはＣ／
MMU１２中のキヤツシユ・メモリ（図示せず）
から読取られ、共通バス１６を介してCIP１０に
転送され、CP１６４に格納される。同様に、オ
ペランド２の下位ワードがCIP１０で受取られ、
データ・スクラツチパツド・ユニツト５０やOP
２６６に格納される。

２つのオペランドの性質（ASCII文字列かパツ
クされているか）および下位ワード中の最下位10
進デジツトの計算された位置を記述しているオペ
ランド１や２それぞれのデータ記述子のビツト
は、OP1A制御レジスタ／論理８４とOP2A制御
レジスタ／論理７８にそれぞれ格納される。ま
た、オペランド１と２の長さは、記述子オペラン
ド長処理論理８８に格納される。オペランド長処
理論理の動作は、関連同時出願の米国特許出願第
219809号「メイン・メモリのアクセスを最適化
し、且つオペランドの開始位置を同定するのに読
取専用メモリを使用したデータ処理装置」に記載
されている。CP1A制御レジスタ／論理８４の出
力は選択装置６８に印加され、OP2A制御レジス
タ／論理７８の出力は選択装置７０に印加され、
１つの10進デジツトずつ10進／２進ALU７６で
処理するために、OP１６４やOP２６６からオペ
ランド１やオペランド２の10進デジツトが転送さ
れる時選択するのに使用される。得られた和の10
進デジツトは、内部バス（BI）１００を介して
10進／２進ALU７６からOP２６６に転送され、
この結果を得るために使用されたオペランド２の
10進デジツトと置換される。OP1A制御レジス
タ／論理８４とOP2A制御レジスタ／論理７８の
動作は、関連出願である米国特許出願第220219号
「データが書込まれるレジスタの部分を選択する
読取専用メモリを使用する情報処理装置」に記載
されている。

OP1A制御レジスタ／論理８４は、下位ワード
の転送により、OP１６４に残つている10進デジ
ツトの数を監視している。下位ワードからの最後
の10進デジツトがOP１６４から10進／２進ALU
７６へ読出された時、OP1A制御レジスタ／論理
８４は制御記憶アドレス論理５８中の分岐論理へ
信号を出し、Ｃ／MMU１２を介してメイン・メ
モリ４からオペランド１の次のワードを取つてく
る制御記憶６０中の命令語をアドレスする。オペ
ランド１の次のワードのアドレスは、バス１８を
介してＣ／MMUへアドレス制御ユニツト８２か
ら送られる。

同様に、OP2A制御レジスタ／論理７８は制御
記憶アドレス論理５８中の分岐論理に信号を出
し、OP２６６に格納されている演算結果の和の
ワードを共通バス・インタフエース８０へ転送す
るフアームウエア・ルーチンへ入り込む。ここか
ら、バス１８上のアドレス制御ユニツト８２から
のアドレスにより特定される位置に、共通バス１
６からＣ／MMU１２を介してメイン・メモリ４
へ転送される。演算結果の複写は、データ・スク
ラツチパツド・ユニツト５０に格納される。読取
サイクルは、バス１８を介してアドレス制御ユニ
ツト８２からＣ／MMU１２へ次のアドレスを送
ることにより、オペランド２の次のワードを読出
して始まる。

オペランド１やオペランド２からの全ての10進
デジツトの処理が完了した時、記述子オペランド
長処理論理８８は、長い方のオペランドの残りの
10進デジツトに従つて演算結果の区域以外の充填
を制御する。初めに、乗算命令実行中、全被乗数
であるオペランド２は、メイン・メモリ４からデ
ータ・スクラツチパツド・ユニツト５０へ共通バ
ス・インタフエース８０とBIバス１００を介し
て転送される。オペランド１の乗数倍長ワード
は、OP１６４へ共通バス・インタフエース８０
とBIバス１００を介して転送される。最下位乗
数デジツトは、OP１６４からBIバス１００を介
して乗算レジスタ／カウンタ５２へ読込まれ、乗
算プログラマブル読取専用メモリ（以下、
MPYPROMと略）５４のアドレス入力端子へ印
加される。被乗数の各倍長ワードは、次々とデー
タ・スクラツチパツド・ユニツト５０からOP１
６４へ転送される。各被乗数デジツトは、順次選
択装置６８を介してOP１６４からMPYPROM
５４の残りのアドレス入力端子に印加され、部分
積デジツトを生成する。各部分積デジツトは、選
択装置６８を介して10進／２進ALU７６に印加
され、ここでOP２６６中に格納されている対応
する10進デジツトへ加算され、得られた結果の部
分積はOP２６６へ戻され、格納される。

次の乗数デジツト乗算レジスタ／カウンタ５２
へ読込まれ、出力がMPYPROM５４へ印加され
る。再度、各被乗数オペランドは順次
MPYPROM５４に印加され、部分積デジツトは
選択装置６８を介して10進／２進ALU７６へ印
加され、ここでOP２６６に格納されていた選択
された部分積デジツトへ加算される。ここで、ま
たOP2A制御レジスタ／論理７８は10進／２進
ALU７６へ印加すべき部分積デジツトを選択す
るように選択装置７０を制御する。10進／２進
ALU７６から得られた部分積は、OP２６６へBI
バス１００を介して再度格納される。

データ・スクラツチパツド・ユニツト５０に格
納されている全ての被乗算デジツトが、乗算レジ
スタ／カウンタ５２の出力の最上位乗数10進デジ
ツトと共にMPYPROM５４のアドレス入力端子
へ印加され終つた時に、データ・スクラツチパツ
ド・ユニツト５０には乗算の積が含まれている。
この積は、OP２６６、共通バス・インタフエー
ス８０および共通バス１６を介してメイン・メモ
リ４へ書込まれる。

10進除算命令は、Ｃ／MMU１２から共通バス
１６を介して共通バス・インタフエース８０に被
除数と除数とをデータ・スクラツチパツド・ユニ
ツト５０に格納するために受取ることにより、実
行される。除数の部分は順次OP１６４へ格納さ
れ、被除数／部分剰余の部分は順次OP２６６へ
格納される。CIP１０は、10進除算命令を一連の
連続した引算と、成功した引算の回数をALQR
レジスタ／カウンタ７２で計算することにより、
実行する。成功した引算とは、引いた結果が正数
になることである。

OP１６４中の除数は、10進／２進ALU７６に
選択装置を通じて10進デジツトごとに最小位10数
デジツトを先頭に印加される。OP２６６中の被
除数は、10進／２進ALU７６へ選択装置７０を
通じて10進デジツトごとに印加される。OP2A制
御レジスタ／論理７８は選択装置７０を制御し、
OP１６４中の除数の最上位10進デジツトが被除
数の最上位10進デジツトと、引算動作のためそろ
うようにOP２６６から10進デジツトを選択する。
10進除算命令の動作の一部分は、関連出願である
米国特許出願第219638号「10進除算演算に利用す
るキヤリ装置を有するデータ処理装置」に記載さ
れている。

10進／２進ALU７６の出力は、OP２６６にBI
バス１００を介して格納され、ALQRレジス
タ／カウンタ７２の内容は、上位10進デジツトと
除数との引算の結果が正数の場合には１つ増加す
る。OP１６４中の除数がOP２６６に格納されて
いる演算結果から再度差引かれ、ALQRレジス
タ／カウンタ７２の内容は、引算の結果が正数の
場合再び１つ増加する。

引算の結果が負数の場合、OP１６４に格納さ
れている除数がOP２６６に加算され、商の１デ
ジツト分が格納されているALQRレジスタ／カ
ウンタ７２の内容は、データ・スクラツチパツ
ド・ユニツト５０へ転送されている。OP２６６
とデータ・スクラツチパツド・ユニツト５０は、
この時、最後に成功した引算の結果を上位10進デ
ジツト位置に格納しており、残りの10進デジツト
位置のデジツトは、被除数の元の下位10進デジツ
トのままである。

除数が、前に行なつた一連の引算より１デジツ
ト分右側の位置の被除数から引算され、次の商の
１デジツトが展開される。引算動作が上記のよう
に繰返され、引算の結果が正の場合ごとに
ALQRレジスタ／カウンタ７２は１つずつ増加
する。

データ・スクラツチパツド・ユニツト５０に格
納されている最初の商のデジツトは、BIバス１
００を介してOP２６６へ転送される。第２の商
のデジツトを格納しているALQRレジスタ／カ
ウンタ７２の内容は、OP２６６へ選択装置６８、
10進／２進ALU７６およびBIバス１００を介し
て転送され、そこで、データ・スクラツチパツ
ド・ユニツトへ格納するために最初の商のデジツ
トへ付加される。部分被除数は、データ・スクラ
ツチパツド・ユニツト５０からOP２６６へ戻さ
れる。

除数のシフト動作と引続く引算動作は、除数の
最小位の10進デジツトと被除数の最小位10進デジ
ツトがそろつた時の商のデジツトが計算されるま
で繰返される。ALQRレジスタ／カウンタ７２
からの最小位の商の10進デジツトは、データ・ス
クラツチパツド・ユニツト５０中の残りの商と一
緒にされ、そして、OP２６６に現在格納されて
いる剰余の部分は、データ・スクラツチパツド・
ユニツト５０へBI１００バスを介して格納され
る。データ・スクラツチパツド・ユニツト５０の
商と剰余は、その後、メイン・メモリ４へ格納さ
れる。

CIP表示レジスタ９０は、制御信号によりセツ
トされ、CIP１０の状態を表示する。CIP表示レ
ジスタ９０は、10進動作中、受取るフイールドが
演算結果の全ての有効デジツトを格納できないこ
と、あるいは、０により除算が検出された場合
に、セツトされるオーバフロー表示を含んでい
る。切断表示は、英数字動作中、受取るフイール
ドが演算結果の全ての文字を含んでいない場合に
セツトされる。符号誤り表示は、10進動作中、負
の演算結果が符号なしフイールドに格納された場
合、セツトされる。大表示は、ある10進や英数字
命令の実行中、10進数動作時に演算結果が０より
大きい場合、あるいは、10進または算術比較時に
オペランド１がオペランド２より大きい場合に、
セツトされる。小表示は、ある10進や英数字命令
を実行中、10進算術動作時に演算結果が０より小
さい場合、あるいは、10進または英数字比較時に
オペランド１がオペランド２より小さい場合に、
セツトされる。CIPモード・レジスタ９２は、オ
ーバフローや切断の状態が起きた時、CIP１０や
CRU２がとるべき特別の動作を表示するオーバ
フロー・トラツプ・マスクと切断トラツプ・マス
クを格納している。

システム・クロツク論理８６には、CIP１０の
全てのレジスタと全てのテスト・フリツプフロツ
プや制御フリツプフロツプをトリガし、レジスタ
に格納した後安定とし、ローカル・バス・サイク
ルの開始許可後、アドレス、データ、制御および
パリテイが有効であることを示すクロツク信号を
供給する160ナノ秒４相クロツク回路が含まれて
いる。その上、システム・クロツク論理８６は、
CIP１０のある機能を完了するのに余分の時間が
必要な場合に、一時停止する。システム・クロツ
ク論理８６は、CIP１０の使用不可をCPU２へ知
らせるビジー信号を共通バス１６上に生成し、
CIP１０へのデータがバス１８上にあることを
CIP１０へ知らせるＣ／MMU１２のバスからの
DCN信号を受取り、共通バス１６の使用要求を
発生し、Ｃ／MMU１２からの許可を待つ。

マイクロプログラム状態レジスタ９４は、オペ
ランド符号情報を格納するほか、10進数命令の実
行中、オーバフローが検出されたか、オーバパン
チされた符号のエンコードやデコード動作が要求
されているか、そして、いつ10進加算動作が完了
したかを示す情報をも格納している。

第３図は、本発明の特徴を示す10進デジツト位
置信号を発生する装置の論理図である。第３図に
おいて、OP1A制御レジスタ／論理８４は、増
加／減少分読取専用メモリ（以下、PROMと略
す）８４−１と、信号OP1AB0＋〜２＋および
OP1TYB＋を介してレジスタ（以下、REGと略
す）８４−３に結合されたマルチプレクサ（以
下、MUXと略す）８４−２とを含む。このREG
８４−３は、信号OP1AD0＋２＋および
OP1TYP＋を介して選択装置６８−２および
MX７６−１１に結合される。

選択装置６８−２に印加される信号OPIAD0＋
〜２＋は、第２図に示すように、OP１６４に書
込まれた10進数を選択し、乗算レジスタ／カウン
タ５２に転送されるとともに、また、この10進数
はMPYPROM５４に印加される。

信号OP1AD0＋〜２＋およびOP1TYP＋は、
MUX７６−１１およびBIバス１００の信号
BIDT１２−１５＋を介してアドレス制御ユニツ
ト８２の中の命令とオペランドの性質を示すデー
タ記述子を格納するRFC（図示せず）へ書込ま
れ、信号BIDT１２−１５＋自体はMUX８４−
２およびMUX７８−２を介してOP1A制御レジ
スタ／論理８４またはOP2A制御レジスタ／論理
７８に再びロードされる。論理値“０”の信号
OP1TYP＋は演算数を８ビツトの数字を有する
ものとして識別する。この信号OP1TYP＋が論
理値“１”の時には、オペランドを４ビツトの数
字を有するものとして識別する。たとえば、乗算
において、乗数を選択した時、乗数は４ビツトの
数字から構成されているので、OP1A制御レジス
タ／論理８４は16進数“Ｃ”および“Ｂ”を記憶
し、被乗数を選択した時には被乗数が８ビツトの
数字から構成されている（ASCII）ので（乗数が
８以上の数であれば、乗数の数字選択の間に８か
らＦまでの値がOP1A制御レジスタ／論理８４に
現われるのであろう）、OP1A制御レジスタ／論
理８４は16進数“１”、“３”、“５”および“７”
を記憶する。

信号OP1AD0＋〜２＋；OP1TYP＋；RD00
＋、05＋〜07＋およびRDA13Z＋は、PROM８
４−１の入力アドレス端子に印加される。信号
RD00＋，05＋〜07＋およびRDA13Z＋により、
PROM８４−１において出力信号OP1AM0＋〜
２＋は入力アドレス信号OP1AD0＋〜２＋；と
同じ16進値、すなわち16進数“１”、“２”または
“４”だけ増加された値、または16進数“１”、
“２”または“４”だけ減少された値を有するよ
うになる。PROM８４−１に印加される
OP1TYP＋信号は、RD信号に応じて入力アドレ
ス信号OP1AD0＋〜２＋を16進数“１”または
“２”だけ増加または減少する結果を生じさせる。
ただし、パツク化10進乗数を処理している時は、
OP1A制御レジスタ／論理８４は１だけ減少さ
れ、被乗数を処理している時にはOP1A制御レジ
スタ／論理８４は２だけ減少される。

MUX８４−２は、制御記憶デコード論理６１
からの信号OPXACL−をインバータ９８を介し
てくる信号OPXACL＋により使用可能となる。
PROM８４−１からの出力信号OP1AM0＋〜２
＋またはBIバス１００からの信号BIDT12＋〜15
＋は、ANDゲート８４−４の出力である信号
LDOP1A＋により選択される。ANDゲート８４
−４への入力は、制御記憶デコード論理６１から
の信号LDODAD＋と、制御記憶データレジスタ
６２からの信号RD02＋とである。

信号RDA13Z＋は、制御記憶データレジスタ６
２からの信号RD01＋およびRD03＋により、
NANDゲート９９によつて発生される。

OP2A制御レジスタ／論理７８の論理素子であ
る増加／減少分PROM７８−１，MUX７８−
２、レジスタ７８−３およびANDゲート７８−
４は、論理素子RPOM８４−１，MUX８４−
２、レジスタ８４−３およびANDゲート８４−
４と同様に動作するが、信号RD04＋および
RD03＋がPROM７８−１の入力アドレス端子１
６および３２に夫々印加される点と、信号RD06
＋およびRD05＋がPROM８４−１の入力アドレ
ス端子１６および３２に印加される点と、信号
RD02＋はANDゲート８４−４の入力に印加され
るが、信号RD03＋はANDゲート７８−４の入力
に印加される点とが異なる。

信号OP2TYP＋およびOP2TYP−は、OP２６
６（第２図）にロードされるのがデジツトである
か、バイトであるか、または二重語であるかを決
定するOP2A制御レジスタ／論理７８の書込み制
御論理部分のMUX７８−５の入力端子に印加さ
れる。

MUX７６−１０は、信号RD08＋〜11＋（図示
せず）およびOP2TYP＋の制御を受けて、信号
OP2TYP＋が論理値“０”である時に使用可能
となり、ゾーンキヤラクタ信号ALUZN0＋〜３
＋を２進加算器ALU２（図示せず）からMUX７
６−１１を介してBIバス１００へ転送する。信
号OP2TYP＋が論理値“１”である時、MUX７
６−８が使用可能となつてデジツト信号
ALUDG0＋〜３＋をMUX７６−１１を介して
BIバス１００へ転送する。OP2A制御レジスタ／
論理７８の信号OP2AD0＋〜２＋は、４ビツト
の数字を表示する論理値“１”の信号OP2TYP
＋と共にOP２６６において16進数“１”だけ増
加される。

第４図は、OP1A制御レジスタ／論理８４およ
びOP2A制御レジスタ／論理７８の夫々の増加／
減少分PROM８４−１および７８−１の配置を
示す。入力加算器信号OP−AD0＋〜２＋は増加
または減少されて出力信号OP−AM0＋〜２＋を
発生するが、ここで、OP1A制御レジスタ／論理
８４の場合は−は１に等しく、OP2A制御レジス
タ／論理７８の場合には−は２に等しい。ただ
し、信号RD05＋およびRD06＋はPROM８４−
１の入力アドレス端子３２および１６に各々印加
され、信号RD03＋およびRD04＋はPROM７８
−１の入力アドレス端子３２および１６に各々印
加される。

OP1A制御レジスタ／論理８４の場合、論理値
“０”の信号RP00＋，RD05＋およびRD07＋と、
論理値“１”の信号RD06＋とは信号OP1AD0＋
〜２を“１”だけ減少して信号OP1AM0＋〜２
＋を発生する。論理値“０”の信号RD00＋，
RD06＋およびRD07＋と、論理値“１”の信号
RD05＋とは信号OP1AD0＋〜２＋を“２”だけ
減少して信号OP1AM0＋〜２＋を発生する。

論理値“０”の信号RD00＋およびRD07＋と、
論理値“１”の信号RD05＋およびRD06＋とは
信号OP1AD0＋〜２＋を“４”だけ減少して
OP1AM0＋〜２を発生する。

信号RD07＋が論理値“１”である時、信号
OP1AD0＋〜２＋は同様に“１”，“２”および
“４”だけ増加される。

論理値“１”の信号RD00＋、RD06＋および
RDA13Zと、論理値“０”の信号RD07＋とは、
信号OP1TYP＋が論理値“０”である時、スト
リングオペランドのデジツトを“２”だけ減少さ
せ、信号OP1TYP＋が論理値“１”である時に
は、パツク化10進オペランドのデジツトを“１”
だけ減少させる。論理値“１”の信号RD07＋
は、信号OP1TYP＋が論理値“０”である時、
10進ストリングオペランドのデジツトを“２”だ
け増加する結果を生じ、信号OP1TYPが論理値
“１”である時には、パツク化オペランドのデジ
ツトを“１”だけ増加する結果を生じる。

本発明の好ましい実施例を図示し、かつ説明し
たが、説明した本発明に対して、特許請求の範囲
に記載した本発明の範囲内で数多くの変形および
改変を行なつてもよいことは当業者には明白であ
ろう。先に提示した要素のうち、多数のものは変
更するかまたは同じ結果を提供し、かつ特許請求
の範囲に記載した本発明の趣旨に含まれる別の要
素と置き換えてもよい。したがつて、特許請求の
範囲に記載した範囲のみが本発明を限定するもの
とする。

【図面の簡単な説明】

第１図はデータ処理システム全体のブロツク
図、第２図は商用命令処理装置（CIP）１０のブ
ロツク図、第３図は本発明の一実施例における次
の10進デジツト位置信号を発生させる装置の論
理、第４図は増加／減少分読取専用メモリ
（PROM８４−１および７８−１）の内容を示す
図である。２……中央処理装置（CPU）、４……メイン・
メモリ、６……入出力（Ｉ／Ｏ）制御装置、８…
…科学用命令処理装置（SIP）、１０……商用命
令処理装置（CIP）、１２……キヤツシユ／メモ
リ管理ユニツト（Ｃ／MMU）、１４……システ
ムバス、１６……共通バス、１８，２０，２２，
２４，２６……バス、５０……データ／スクラツ
チパツド・ユニツト、５２……乗算レジスタ／カ
ウンタ、５４……乗算プログラマブル読取専用メ
モリ（MPYPROM）、５６……命令レジスタ、
５８……制御記憶アドレス論理、６０……制御記
憶、６１……制御記憶デコード論理、６２……制
御記憶データ・レジスタ、６４……OP1、６６…
…OP2、６８，７０……選択装置、７２……
ALPRレジスタ／カウンタ、７４……符号デコー
ド・オーバパンチ・エンコード、７６……10進／
２進ALU、７８……OP2A制御レジスタ／論理、
８０……共通バス・データ・インターフエース、
８２……アドレス制御ユニツト、８４……OP1A
制御レジスタ／論理、８６……システム・クロツ
ク論理、８８……記述子オペランド長処理論理、
９０……CIP表示レジスタ、９２……CIPモード
レジスタ、９４……マイクロプログラム状態レジ
スタ、９６……機能コードレジスタ。

Claims

【特許請求の範囲】１デジタル演算ユニツトに用いるための、選択
的に数を増加または減少させる装置であつて、２
進信号グループを入力端子に受信するアドレス可
能な記憶装置を有し８４−１，７８−１；前記信号グループの集合は前記記憶装置の特定
のセルの独自のアドレスを表し、前記記憶装置は
前記入力端子にひとつの信号グループを受け取つ
たのに応答して、アドレスされたロケーシヨンに
蓄えられている情報を表す複数の２進信号を出力
端子に供給するものであり；前記入力端子に数を増加させるべきかまたは減
少させるべきか、ならびにその増加または減少の
大きさを表す数および制御信号を表す２進信号の
セツトを供給するための手段６２，８４−３，７
８−３を有し、それにより、前記記憶装置は、前記信号のセツ
トおよび前記制御信号からなる信号グループによ
つてアドレス可能な各ロケーシヨンに、前記信号
グループの前記制御信号に従つて増加または減少
された前記信号セツトによつて表される数の値に
等しい数を保持することを特徴とする前記装置。