JPH0145649B2 - - Google Patents
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- JPH0145649B2 JPH0145649B2 JP56208243A JP20824381A JPH0145649B2 JP H0145649 B2 JPH0145649 B2 JP H0145649B2 JP 56208243 A JP56208243 A JP 56208243A JP 20824381 A JP20824381 A JP 20824381A JP H0145649 B2 JPH0145649 B2 JP H0145649B2
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- 230000004044 response Effects 0.000 claims description 4
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、情報処理システムの商用命令プロセ
ツサにより10進英数字命令を実行することに関
し、より詳細には10進演算ユニツト中の数を選択
的に増加/減少させる装置に関する。
ツサにより10進英数字命令を実行することに関
し、より詳細には10進演算ユニツト中の数を選択
的に増加/減少させる装置に関する。
(先行技術)
10進演算命令を実行する情報処理システムは、
10進演算命令およびオペランドを記憶するメイ
ン・メモリを含む。演算数は10進パツク形態また
は10進ストリング形態のいずれでもよい。10進パ
ツク演算数は夫々の二重語に書込まれた最高で8
つまでの10進数を含み、10進数1つにつき4つの
2進データビツトを有する。10進ストリング演算
数は夫々の二重語中にバイトを4つまで含む。各
バイトは4ビツトゾーン、4ビツト2進データの
形態をとる10進数を表していてもよい。
10進演算命令およびオペランドを記憶するメイ
ン・メモリを含む。演算数は10進パツク形態また
は10進ストリング形態のいずれでもよい。10進パ
ツク演算数は夫々の二重語に書込まれた最高で8
つまでの10進数を含み、10進数1つにつき4つの
2進データビツトを有する。10進ストリング演算
数は夫々の二重語中にバイトを4つまで含む。各
バイトは4ビツトゾーン、4ビツト2進データの
形態をとる10進数を表していてもよい。
10進数字命令を実行している間、各演算数に関
する対応する10進数が順次処理される。たとえ
ば、10進加算命令の間には、各演算数の10進数が
10進最下位数を第1番目にして次々に加算されて
行く。
する対応する10進数が順次処理される。たとえ
ば、10進加算命令の間には、各演算数の10進数が
10進最下位数を第1番目にして次々に加算されて
行く。
演算数は10進ストリング形態であつてもよい。
10進ストリング形態の時は、オペランドからゾー
ンビツトを取去るか、または何らかの方法でゾー
ンビツトを消去することが必要である。
10進ストリング形態の時は、オペランドからゾー
ンビツトを取去るか、または何らかの方法でゾー
ンビツトを消去することが必要である。
米国特許出願第000842号、名称「情報処理シス
テム用演算装置」には、オペランドの対応する10
進数を桁ぞろえするために10進数デジツト位置を
増加または減少するハードウエア制御式装置が記
載されている。このシステムでは、様々に果なる
オペランドの形態に対してポインタを位置決めす
るために多数のハードウエアルーチンを必要とす
る。
テム用演算装置」には、オペランドの対応する10
進数を桁ぞろえするために10進数デジツト位置を
増加または減少するハードウエア制御式装置が記
載されている。このシステムでは、様々に果なる
オペランドの形態に対してポインタを位置決めす
るために多数のハードウエアルーチンを必要とす
る。
本明細書中に引用する参考文献は出願人が知つ
ているものであり、読者に技術水準を報告するた
めに提示したのであつて、本発明に最も近い参考
文献であるとはいえない。出願人により何らかの
調査が行なわれたかは断言できない。
ているものであり、読者に技術水準を報告するた
めに提示したのであつて、本発明に最も近い参考
文献であるとはいえない。出願人により何らかの
調査が行なわれたかは断言できない。
(本発明の目的)
したがつて、本発明の主たる目的は、次のポイ
ンタ位置を指示するハードウエアルーチンの数が
少なくて済むように改良された装置を提供するこ
とである。
ンタ位置を指示するハードウエアルーチンの数が
少なくて済むように改良された装置を提供するこ
とである。
(本発明の概要)
10進演算命令を実行する商用命令プロセツサ
は、10進演算命令からの演算コード信号に応答し
て一連の制御ストア信号を発生する制御ストアを
含む。
は、10進演算命令からの演算コード信号に応答し
て一連の制御ストア信号を発生する制御ストアを
含む。
10進演算命令は、演算数(オペランド)の特性
を織別するデスクリプタ語も含む。デスクリプタ
語にはタイプビツトが含まれるが、このタイプビ
ツトは2進数“0”の時演算数を10進ストリング
演算数として織別し、2進数“1”の時には演算
数を10進パツク演算数として織別する。
を織別するデスクリプタ語も含む。デスクリプタ
語にはタイプビツトが含まれるが、このタイプビ
ツトは2進数“0”の時演算数を10進ストリング
演算数として織別し、2進数“1”の時には演算
数を10進パツク演算数として織別する。
読取専用記憶装置(PROM)は、制御ストア
信号と、タイプビツト信号と、処理されつつある
演算数の10進デジツト位置を表示る信号とに応答
して、処理すべき演算数の次の10進デジツト位置
を発生する。
信号と、タイプビツト信号と、処理されつつある
演算数の10進デジツト位置を表示る信号とに応答
して、処理すべき演算数の次の10進デジツト位置
を発生する。
第1制御ストア信号RD07+は、2進数“0”
である時10進デジツト位置信号を減少させるべき
であることを表示し、2進数“1”の時には10進
デジツト位置信号を増加すべきであることを表示
する。
である時10進デジツト位置信号を減少させるべき
であることを表示し、2進数“1”の時には10進
デジツト位置信号を増加すべきであることを表示
する。
2進数“0”のタイプ信号OP1TYP+は、演
算数が10進ストリングオペランドであり、且つ読
取専用メモリに印加される10進デジツト位置信号
が2つだけ増加または減少されることを表示す
る。これにより、10進演算命令の演算部分の実行
からゾーンビツトが除去される。タイプ信号は、
2進数“1”の時には演算数がパツク化10進オペ
ランドであり、且つ読取専用メモリに印加される
10進デジツト位置信号が1つ分だけ増加または減
少されることを表示する。
算数が10進ストリングオペランドであり、且つ読
取専用メモリに印加される10進デジツト位置信号
が2つだけ増加または減少されることを表示す
る。これにより、10進演算命令の演算部分の実行
からゾーンビツトが除去される。タイプ信号は、
2進数“1”の時には演算数がパツク化10進オペ
ランドであり、且つ読取専用メモリに印加される
10進デジツト位置信号が1つ分だけ増加または減
少されることを表示する。
構成と動作方法の双方に関して本発明の特性を
成すと考えられる新規な特徴、並びに前記以外の
目的および利点は、添付の図面に関連する以下の
説明からよりよく理解できるであろう。しかしな
がら、夫々の図面が図示および説明のためにのみ
提示されたのであつて、本発明の範囲を限定しよ
うとするものではないことは明白である。
成すと考えられる新規な特徴、並びに前記以外の
目的および利点は、添付の図面に関連する以下の
説明からよりよく理解できるであろう。しかしな
がら、夫々の図面が図示および説明のためにのみ
提示されたのであつて、本発明の範囲を限定しよ
うとするものではないことは明白である。
(実施例の説明)
第1図はデータ処理システムの全体のブロツク
図であり、このシステムは、全てシステム・バス
14に共通に接続されている、メイン・メモリ
4、複数の入/出力制御装置(以下、I/O制御
装置という)6およびキヤツシユ/メモリ管理ユ
ニツト〔以下、C/MMU(cash/memory
management unit)と略す〕12を有している。
C/MMU12には、バス20,18および22
を介して接続されている中央処理装置(以下、
CPUと略す)2、商用命令処理装置〔以下、CIP
(commercial instruction processer)と略す〕
10および科学用命令処理装置〔以下、SIP
(scientific instruction proc−esser)と略す〕
8がある。C/MMU12,CIP10,CPU2お
よびSIP8は、共通バス16に接続されている。
また、CPU2はCIP10およびSIP8に、それぞ
れバス24,26を介して接続されている。
図であり、このシステムは、全てシステム・バス
14に共通に接続されている、メイン・メモリ
4、複数の入/出力制御装置(以下、I/O制御
装置という)6およびキヤツシユ/メモリ管理ユ
ニツト〔以下、C/MMU(cash/memory
management unit)と略す〕12を有している。
C/MMU12には、バス20,18および22
を介して接続されている中央処理装置(以下、
CPUと略す)2、商用命令処理装置〔以下、CIP
(commercial instruction processer)と略す〕
10および科学用命令処理装置〔以下、SIP
(scientific instruction proc−esser)と略す〕
8がある。C/MMU12,CIP10,CPU2お
よびSIP8は、共通バス16に接続されている。
また、CPU2はCIP10およびSIP8に、それぞ
れバス24,26を介して接続されている。
CIP10は、文字列や10進データの容易に処理
するように設計された一群の命令を実行する。
するように設計された一群の命令を実行する。
SIP8は、特にフオートラン・プログラムに有
用な一群の命令を実行する。この命令群中には、
単精度および倍精度浮動小数点オペランドや、1
語長および倍長整数オペランドに対する算術演算
が含まれている。
用な一群の命令を実行する。この命令群中には、
単精度および倍精度浮動小数点オペランドや、1
語長および倍長整数オペランドに対する算術演算
が含まれている。
実行中のプログラム中の全ての命令は、バス1
6および20を介してC/MMU12からCPU2
へと受渡される。CPU2は、命令中の命令(オ
ペレーシヨン)コードにより、命令がCPU2,
CIP10またはSIP8のいずれにより実行される
か決定する。CPU2は、バス24と26それぞ
れを介してCIP10やSIP8から状態情報を受取
る。CIP10またはSIP8が動作可能であると、
CPU2は必要な情報を共通バス16上とSIP8に
対してはバス26へも送出する。CIP10やSIP
8は命令を実行し、それぞれバス18や22およ
びバス16を介して命令を実行するために、C/
MMU12と協同して作動する。
6および20を介してC/MMU12からCPU2
へと受渡される。CPU2は、命令中の命令(オ
ペレーシヨン)コードにより、命令がCPU2,
CIP10またはSIP8のいずれにより実行される
か決定する。CPU2は、バス24と26それぞ
れを介してCIP10やSIP8から状態情報を受取
る。CIP10またはSIP8が動作可能であると、
CPU2は必要な情報を共通バス16上とSIP8に
対してはバス26へも送出する。CIP10やSIP
8は命令を実行し、それぞれバス18や22およ
びバス16を介して命令を実行するために、C/
MMU12と協同して作動する。
CIP10は、次のような命令を実行する:
1 文字列やパツクされた数データに対する10進
算術演算 2 英数字や10進数に対する転送や比較命令 3 2進数表現と10進数表現の間の変換 4 編集命令 5 算術的シフト命令 メイン・メモリ4は、命令およびデータを格納
し、バス20を介してのCPU2の制御により、
C/MMU12と共に作動して命令およびデータ
をシステム・バス14上に転送する。この動作
は、米国特許第4030075号に記載されている。
算術演算 2 英数字や10進数に対する転送や比較命令 3 2進数表現と10進数表現の間の変換 4 編集命令 5 算術的シフト命令 メイン・メモリ4は、命令およびデータを格納
し、バス20を介してのCPU2の制御により、
C/MMU12と共に作動して命令およびデータ
をシステム・バス14上に転送する。この動作
は、米国特許第4030075号に記載されている。
C/MMU12は、キヤツシユ・メモリを含ん
でおり、現在CPU2,CIP10およびSIP8によ
り実行されている命令を格納している。キヤツシ
ユ動作は、米国特許第4195340号に記載されてい
る。
でおり、現在CPU2,CIP10およびSIP8によ
り実行されている命令を格納している。キヤツシ
ユ動作は、米国特許第4195340号に記載されてい
る。
CPU2はまた、I/O制御装置6とメイン・
メモリ4との間のデータ転送を開始するように作
動する。
メモリ4との間のデータ転送を開始するように作
動する。
第2図は、内部に本発明の装置を含むCIP10
のブロツク図である。第2図において、コンソー
ルからの初期設定動作以外の全てのCIP10の動
作は、共通バス16を介して、CPU2が6ビツ
トの機能コードを機能コード・レジスタ96へ書
込み、倍長のデータを共通バス・データ・インタ
フエース80へ書込むことにより、開始する。
CIP10は、作動している時、倍長ワードの下位
6ビツトを命令レジスタ56へ転送する。機能コ
ード・レジスタ96が出力タスク機能コード
(07)16を記憶していると、倍長ワードの下位16ビ
ツトがアドレス制御ユニツト82のある部分に格
納され、CPU2が後で前の命令語を要求するこ
とを可能にしている。
のブロツク図である。第2図において、コンソー
ルからの初期設定動作以外の全てのCIP10の動
作は、共通バス16を介して、CPU2が6ビツ
トの機能コードを機能コード・レジスタ96へ書
込み、倍長のデータを共通バス・データ・インタ
フエース80へ書込むことにより、開始する。
CIP10は、作動している時、倍長ワードの下位
6ビツトを命令レジスタ56へ転送する。機能コ
ード・レジスタ96が出力タスク機能コード
(07)16を記憶していると、倍長ワードの下位16ビ
ツトがアドレス制御ユニツト82のある部分に格
納され、CPU2が後で前の命令語を要求するこ
とを可能にしている。
機能コード・レジスタ96の内容で、制御記憶
アドレス・論理58により制御記憶60中のフア
ームウエア語を選択する。
アドレス・論理58により制御記憶60中のフア
ームウエア語を選択する。
フアームウエア語は、制御記憶データ・レジス
タ62に入力され、CIP10をCPU2から追加さ
れる制御情報を受取ることができるようにする。
制御記憶デコード・論理61は、制御記憶デー
タ・レジスタ62からの出力信号RD00−67+を
デコードすることにより、制御信号を生成する。
信号RD52−67+は、制御記憶アドレス・論理5
8に印加されて、制御記憶60中に特定の記憶位
置への分岐を起こす。
タ62に入力され、CIP10をCPU2から追加さ
れる制御情報を受取ることができるようにする。
制御記憶デコード・論理61は、制御記憶デー
タ・レジスタ62からの出力信号RD00−67+を
デコードすることにより、制御信号を生成する。
信号RD52−67+は、制御記憶アドレス・論理5
8に印加されて、制御記憶60中に特定の記憶位
置への分岐を起こす。
CIP10の命令は、3つのデータ型、すなわち
2進化10進数で構成されている10進数列、ASCII
文字で構成されている英数字列、および16ビツト
または32ビツトの精度を有する2進数に対して演
算を行なう。10進データ・オペランドは、最上位
デジツトの位置および長さにより参照され、1バ
イト中に1または2デジツト格納している。パツ
クされた10進数オペランドはバイト毎に2デジツ
ト格納し、文字列10進数オペランドはバイト毎に
1デジツト格納している。
2進化10進数で構成されている10進数列、ASCII
文字で構成されている英数字列、および16ビツト
または32ビツトの精度を有する2進数に対して演
算を行なう。10進データ・オペランドは、最上位
デジツトの位置および長さにより参照され、1バ
イト中に1または2デジツト格納している。パツ
クされた10進数オペランドはバイト毎に2デジツ
ト格納し、文字列10進数オペランドはバイト毎に
1デジツト格納している。
文字列10進数オペランドは、符号なしで正数と
みなされるか、最上位の10進数バイトの前に置か
れている先頭の符号バイト、最下位の10進数バイ
トの後に置かれている最後尾符号バイト、または
最下位10進数バイトに含まれ、オーバパンチされ
ている最後尾符号バイトを有している。
みなされるか、最上位の10進数バイトの前に置か
れている先頭の符号バイト、最下位の10進数バイ
トの後に置かれている最後尾符号バイト、または
最下位10進数バイトに含まれ、オーバパンチされ
ている最後尾符号バイトを有している。
パツクされている10進数オペランドは、正の符
号を意味している符号なしか、最後尾符号を有し
ている。
号を意味している符号なしか、最後尾符号を有し
ている。
2進数データ・オペランドは、2進数の小数点
が最下位ビツトの右側にあるとして、2の補数表
現を用いて最上位2進ビツトを符号ビツトとして
いる。
が最下位ビツトの右側にあるとして、2の補数表
現を用いて最上位2進ビツトを符号ビツトとして
いる。
10進数算術演算を特定する命令語に従つて、
CPU2からCIP10が受取つた倍長ワードは、10
進数の型が文字列がパツクされているのか、符号
の情報、オペランドの長さおよび実効アドレスを
示している。これは、最上位文字(4または8ビ
ツト/文字)を含んでいるバイトのアドレスであ
る。
CPU2からCIP10が受取つた倍長ワードは、10
進数の型が文字列がパツクされているのか、符号
の情報、オペランドの長さおよび実効アドレスを
示している。これは、最上位文字(4または8ビ
ツト/文字)を含んでいるバイトのアドレスであ
る。
まず初めに、10進数命令の実行中、制御記憶6
0は、制御記憶データ・レジスタ62を介して信
号を発生し、アドレス制御ユニツト82から、オ
ペランド1の符号を含んでいるワードのメイン・
メモリ4のアドレスをC/MMU12に送る。符
号文字を含んでいるオペランド1のワードは、共
通バス・データ・インフエース80により受取ら
れ、OP164とOP266に格納される。符号文
字は選択装置70により選択され、符号デコー
ド・オーバパンチ・エンコード論理74に転送さ
れて、不正符号か負符号かを示す状態ビツトに換
えられる。制御記憶アドレス論理58は、不正符
号状態ビツトや負符号状態ビツトに応動する。符
号が正常の場合、負符号状態ビツトがマイクロプ
ログラム状態レジスタ94に格納される。符号を
含むオペランド2は、同様の方法で処理され、
OP266へ格納される。選択装置70は、符号
文字を符号デコードオーバパンチエンコード論理
74へ転送し、そこで不正符号や負符号が解読さ
れ、マイクロプログラム状態レジスタ94に格納
される。これにより、不正符号が検出された場
合、CIP10は命令の実行を中止し、CPU2へ告
知する。
0は、制御記憶データ・レジスタ62を介して信
号を発生し、アドレス制御ユニツト82から、オ
ペランド1の符号を含んでいるワードのメイン・
メモリ4のアドレスをC/MMU12に送る。符
号文字を含んでいるオペランド1のワードは、共
通バス・データ・インフエース80により受取ら
れ、OP164とOP266に格納される。符号文
字は選択装置70により選択され、符号デコー
ド・オーバパンチ・エンコード論理74に転送さ
れて、不正符号か負符号かを示す状態ビツトに換
えられる。制御記憶アドレス論理58は、不正符
号状態ビツトや負符号状態ビツトに応動する。符
号が正常の場合、負符号状態ビツトがマイクロプ
ログラム状態レジスタ94に格納される。符号を
含むオペランド2は、同様の方法で処理され、
OP266へ格納される。選択装置70は、符号
文字を符号デコードオーバパンチエンコード論理
74へ転送し、そこで不正符号や負符号が解読さ
れ、マイクロプログラム状態レジスタ94に格納
される。これにより、不正符号が検出された場
合、CIP10は命令の実行を中止し、CPU2へ告
知する。
10進加算命令は、出力タスク機能コード
(07)16で表示されており、命令レジスタ96は16
進(2C)16を格納している。10進加算命令の実行
中、オペランド1がオペランド2に加算され、結
果の和は、オペランド2の格納されていたメイ
ン・メモリ4の位置に格納される。
(07)16で表示されており、命令レジスタ96は16
進(2C)16を格納している。10進加算命令の実行
中、オペランド1がオペランド2に加算され、結
果の和は、オペランド2の格納されていたメイ
ン・メモリ4の位置に格納される。
CIP10は、CPU2が追加制御情報を送り、
CIP10に10進加算命令を実行するよう要求する
まで待機する。追加制御情報は、オペランド1を
記述している3つまでの倍長ワードと、オペラン
ド2を記述している3つまでの倍長ワードとで構
成されている。CPU2から受取つた最後の倍長
ワードは、機能コード(1F)16で識別されている
出力最終データ記述子(デスクリプタ)である。
CIP10に10進加算命令を実行するよう要求する
まで待機する。追加制御情報は、オペランド1を
記述している3つまでの倍長ワードと、オペラン
ド2を記述している3つまでの倍長ワードとで構
成されている。CPU2から受取つた最後の倍長
ワードは、機能コード(1F)16で識別されている
出力最終データ記述子(デスクリプタ)である。
オペランドごとの3つの倍長ワードの内最初の
倍長ワードに、メイン・メモリ4中のオペランド
の開始、すなわち最も左側(最下位アドレス)で
オペランドを構成しているバイトの実効仮想バイ
ト・アドレスが含まれている。第2の倍長ワード
には、間接データ長が含まれている。第3の倍長
ワードには、データ型およびメイン・メモリ4か
ら受取つた最初のワード内のオペランドの開始の
位置を特定しているデータ記述子が含まれてい
る。6つの倍長ワードは、アドレス制御ユニツト
82に格納される。
倍長ワードに、メイン・メモリ4中のオペランド
の開始、すなわち最も左側(最下位アドレス)で
オペランドを構成しているバイトの実効仮想バイ
ト・アドレスが含まれている。第2の倍長ワード
には、間接データ長が含まれている。第3の倍長
ワードには、データ型およびメイン・メモリ4か
ら受取つた最初のワード内のオペランドの開始の
位置を特定しているデータ記述子が含まれてい
る。6つの倍長ワードは、アドレス制御ユニツト
82に格納される。
命令レジスタ56の出力は、制御記憶60中の
1ワードをアドレスし、CIP10の10進加算命令
の実行は、最下位10進デジツトを持つオペランド
1の下位ワードに対するメイン・メモリ4のアド
レスがバス18を介してC/MMU12へ送られ
ることにより、開始する。オペランド1の第1の
ワードは、メインメモリ4から、またはC/
MMU12中のキヤツシユ・メモリ(図示せず)
から読取られ、共通バス16を介してCIP10に
転送され、CP164に格納される。同様に、オ
ペランド2の下位ワードがCIP10で受取られ、
データ・スクラツチパツド・ユニツト50やOP
266に格納される。
1ワードをアドレスし、CIP10の10進加算命令
の実行は、最下位10進デジツトを持つオペランド
1の下位ワードに対するメイン・メモリ4のアド
レスがバス18を介してC/MMU12へ送られ
ることにより、開始する。オペランド1の第1の
ワードは、メインメモリ4から、またはC/
MMU12中のキヤツシユ・メモリ(図示せず)
から読取られ、共通バス16を介してCIP10に
転送され、CP164に格納される。同様に、オ
ペランド2の下位ワードがCIP10で受取られ、
データ・スクラツチパツド・ユニツト50やOP
266に格納される。
2つのオペランドの性質(ASCII文字列かパツ
クされているか)および下位ワード中の最下位10
進デジツトの計算された位置を記述しているオペ
ランド1や2それぞれのデータ記述子のビツト
は、OP1A制御レジスタ/論理84とOP2A制御
レジスタ/論理78にそれぞれ格納される。ま
た、オペランド1と2の長さは、記述子オペラン
ド長処理論理88に格納される。オペランド長処
理論理の動作は、関連同時出願の米国特許出願第
219809号「メイン・メモリのアクセスを最適化
し、且つオペランドの開始位置を同定するのに読
取専用メモリを使用したデータ処理装置」に記載
されている。CP1A制御レジスタ/論理84の出
力は選択装置68に印加され、OP2A制御レジス
タ/論理78の出力は選択装置70に印加され、
1つの10進デジツトずつ10進/2進ALU76で
処理するために、OP164やOP266からオペ
ランド1やオペランド2の10進デジツトが転送さ
れる時選択するのに使用される。得られた和の10
進デジツトは、内部バス(BI)100を介して
10進/2進ALU76からOP266に転送され、
この結果を得るために使用されたオペランド2の
10進デジツトと置換される。OP1A制御レジス
タ/論理84とOP2A制御レジスタ/論理78の
動作は、関連出願である米国特許出願第220219号
「データが書込まれるレジスタの部分を選択する
読取専用メモリを使用する情報処理装置」に記載
されている。
クされているか)および下位ワード中の最下位10
進デジツトの計算された位置を記述しているオペ
ランド1や2それぞれのデータ記述子のビツト
は、OP1A制御レジスタ/論理84とOP2A制御
レジスタ/論理78にそれぞれ格納される。ま
た、オペランド1と2の長さは、記述子オペラン
ド長処理論理88に格納される。オペランド長処
理論理の動作は、関連同時出願の米国特許出願第
219809号「メイン・メモリのアクセスを最適化
し、且つオペランドの開始位置を同定するのに読
取専用メモリを使用したデータ処理装置」に記載
されている。CP1A制御レジスタ/論理84の出
力は選択装置68に印加され、OP2A制御レジス
タ/論理78の出力は選択装置70に印加され、
1つの10進デジツトずつ10進/2進ALU76で
処理するために、OP164やOP266からオペ
ランド1やオペランド2の10進デジツトが転送さ
れる時選択するのに使用される。得られた和の10
進デジツトは、内部バス(BI)100を介して
10進/2進ALU76からOP266に転送され、
この結果を得るために使用されたオペランド2の
10進デジツトと置換される。OP1A制御レジス
タ/論理84とOP2A制御レジスタ/論理78の
動作は、関連出願である米国特許出願第220219号
「データが書込まれるレジスタの部分を選択する
読取専用メモリを使用する情報処理装置」に記載
されている。
OP1A制御レジスタ/論理84は、下位ワード
の転送により、OP164に残つている10進デジ
ツトの数を監視している。下位ワードからの最後
の10進デジツトがOP164から10進/2進ALU
76へ読出された時、OP1A制御レジスタ/論理
84は制御記憶アドレス論理58中の分岐論理へ
信号を出し、C/MMU12を介してメイン・メ
モリ4からオペランド1の次のワードを取つてく
る制御記憶60中の命令語をアドレスする。オペ
ランド1の次のワードのアドレスは、バス18を
介してC/MMUへアドレス制御ユニツト82か
ら送られる。
の転送により、OP164に残つている10進デジ
ツトの数を監視している。下位ワードからの最後
の10進デジツトがOP164から10進/2進ALU
76へ読出された時、OP1A制御レジスタ/論理
84は制御記憶アドレス論理58中の分岐論理へ
信号を出し、C/MMU12を介してメイン・メ
モリ4からオペランド1の次のワードを取つてく
る制御記憶60中の命令語をアドレスする。オペ
ランド1の次のワードのアドレスは、バス18を
介してC/MMUへアドレス制御ユニツト82か
ら送られる。
同様に、OP2A制御レジスタ/論理78は制御
記憶アドレス論理58中の分岐論理に信号を出
し、OP266に格納されている演算結果の和の
ワードを共通バス・インタフエース80へ転送す
るフアームウエア・ルーチンへ入り込む。ここか
ら、バス18上のアドレス制御ユニツト82から
のアドレスにより特定される位置に、共通バス1
6からC/MMU12を介してメイン・メモリ4
へ転送される。演算結果の複写は、データ・スク
ラツチパツド・ユニツト50に格納される。読取
サイクルは、バス18を介してアドレス制御ユニ
ツト82からC/MMU12へ次のアドレスを送
ることにより、オペランド2の次のワードを読出
して始まる。
記憶アドレス論理58中の分岐論理に信号を出
し、OP266に格納されている演算結果の和の
ワードを共通バス・インタフエース80へ転送す
るフアームウエア・ルーチンへ入り込む。ここか
ら、バス18上のアドレス制御ユニツト82から
のアドレスにより特定される位置に、共通バス1
6からC/MMU12を介してメイン・メモリ4
へ転送される。演算結果の複写は、データ・スク
ラツチパツド・ユニツト50に格納される。読取
サイクルは、バス18を介してアドレス制御ユニ
ツト82からC/MMU12へ次のアドレスを送
ることにより、オペランド2の次のワードを読出
して始まる。
オペランド1やオペランド2からの全ての10進
デジツトの処理が完了した時、記述子オペランド
長処理論理88は、長い方のオペランドの残りの
10進デジツトに従つて演算結果の区域以外の充填
を制御する。初めに、乗算命令実行中、全被乗数
であるオペランド2は、メイン・メモリ4からデ
ータ・スクラツチパツド・ユニツト50へ共通バ
ス・インタフエース80とBIバス100を介し
て転送される。オペランド1の乗数倍長ワード
は、OP164へ共通バス・インタフエース80
とBIバス100を介して転送される。最下位乗
数デジツトは、OP164からBIバス100を介
して乗算レジスタ/カウンタ52へ読込まれ、乗
算プログラマブル読取専用メモリ(以下、
MPYPROMと略)54のアドレス入力端子へ印
加される。被乗数の各倍長ワードは、次々とデー
タ・スクラツチパツド・ユニツト50からOP1
64へ転送される。各被乗数デジツトは、順次選
択装置68を介してOP164からMPYPROM
54の残りのアドレス入力端子に印加され、部分
積デジツトを生成する。各部分積デジツトは、選
択装置68を介して10進/2進ALU76に印加
され、ここでOP266中に格納されている対応
する10進デジツトへ加算され、得られた結果の部
分積はOP266へ戻され、格納される。
デジツトの処理が完了した時、記述子オペランド
長処理論理88は、長い方のオペランドの残りの
10進デジツトに従つて演算結果の区域以外の充填
を制御する。初めに、乗算命令実行中、全被乗数
であるオペランド2は、メイン・メモリ4からデ
ータ・スクラツチパツド・ユニツト50へ共通バ
ス・インタフエース80とBIバス100を介し
て転送される。オペランド1の乗数倍長ワード
は、OP164へ共通バス・インタフエース80
とBIバス100を介して転送される。最下位乗
数デジツトは、OP164からBIバス100を介
して乗算レジスタ/カウンタ52へ読込まれ、乗
算プログラマブル読取専用メモリ(以下、
MPYPROMと略)54のアドレス入力端子へ印
加される。被乗数の各倍長ワードは、次々とデー
タ・スクラツチパツド・ユニツト50からOP1
64へ転送される。各被乗数デジツトは、順次選
択装置68を介してOP164からMPYPROM
54の残りのアドレス入力端子に印加され、部分
積デジツトを生成する。各部分積デジツトは、選
択装置68を介して10進/2進ALU76に印加
され、ここでOP266中に格納されている対応
する10進デジツトへ加算され、得られた結果の部
分積はOP266へ戻され、格納される。
次の乗数デジツト乗算レジスタ/カウンタ52
へ読込まれ、出力がMPYPROM54へ印加され
る。再度、各被乗数オペランドは順次
MPYPROM54に印加され、部分積デジツトは
選択装置68を介して10進/2進ALU76へ印
加され、ここでOP266に格納されていた選択
された部分積デジツトへ加算される。ここで、ま
たOP2A制御レジスタ/論理78は10進/2進
ALU76へ印加すべき部分積デジツトを選択す
るように選択装置70を制御する。10進/2進
ALU76から得られた部分積は、OP266へBI
バス100を介して再度格納される。
へ読込まれ、出力がMPYPROM54へ印加され
る。再度、各被乗数オペランドは順次
MPYPROM54に印加され、部分積デジツトは
選択装置68を介して10進/2進ALU76へ印
加され、ここでOP266に格納されていた選択
された部分積デジツトへ加算される。ここで、ま
たOP2A制御レジスタ/論理78は10進/2進
ALU76へ印加すべき部分積デジツトを選択す
るように選択装置70を制御する。10進/2進
ALU76から得られた部分積は、OP266へBI
バス100を介して再度格納される。
データ・スクラツチパツド・ユニツト50に格
納されている全ての被乗算デジツトが、乗算レジ
スタ/カウンタ52の出力の最上位乗数10進デジ
ツトと共にMPYPROM54のアドレス入力端子
へ印加され終つた時に、データ・スクラツチパツ
ド・ユニツト50には乗算の積が含まれている。
この積は、OP266、共通バス・インタフエー
ス80および共通バス16を介してメイン・メモ
リ4へ書込まれる。
納されている全ての被乗算デジツトが、乗算レジ
スタ/カウンタ52の出力の最上位乗数10進デジ
ツトと共にMPYPROM54のアドレス入力端子
へ印加され終つた時に、データ・スクラツチパツ
ド・ユニツト50には乗算の積が含まれている。
この積は、OP266、共通バス・インタフエー
ス80および共通バス16を介してメイン・メモ
リ4へ書込まれる。
10進除算命令は、C/MMU12から共通バス
16を介して共通バス・インタフエース80に被
除数と除数とをデータ・スクラツチパツド・ユニ
ツト50に格納するために受取ることにより、実
行される。除数の部分は順次OP164へ格納さ
れ、被除数/部分剰余の部分は順次OP266へ
格納される。CIP10は、10進除算命令を一連の
連続した引算と、成功した引算の回数をALQR
レジスタ/カウンタ72で計算することにより、
実行する。成功した引算とは、引いた結果が正数
になることである。
16を介して共通バス・インタフエース80に被
除数と除数とをデータ・スクラツチパツド・ユニ
ツト50に格納するために受取ることにより、実
行される。除数の部分は順次OP164へ格納さ
れ、被除数/部分剰余の部分は順次OP266へ
格納される。CIP10は、10進除算命令を一連の
連続した引算と、成功した引算の回数をALQR
レジスタ/カウンタ72で計算することにより、
実行する。成功した引算とは、引いた結果が正数
になることである。
OP164中の除数は、10進/2進ALU76に
選択装置を通じて10進デジツトごとに最小位10数
デジツトを先頭に印加される。OP266中の被
除数は、10進/2進ALU76へ選択装置70を
通じて10進デジツトごとに印加される。OP2A制
御レジスタ/論理78は選択装置70を制御し、
OP164中の除数の最上位10進デジツトが被除
数の最上位10進デジツトと、引算動作のためそろ
うようにOP266から10進デジツトを選択する。
10進除算命令の動作の一部分は、関連出願である
米国特許出願第219638号「10進除算演算に利用す
るキヤリ装置を有するデータ処理装置」に記載さ
れている。
選択装置を通じて10進デジツトごとに最小位10数
デジツトを先頭に印加される。OP266中の被
除数は、10進/2進ALU76へ選択装置70を
通じて10進デジツトごとに印加される。OP2A制
御レジスタ/論理78は選択装置70を制御し、
OP164中の除数の最上位10進デジツトが被除
数の最上位10進デジツトと、引算動作のためそろ
うようにOP266から10進デジツトを選択する。
10進除算命令の動作の一部分は、関連出願である
米国特許出願第219638号「10進除算演算に利用す
るキヤリ装置を有するデータ処理装置」に記載さ
れている。
10進/2進ALU76の出力は、OP266にBI
バス100を介して格納され、ALQRレジス
タ/カウンタ72の内容は、上位10進デジツトと
除数との引算の結果が正数の場合には1つ増加す
る。OP164中の除数がOP266に格納されて
いる演算結果から再度差引かれ、ALQRレジス
タ/カウンタ72の内容は、引算の結果が正数の
場合再び1つ増加する。
バス100を介して格納され、ALQRレジス
タ/カウンタ72の内容は、上位10進デジツトと
除数との引算の結果が正数の場合には1つ増加す
る。OP164中の除数がOP266に格納されて
いる演算結果から再度差引かれ、ALQRレジス
タ/カウンタ72の内容は、引算の結果が正数の
場合再び1つ増加する。
引算の結果が負数の場合、OP164に格納さ
れている除数がOP266に加算され、商の1デ
ジツト分が格納されているALQRレジスタ/カ
ウンタ72の内容は、データ・スクラツチパツ
ド・ユニツト50へ転送されている。OP266
とデータ・スクラツチパツド・ユニツト50は、
この時、最後に成功した引算の結果を上位10進デ
ジツト位置に格納しており、残りの10進デジツト
位置のデジツトは、被除数の元の下位10進デジツ
トのままである。
れている除数がOP266に加算され、商の1デ
ジツト分が格納されているALQRレジスタ/カ
ウンタ72の内容は、データ・スクラツチパツ
ド・ユニツト50へ転送されている。OP266
とデータ・スクラツチパツド・ユニツト50は、
この時、最後に成功した引算の結果を上位10進デ
ジツト位置に格納しており、残りの10進デジツト
位置のデジツトは、被除数の元の下位10進デジツ
トのままである。
除数が、前に行なつた一連の引算より1デジツ
ト分右側の位置の被除数から引算され、次の商の
1デジツトが展開される。引算動作が上記のよう
に繰返され、引算の結果が正の場合ごとに
ALQRレジスタ/カウンタ72は1つずつ増加
する。
ト分右側の位置の被除数から引算され、次の商の
1デジツトが展開される。引算動作が上記のよう
に繰返され、引算の結果が正の場合ごとに
ALQRレジスタ/カウンタ72は1つずつ増加
する。
データ・スクラツチパツド・ユニツト50に格
納されている最初の商のデジツトは、BIバス1
00を介してOP266へ転送される。第2の商
のデジツトを格納しているALQRレジスタ/カ
ウンタ72の内容は、OP266へ選択装置68、
10進/2進ALU76およびBIバス100を介し
て転送され、そこで、データ・スクラツチパツ
ド・ユニツトへ格納するために最初の商のデジツ
トへ付加される。部分被除数は、データ・スクラ
ツチパツド・ユニツト50からOP266へ戻さ
れる。
納されている最初の商のデジツトは、BIバス1
00を介してOP266へ転送される。第2の商
のデジツトを格納しているALQRレジスタ/カ
ウンタ72の内容は、OP266へ選択装置68、
10進/2進ALU76およびBIバス100を介し
て転送され、そこで、データ・スクラツチパツ
ド・ユニツトへ格納するために最初の商のデジツ
トへ付加される。部分被除数は、データ・スクラ
ツチパツド・ユニツト50からOP266へ戻さ
れる。
除数のシフト動作と引続く引算動作は、除数の
最小位の10進デジツトと被除数の最小位10進デジ
ツトがそろつた時の商のデジツトが計算されるま
で繰返される。ALQRレジスタ/カウンタ72
からの最小位の商の10進デジツトは、データ・ス
クラツチパツド・ユニツト50中の残りの商と一
緒にされ、そして、OP266に現在格納されて
いる剰余の部分は、データ・スクラツチパツド・
ユニツト50へBI100バスを介して格納され
る。データ・スクラツチパツド・ユニツト50の
商と剰余は、その後、メイン・メモリ4へ格納さ
れる。
最小位の10進デジツトと被除数の最小位10進デジ
ツトがそろつた時の商のデジツトが計算されるま
で繰返される。ALQRレジスタ/カウンタ72
からの最小位の商の10進デジツトは、データ・ス
クラツチパツド・ユニツト50中の残りの商と一
緒にされ、そして、OP266に現在格納されて
いる剰余の部分は、データ・スクラツチパツド・
ユニツト50へBI100バスを介して格納され
る。データ・スクラツチパツド・ユニツト50の
商と剰余は、その後、メイン・メモリ4へ格納さ
れる。
CIP表示レジスタ90は、制御信号によりセツ
トされ、CIP10の状態を表示する。CIP表示レ
ジスタ90は、10進動作中、受取るフイールドが
演算結果の全ての有効デジツトを格納できないこ
と、あるいは、0により除算が検出された場合
に、セツトされるオーバフロー表示を含んでい
る。切断表示は、英数字動作中、受取るフイール
ドが演算結果の全ての文字を含んでいない場合に
セツトされる。符号誤り表示は、10進動作中、負
の演算結果が符号なしフイールドに格納された場
合、セツトされる。大表示は、ある10進や英数字
命令の実行中、10進数動作時に演算結果が0より
大きい場合、あるいは、10進または算術比較時に
オペランド1がオペランド2より大きい場合に、
セツトされる。小表示は、ある10進や英数字命令
を実行中、10進算術動作時に演算結果が0より小
さい場合、あるいは、10進または英数字比較時に
オペランド1がオペランド2より小さい場合に、
セツトされる。CIPモード・レジスタ92は、オ
ーバフローや切断の状態が起きた時、CIP10や
CRU2がとるべき特別の動作を表示するオーバ
フロー・トラツプ・マスクと切断トラツプ・マス
クを格納している。
トされ、CIP10の状態を表示する。CIP表示レ
ジスタ90は、10進動作中、受取るフイールドが
演算結果の全ての有効デジツトを格納できないこ
と、あるいは、0により除算が検出された場合
に、セツトされるオーバフロー表示を含んでい
る。切断表示は、英数字動作中、受取るフイール
ドが演算結果の全ての文字を含んでいない場合に
セツトされる。符号誤り表示は、10進動作中、負
の演算結果が符号なしフイールドに格納された場
合、セツトされる。大表示は、ある10進や英数字
命令の実行中、10進数動作時に演算結果が0より
大きい場合、あるいは、10進または算術比較時に
オペランド1がオペランド2より大きい場合に、
セツトされる。小表示は、ある10進や英数字命令
を実行中、10進算術動作時に演算結果が0より小
さい場合、あるいは、10進または英数字比較時に
オペランド1がオペランド2より小さい場合に、
セツトされる。CIPモード・レジスタ92は、オ
ーバフローや切断の状態が起きた時、CIP10や
CRU2がとるべき特別の動作を表示するオーバ
フロー・トラツプ・マスクと切断トラツプ・マス
クを格納している。
システム・クロツク論理86には、CIP10の
全てのレジスタと全てのテスト・フリツプフロツ
プや制御フリツプフロツプをトリガし、レジスタ
に格納した後安定とし、ローカル・バス・サイク
ルの開始許可後、アドレス、データ、制御および
パリテイが有効であることを示すクロツク信号を
供給する160ナノ秒4相クロツク回路が含まれて
いる。その上、システム・クロツク論理86は、
CIP10のある機能を完了するのに余分の時間が
必要な場合に、一時停止する。システム・クロツ
ク論理86は、CIP10の使用不可をCPU2へ知
らせるビジー信号を共通バス16上に生成し、
CIP10へのデータがバス18上にあることを
CIP10へ知らせるC/MMU12のバスからの
DCN信号を受取り、共通バス16の使用要求を
発生し、C/MMU12からの許可を待つ。
全てのレジスタと全てのテスト・フリツプフロツ
プや制御フリツプフロツプをトリガし、レジスタ
に格納した後安定とし、ローカル・バス・サイク
ルの開始許可後、アドレス、データ、制御および
パリテイが有効であることを示すクロツク信号を
供給する160ナノ秒4相クロツク回路が含まれて
いる。その上、システム・クロツク論理86は、
CIP10のある機能を完了するのに余分の時間が
必要な場合に、一時停止する。システム・クロツ
ク論理86は、CIP10の使用不可をCPU2へ知
らせるビジー信号を共通バス16上に生成し、
CIP10へのデータがバス18上にあることを
CIP10へ知らせるC/MMU12のバスからの
DCN信号を受取り、共通バス16の使用要求を
発生し、C/MMU12からの許可を待つ。
マイクロプログラム状態レジスタ94は、オペ
ランド符号情報を格納するほか、10進数命令の実
行中、オーバフローが検出されたか、オーバパン
チされた符号のエンコードやデコード動作が要求
されているか、そして、いつ10進加算動作が完了
したかを示す情報をも格納している。
ランド符号情報を格納するほか、10進数命令の実
行中、オーバフローが検出されたか、オーバパン
チされた符号のエンコードやデコード動作が要求
されているか、そして、いつ10進加算動作が完了
したかを示す情報をも格納している。
第3図は、本発明の特徴を示す10進デジツト位
置信号を発生する装置の論理図である。第3図に
おいて、OP1A制御レジスタ/論理84は、増
加/減少分読取専用メモリ(以下、PROMと略
す)84−1と、信号OP1AB0+〜2+および
OP1TYB+を介してレジスタ(以下、REGと略
す)84−3に結合されたマルチプレクサ(以
下、MUXと略す)84−2とを含む。このREG
84−3は、信号OP1AD0+2+および
OP1TYP+を介して選択装置68−2および
MX76−11に結合される。
置信号を発生する装置の論理図である。第3図に
おいて、OP1A制御レジスタ/論理84は、増
加/減少分読取専用メモリ(以下、PROMと略
す)84−1と、信号OP1AB0+〜2+および
OP1TYB+を介してレジスタ(以下、REGと略
す)84−3に結合されたマルチプレクサ(以
下、MUXと略す)84−2とを含む。このREG
84−3は、信号OP1AD0+2+および
OP1TYP+を介して選択装置68−2および
MX76−11に結合される。
選択装置68−2に印加される信号OPIAD0+
〜2+は、第2図に示すように、OP164に書
込まれた10進数を選択し、乗算レジスタ/カウン
タ52に転送されるとともに、また、この10進数
はMPYPROM54に印加される。
〜2+は、第2図に示すように、OP164に書
込まれた10進数を選択し、乗算レジスタ/カウン
タ52に転送されるとともに、また、この10進数
はMPYPROM54に印加される。
信号OP1AD0+〜2+およびOP1TYP+は、
MUX76−11およびBIバス100の信号
BIDT12−15+を介してアドレス制御ユニツ
ト82の中の命令とオペランドの性質を示すデー
タ記述子を格納するRFC(図示せず)へ書込ま
れ、信号BIDT12−15+自体はMUX84−
2およびMUX78−2を介してOP1A制御レジ
スタ/論理84またはOP2A制御レジスタ/論理
78に再びロードされる。論理値“0”の信号
OP1TYP+は演算数を8ビツトの数字を有する
ものとして識別する。この信号OP1TYP+が論
理値“1”の時には、オペランドを4ビツトの数
字を有するものとして識別する。たとえば、乗算
において、乗数を選択した時、乗数は4ビツトの
数字から構成されているので、OP1A制御レジス
タ/論理84は16進数“C”および“B”を記憶
し、被乗数を選択した時には被乗数が8ビツトの
数字から構成されている(ASCII)ので(乗数が
8以上の数であれば、乗数の数字選択の間に8か
らFまでの値がOP1A制御レジスタ/論理84に
現われるのであろう)、OP1A制御レジスタ/論
理84は16進数“1”、“3”、“5”および“7”
を記憶する。
MUX76−11およびBIバス100の信号
BIDT12−15+を介してアドレス制御ユニツ
ト82の中の命令とオペランドの性質を示すデー
タ記述子を格納するRFC(図示せず)へ書込ま
れ、信号BIDT12−15+自体はMUX84−
2およびMUX78−2を介してOP1A制御レジ
スタ/論理84またはOP2A制御レジスタ/論理
78に再びロードされる。論理値“0”の信号
OP1TYP+は演算数を8ビツトの数字を有する
ものとして識別する。この信号OP1TYP+が論
理値“1”の時には、オペランドを4ビツトの数
字を有するものとして識別する。たとえば、乗算
において、乗数を選択した時、乗数は4ビツトの
数字から構成されているので、OP1A制御レジス
タ/論理84は16進数“C”および“B”を記憶
し、被乗数を選択した時には被乗数が8ビツトの
数字から構成されている(ASCII)ので(乗数が
8以上の数であれば、乗数の数字選択の間に8か
らFまでの値がOP1A制御レジスタ/論理84に
現われるのであろう)、OP1A制御レジスタ/論
理84は16進数“1”、“3”、“5”および“7”
を記憶する。
信号OP1AD0+〜2+;OP1TYP+;RD00
+、05+〜07+およびRDA13Z+は、PROM8
4−1の入力アドレス端子に印加される。信号
RD00+,05+〜07+およびRDA13Z+により、
PROM84−1において出力信号OP1AM0+〜
2+は入力アドレス信号OP1AD0+〜2+;と
同じ16進値、すなわち16進数“1”、“2”または
“4”だけ増加された値、または16進数“1”、
“2”または“4”だけ減少された値を有するよ
うになる。PROM84−1に印加される
OP1TYP+信号は、RD信号に応じて入力アドレ
ス信号OP1AD0+〜2+を16進数“1”または
“2”だけ増加または減少する結果を生じさせる。
ただし、パツク化10進乗数を処理している時は、
OP1A制御レジスタ/論理84は1だけ減少さ
れ、被乗数を処理している時にはOP1A制御レジ
スタ/論理84は2だけ減少される。
+、05+〜07+およびRDA13Z+は、PROM8
4−1の入力アドレス端子に印加される。信号
RD00+,05+〜07+およびRDA13Z+により、
PROM84−1において出力信号OP1AM0+〜
2+は入力アドレス信号OP1AD0+〜2+;と
同じ16進値、すなわち16進数“1”、“2”または
“4”だけ増加された値、または16進数“1”、
“2”または“4”だけ減少された値を有するよ
うになる。PROM84−1に印加される
OP1TYP+信号は、RD信号に応じて入力アドレ
ス信号OP1AD0+〜2+を16進数“1”または
“2”だけ増加または減少する結果を生じさせる。
ただし、パツク化10進乗数を処理している時は、
OP1A制御レジスタ/論理84は1だけ減少さ
れ、被乗数を処理している時にはOP1A制御レジ
スタ/論理84は2だけ減少される。
MUX84−2は、制御記憶デコード論理61
からの信号OPXACL−をインバータ98を介し
てくる信号OPXACL+により使用可能となる。
PROM84−1からの出力信号OP1AM0+〜2
+またはBIバス100からの信号BIDT12+〜15
+は、ANDゲート84−4の出力である信号
LDOP1A+により選択される。ANDゲート84
−4への入力は、制御記憶デコード論理61から
の信号LDODAD+と、制御記憶データレジスタ
62からの信号RD02+とである。
からの信号OPXACL−をインバータ98を介し
てくる信号OPXACL+により使用可能となる。
PROM84−1からの出力信号OP1AM0+〜2
+またはBIバス100からの信号BIDT12+〜15
+は、ANDゲート84−4の出力である信号
LDOP1A+により選択される。ANDゲート84
−4への入力は、制御記憶デコード論理61から
の信号LDODAD+と、制御記憶データレジスタ
62からの信号RD02+とである。
信号RDA13Z+は、制御記憶データレジスタ6
2からの信号RD01+およびRD03+により、
NANDゲート99によつて発生される。
2からの信号RD01+およびRD03+により、
NANDゲート99によつて発生される。
OP2A制御レジスタ/論理78の論理素子であ
る増加/減少分PROM78−1,MUX78−
2、レジスタ78−3およびANDゲート78−
4は、論理素子RPOM84−1,MUX84−
2、レジスタ84−3およびANDゲート84−
4と同様に動作するが、信号RD04+および
RD03+がPROM78−1の入力アドレス端子1
6および32に夫々印加される点と、信号RD06
+およびRD05+がPROM84−1の入力アドレ
ス端子16および32に印加される点と、信号
RD02+はANDゲート84−4の入力に印加され
るが、信号RD03+はANDゲート78−4の入力
に印加される点とが異なる。
る増加/減少分PROM78−1,MUX78−
2、レジスタ78−3およびANDゲート78−
4は、論理素子RPOM84−1,MUX84−
2、レジスタ84−3およびANDゲート84−
4と同様に動作するが、信号RD04+および
RD03+がPROM78−1の入力アドレス端子1
6および32に夫々印加される点と、信号RD06
+およびRD05+がPROM84−1の入力アドレ
ス端子16および32に印加される点と、信号
RD02+はANDゲート84−4の入力に印加され
るが、信号RD03+はANDゲート78−4の入力
に印加される点とが異なる。
信号OP2TYP+およびOP2TYP−は、OP26
6(第2図)にロードされるのがデジツトである
か、バイトであるか、または二重語であるかを決
定するOP2A制御レジスタ/論理78の書込み制
御論理部分のMUX78−5の入力端子に印加さ
れる。
6(第2図)にロードされるのがデジツトである
か、バイトであるか、または二重語であるかを決
定するOP2A制御レジスタ/論理78の書込み制
御論理部分のMUX78−5の入力端子に印加さ
れる。
MUX76−10は、信号RD08+〜11+(図示
せず)およびOP2TYP+の制御を受けて、信号
OP2TYP+が論理値“0”である時に使用可能
となり、ゾーンキヤラクタ信号ALUZN0+〜3
+を2進加算器ALU2(図示せず)からMUX7
6−11を介してBIバス100へ転送する。信
号OP2TYP+が論理値“1”である時、MUX7
6−8が使用可能となつてデジツト信号
ALUDG0+〜3+をMUX76−11を介して
BIバス100へ転送する。OP2A制御レジスタ/
論理78の信号OP2AD0+〜2+は、4ビツト
の数字を表示する論理値“1”の信号OP2TYP
+と共にOP266において16進数“1”だけ増
加される。
せず)およびOP2TYP+の制御を受けて、信号
OP2TYP+が論理値“0”である時に使用可能
となり、ゾーンキヤラクタ信号ALUZN0+〜3
+を2進加算器ALU2(図示せず)からMUX7
6−11を介してBIバス100へ転送する。信
号OP2TYP+が論理値“1”である時、MUX7
6−8が使用可能となつてデジツト信号
ALUDG0+〜3+をMUX76−11を介して
BIバス100へ転送する。OP2A制御レジスタ/
論理78の信号OP2AD0+〜2+は、4ビツト
の数字を表示する論理値“1”の信号OP2TYP
+と共にOP266において16進数“1”だけ増
加される。
第4図は、OP1A制御レジスタ/論理84およ
びOP2A制御レジスタ/論理78の夫々の増加/
減少分PROM84−1および78−1の配置を
示す。入力加算器信号OP−AD0+〜2+は増加
または減少されて出力信号OP−AM0+〜2+を
発生するが、ここで、OP1A制御レジスタ/論理
84の場合は−は1に等しく、OP2A制御レジス
タ/論理78の場合には−は2に等しい。ただ
し、信号RD05+およびRD06+はPROM84−
1の入力アドレス端子32および16に各々印加
され、信号RD03+およびRD04+はPROM78
−1の入力アドレス端子32および16に各々印
加される。
びOP2A制御レジスタ/論理78の夫々の増加/
減少分PROM84−1および78−1の配置を
示す。入力加算器信号OP−AD0+〜2+は増加
または減少されて出力信号OP−AM0+〜2+を
発生するが、ここで、OP1A制御レジスタ/論理
84の場合は−は1に等しく、OP2A制御レジス
タ/論理78の場合には−は2に等しい。ただ
し、信号RD05+およびRD06+はPROM84−
1の入力アドレス端子32および16に各々印加
され、信号RD03+およびRD04+はPROM78
−1の入力アドレス端子32および16に各々印
加される。
OP1A制御レジスタ/論理84の場合、論理値
“0”の信号RP00+,RD05+およびRD07+と、
論理値“1”の信号RD06+とは信号OP1AD0+
〜2を“1”だけ減少して信号OP1AM0+〜2
+を発生する。論理値“0”の信号RD00+,
RD06+およびRD07+と、論理値“1”の信号
RD05+とは信号OP1AD0+〜2+を“2”だけ
減少して信号OP1AM0+〜2+を発生する。
“0”の信号RP00+,RD05+およびRD07+と、
論理値“1”の信号RD06+とは信号OP1AD0+
〜2を“1”だけ減少して信号OP1AM0+〜2
+を発生する。論理値“0”の信号RD00+,
RD06+およびRD07+と、論理値“1”の信号
RD05+とは信号OP1AD0+〜2+を“2”だけ
減少して信号OP1AM0+〜2+を発生する。
論理値“0”の信号RD00+およびRD07+と、
論理値“1”の信号RD05+およびRD06+とは
信号OP1AD0+〜2+を“4”だけ減少して
OP1AM0+〜2を発生する。
論理値“1”の信号RD05+およびRD06+とは
信号OP1AD0+〜2+を“4”だけ減少して
OP1AM0+〜2を発生する。
信号RD07+が論理値“1”である時、信号
OP1AD0+〜2+は同様に“1”,“2”および
“4”だけ増加される。
OP1AD0+〜2+は同様に“1”,“2”および
“4”だけ増加される。
論理値“1”の信号RD00+、RD06+および
RDA13Zと、論理値“0”の信号RD07+とは、
信号OP1TYP+が論理値“0”である時、スト
リングオペランドのデジツトを“2”だけ減少さ
せ、信号OP1TYP+が論理値“1”である時に
は、パツク化10進オペランドのデジツトを“1”
だけ減少させる。論理値“1”の信号RD07+
は、信号OP1TYP+が論理値“0”である時、
10進ストリングオペランドのデジツトを“2”だ
け増加する結果を生じ、信号OP1TYPが論理値
“1”である時には、パツク化オペランドのデジ
ツトを“1”だけ増加する結果を生じる。
RDA13Zと、論理値“0”の信号RD07+とは、
信号OP1TYP+が論理値“0”である時、スト
リングオペランドのデジツトを“2”だけ減少さ
せ、信号OP1TYP+が論理値“1”である時に
は、パツク化10進オペランドのデジツトを“1”
だけ減少させる。論理値“1”の信号RD07+
は、信号OP1TYP+が論理値“0”である時、
10進ストリングオペランドのデジツトを“2”だ
け増加する結果を生じ、信号OP1TYPが論理値
“1”である時には、パツク化オペランドのデジ
ツトを“1”だけ増加する結果を生じる。
本発明の好ましい実施例を図示し、かつ説明し
たが、説明した本発明に対して、特許請求の範囲
に記載した本発明の範囲内で数多くの変形および
改変を行なつてもよいことは当業者には明白であ
ろう。先に提示した要素のうち、多数のものは変
更するかまたは同じ結果を提供し、かつ特許請求
の範囲に記載した本発明の趣旨に含まれる別の要
素と置き換えてもよい。したがつて、特許請求の
範囲に記載した範囲のみが本発明を限定するもの
とする。
たが、説明した本発明に対して、特許請求の範囲
に記載した本発明の範囲内で数多くの変形および
改変を行なつてもよいことは当業者には明白であ
ろう。先に提示した要素のうち、多数のものは変
更するかまたは同じ結果を提供し、かつ特許請求
の範囲に記載した本発明の趣旨に含まれる別の要
素と置き換えてもよい。したがつて、特許請求の
範囲に記載した範囲のみが本発明を限定するもの
とする。
第1図はデータ処理システム全体のブロツク
図、第2図は商用命令処理装置(CIP)10のブ
ロツク図、第3図は本発明の一実施例における次
の10進デジツト位置信号を発生させる装置の論
理、第4図は増加/減少分読取専用メモリ
(PROM84−1および78−1)の内容を示す
図である。 2……中央処理装置(CPU)、4……メイン・
メモリ、6……入出力(I/O)制御装置、8…
…科学用命令処理装置(SIP)、10……商用命
令処理装置(CIP)、12……キヤツシユ/メモ
リ管理ユニツト(C/MMU)、14……システ
ムバス、16……共通バス、18,20,22,
24,26……バス、50……データ/スクラツ
チパツド・ユニツト、52……乗算レジスタ/カ
ウンタ、54……乗算プログラマブル読取専用メ
モリ(MPYPROM)、56……命令レジスタ、
58……制御記憶アドレス論理、60……制御記
憶、61……制御記憶デコード論理、62……制
御記憶データ・レジスタ、64……OP1、66…
…OP2、68,70……選択装置、72……
ALPRレジスタ/カウンタ、74……符号デコー
ド・オーバパンチ・エンコード、76……10進/
2進ALU、78……OP2A制御レジスタ/論理、
80……共通バス・データ・インターフエース、
82……アドレス制御ユニツト、84……OP1A
制御レジスタ/論理、86……システム・クロツ
ク論理、88……記述子オペランド長処理論理、
90……CIP表示レジスタ、92……CIPモード
レジスタ、94……マイクロプログラム状態レジ
スタ、96……機能コードレジスタ。
図、第2図は商用命令処理装置(CIP)10のブ
ロツク図、第3図は本発明の一実施例における次
の10進デジツト位置信号を発生させる装置の論
理、第4図は増加/減少分読取専用メモリ
(PROM84−1および78−1)の内容を示す
図である。 2……中央処理装置(CPU)、4……メイン・
メモリ、6……入出力(I/O)制御装置、8…
…科学用命令処理装置(SIP)、10……商用命
令処理装置(CIP)、12……キヤツシユ/メモ
リ管理ユニツト(C/MMU)、14……システ
ムバス、16……共通バス、18,20,22,
24,26……バス、50……データ/スクラツ
チパツド・ユニツト、52……乗算レジスタ/カ
ウンタ、54……乗算プログラマブル読取専用メ
モリ(MPYPROM)、56……命令レジスタ、
58……制御記憶アドレス論理、60……制御記
憶、61……制御記憶デコード論理、62……制
御記憶データ・レジスタ、64……OP1、66…
…OP2、68,70……選択装置、72……
ALPRレジスタ/カウンタ、74……符号デコー
ド・オーバパンチ・エンコード、76……10進/
2進ALU、78……OP2A制御レジスタ/論理、
80……共通バス・データ・インターフエース、
82……アドレス制御ユニツト、84……OP1A
制御レジスタ/論理、86……システム・クロツ
ク論理、88……記述子オペランド長処理論理、
90……CIP表示レジスタ、92……CIPモード
レジスタ、94……マイクロプログラム状態レジ
スタ、96……機能コードレジスタ。
Claims (1)
- 【特許請求の範囲】 1 デジタル演算ユニツトに用いるための、選択
的に数を増加または減少させる装置であつて、2
進信号グループを入力端子に受信するアドレス可
能な記憶装置を有し84−1,78−1; 前記信号グループの集合は前記記憶装置の特定
のセルの独自のアドレスを表し、前記記憶装置は
前記入力端子にひとつの信号グループを受け取つ
たのに応答して、アドレスされたロケーシヨンに
蓄えられている情報を表す複数の2進信号を出力
端子に供給するものであり; 前記入力端子に数を増加させるべきかまたは減
少させるべきか、ならびにその増加または減少の
大きさを表す数および制御信号を表す2進信号の
セツトを供給するための手段62,84−3,7
8−3を有し、 それにより、前記記憶装置は、前記信号のセツ
トおよび前記制御信号からなる信号グループによ
つてアドレス可能な各ロケーシヨンに、前記信号
グループの前記制御信号に従つて増加または減少
された前記信号セツトによつて表される数の値に
等しい数を保持することを特徴とする前記装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/220,220 US4384340A (en) | 1980-12-24 | 1980-12-24 | Data processor having apparatus for controlling the selection of decimal digits of an operand when executing decimal arithmetic instructions |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57172442A JPS57172442A (en) | 1982-10-23 |
JPH0145649B2 true JPH0145649B2 (ja) | 1989-10-04 |
Family
ID=22822604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56208243A Granted JPS57172442A (en) | 1980-12-24 | 1981-12-24 | Information processor with device for controlling selection of decimal of operand when executing decimal arithmetic command |
Country Status (4)
Country | Link |
---|---|
US (1) | US4384340A (ja) |
JP (1) | JPS57172442A (ja) |
AU (1) | AU554952B2 (ja) |
CA (1) | CA1170775A (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5824941A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 演算装置 |
JPS5827241A (ja) * | 1981-08-12 | 1983-02-17 | Hitachi Ltd | 十進演算装置 |
US4491908A (en) * | 1981-12-01 | 1985-01-01 | Honeywell Information Systems Inc. | Microprogrammed control of extended integer and commercial instruction processor instructions through use of a data type field in a central processor unit |
US4608659A (en) * | 1983-09-30 | 1986-08-26 | Honeywell Information Systems Inc. | Arithmetic logic unit with outputs indicating invalid computation results caused by invalid operands |
US4672360A (en) * | 1983-09-30 | 1987-06-09 | Honeywell Information Systems Inc. | Apparatus and method for converting a number in binary format to a decimal format |
US4604722A (en) * | 1983-09-30 | 1986-08-05 | Honeywell Information Systems Inc. | Decimal arithmetic logic unit for doubling or complementing decimal operand |
US4615016A (en) * | 1983-09-30 | 1986-09-30 | Honeywell Information Systems Inc. | Apparatus for performing simplified decimal multiplication by stripping leading zeroes |
US4638450A (en) * | 1983-09-30 | 1987-01-20 | Honeywell Information Systems Inc. | Equal nine apparatus for supporting absolute value subtracts on decimal operands of unequal length |
US4604695A (en) * | 1983-09-30 | 1986-08-05 | Honeywell Information Systems Inc. | Nibble and word addressable memory arrangement |
US4644489A (en) * | 1984-02-10 | 1987-02-17 | Prime Computer, Inc. | Multi-format binary coded decimal processor with selective output formatting |
US4744043A (en) * | 1985-03-25 | 1988-05-10 | Motorola, Inc. | Data processor execution unit which receives data with reduced instruction overhead |
US4942547A (en) * | 1985-04-11 | 1990-07-17 | Honeywell Bull, Inc. | Multiprocessors on a single semiconductor chip |
US4632721A (en) * | 1985-10-07 | 1986-12-30 | Kris-Tech Corporation | Apparatus for applying labels to containers |
US4799181A (en) * | 1986-09-30 | 1989-01-17 | Honeywell Bull Inc. | BCD arithmetic using binary arithmetic and logical operations |
US4860241A (en) * | 1986-10-30 | 1989-08-22 | Harris Corporation | Method and apparatus for cellular division |
JPH07113886B2 (ja) * | 1987-05-11 | 1995-12-06 | 株式会社日立製作所 | 演算回路 |
JP2504847B2 (ja) * | 1989-10-27 | 1996-06-05 | 甲府日本電気株式会社 | 10進デ―タのチェック回路 |
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US5995992A (en) * | 1997-11-17 | 1999-11-30 | Bull Hn Information Systems Inc. | Conditional truncation indicator control for a decimal numeric processor employing result truncation |
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---|---|---|---|---|
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JPS55127643A (en) * | 1979-01-02 | 1980-10-02 | Honeywell Inf Systems | Vector branch signal generating unit for controlling firmware |
JPS55127645A (en) * | 1979-01-02 | 1980-10-02 | Honeywell Inf Systems | Data aligning containing scale factor difference and numerical data fetch |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3878514A (en) * | 1972-11-20 | 1975-04-15 | Burroughs Corp | LSI programmable processor |
US4025771A (en) * | 1974-03-25 | 1977-05-24 | Hughes Aircraft Company | Pipe line high speed signal processor |
-
1980
- 1980-12-24 US US06/220,220 patent/US4384340A/en not_active Expired - Fee Related
-
1981
- 1981-12-15 CA CA000392352A patent/CA1170775A/en not_active Expired
- 1981-12-23 AU AU78848/81A patent/AU554952B2/en not_active Expired - Fee Related
- 1981-12-24 JP JP56208243A patent/JPS57172442A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4940037A (ja) * | 1972-08-17 | 1974-04-15 | ||
JPS5389332A (en) * | 1976-11-11 | 1978-08-05 | Ibm | Data format converter |
JPS55127643A (en) * | 1979-01-02 | 1980-10-02 | Honeywell Inf Systems | Vector branch signal generating unit for controlling firmware |
JPS55127645A (en) * | 1979-01-02 | 1980-10-02 | Honeywell Inf Systems | Data aligning containing scale factor difference and numerical data fetch |
Also Published As
Publication number | Publication date |
---|---|
JPS57172442A (en) | 1982-10-23 |
AU554952B2 (en) | 1986-09-11 |
AU7884881A (en) | 1982-07-01 |
US4384340A (en) | 1983-05-17 |
CA1170775A (en) | 1984-07-10 |
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