JPS5824941A - 演算装置 - Google Patents
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- JPS5824941A JPS5824941A JP56122984A JP12298481A JPS5824941A JP S5824941 A JPS5824941 A JP S5824941A JP 56122984 A JP56122984 A JP 56122984A JP 12298481 A JP12298481 A JP 12298481A JP S5824941 A JPS5824941 A JP S5824941A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は演算装置に関し、特に可変オペランド長命令の
高速処理に関する。
高速処理に関する。
データ処理装置において、十進演算命令などの可変オペ
ランド長命令を処理する方法として、１バイト巾の演算
器で１バイトづつ処理する方法と、４または８バイト巾
の演算器で一度に複数バイト処理する方法とがある。前
者は技術的には問題が少ないが、命令の処理性能が低い
。
ランド長命令を処理する方法として、１バイト巾の演算
器で１バイトづつ処理する方法と、４または８バイト巾
の演算器で一度に複数バイト処理する方法とがある。前
者は技術的には問題が少ないが、命令の処理性能が低い
。
後者の方法は高速処理が可能となるが１両オペランドの
長さが異なり、一方のオペランドが先に尽きた場合、特
殊な処理を必要としており。
長さが異なり、一方のオペランドが先に尽きた場合、特
殊な処理を必要としており。
制御が複雑となり、また処理時間が長くなるという欠点
がある。一方のオペランドが先に尽きた場合、特殊処理
として尽きた方のオペランドをシックによって演算器の
バイト申分全てゼロにして残っている方のオペランドと
複数バイト一度に演算する方法や、尽きた方のオペラン
ドをゼロとして１バイト巾の演算器で１バイト１つ処理
する方法がとられている。
がある。一方のオペランドが先に尽きた場合、特殊処理
として尽きた方のオペランドをシックによって演算器の
バイト申分全てゼロにして残っている方のオペランドと
複数バイト一度に演算する方法や、尽きた方のオペラン
ドをゼロとして１バイト巾の演算器で１バイト１つ処理
する方法がとられている。
本発明の目的は複数バイト巾の演算器を設けた効果を生
かす演算装置を提供することにある。
かす演算装置を提供することにある。
本発明において、演算手段は複数バイト巾の入力を持ち
、複数バイトの入力データを同時に演算する。この演算
手段に入力されるデータのうち、オペランドの領域以外
の不要バイトを抑止手段によって抑止する。この抑止手
段は一方のオペランドが尽きたとき、その一方の入力の
全バイトを抑止する手段を含んでいる。従って。
、複数バイトの入力データを同時に演算する。この演算
手段に入力されるデータのうち、オペランドの領域以外
の不要バイトを抑止手段によって抑止する。この抑止手
段は一方のオペランドが尽きたとき、その一方の入力の
全バイトを抑止する手段を含んでいる。従って。
一方のオペランドが尽きた場合にも複数バイトの同時演
算が可能となり、複数バイト巾の演算手段を設けた効果
を生かすことができる。
算が可能となり、複数バイト巾の演算手段を設けた効果
を生かすことができる。
以下の説明では、可変オペランド長命令として第１図−
に示す形式の命令を考える。第１図で、０１部は加減乗
除等のオペレージ１ンの種類。
に示す形式の命令を考える。第１図で、０１部は加減乗
除等のオペレージ１ンの種類。
Ｌｌ、Ｌ２部はそれぞれ第１．第２オペランドの有効長
マイナス１の値、 ＡＤＲｌ、 ＡＤＲ２部はそれぞれ
主記憶上の第１．ｊ１２オペランドの先頭アドレスを示
すためのフィールドである。なお。
マイナス１の値、 ＡＤＲｌ、 ＡＤＲ２部はそれぞれ
主記憶上の第１．ｊ１２オペランドの先頭アドレスを示
すためのフィールドである。なお。
Ｌｌ、 Ｌ２部はそれぞれ４ビツトで構成される（従っ
て最大オペランド有効長は１６バイト）ものとする。こ
＼ではＡＤＲ１部で示す主記憶上のアドレスから長さＬ
１＋１バイトの第１オペランドと。
て最大オペランド有効長は１６バイト）ものとする。こ
＼ではＡＤＲ１部で示す主記憶上のアドレスから長さＬ
１＋１バイトの第１オペランドと。
ＡＤＲ２部で示す主記憶上のアドレスから長さＬ２＋１
バイトの第２オペランドを、それぞれのオペランドの右
端（後端〕をそろえて加減算し。
バイトの第２オペランドを、それぞれのオペランドの右
端（後端〕をそろえて加減算し。
結果を主記憶上の第１オペランドフイールドに格納する
ものとする。なお、処理装置と主記憶装置間のデータ転
送は、８バイト単位に行なうものと仮定する。
ものとする。なお、処理装置と主記憶装置間のデータ転
送は、８バイト単位に行なうものと仮定する。
第２図は本発明の一実施例を示すブロック図である。同
図において、１１．１２は演算器に入力する第１および
第２オペランドを格納するための８バイトのレジスタ、
１３は第２オペランドの右端バイトを第１オペランドの
右端バイト位置に整合するためのシフタ、１４．１５は
それ（’ｔｔ演算演算大忙入力るデータのうち、オペラ
ンド領域以外の不要バイトを抑止しゼロを保証する抑止
回路である。１６は８バイト巾の演算器、１７は結果レ
ジスタである。１８ 、２１はそれぞれ上述した命令か
ら与えられる第１．第２オペランドの有効長Ｌ１．Ｌ２
を保持するレジスタで、内容は後述のごとく、演算が行
なわれるごとに更新される。１９．２２はそれぞれ上述
した命令のＡＤＲ１部。
図において、１１．１２は演算器に入力する第１および
第２オペランドを格納するための８バイトのレジスタ、
１３は第２オペランドの右端バイトを第１オペランドの
右端バイト位置に整合するためのシフタ、１４．１５は
それ（’ｔｔ演算演算大忙入力るデータのうち、オペラ
ンド領域以外の不要バイトを抑止しゼロを保証する抑止
回路である。１６は８バイト巾の演算器、１７は結果レ
ジスタである。１８ 、２１はそれぞれ上述した命令か
ら与えられる第１．第２オペランドの有効長Ｌ１．Ｌ２
を保持するレジスタで、内容は後述のごとく、演算が行
なわれるごとに更新される。１９．２２はそれぞれ上述
した命令のＡＤＲ１部。
ＡＤＲ２部の下位３ビツトＢＣ、ＡＣを保持するレジス
タで、オペランドの右端バイトの８バイト境界内のバイ
ト位置を示している。２０ 、２５はそれぞれ有効長レ
ジスタ１８ 、２１の値がマイナスになったこと、即ち
対応のオペランドが尽きたことを示すフリツプフロツプ
Ｌ１Ｃ、Ｌ２Ｃテある。
タで、オペランドの右端バイトの８バイト境界内のバイ
ト位置を示している。２０ 、２５はそれぞれ有効長レ
ジスタ１８ 、２１の値がマイナスになったこと、即ち
対応のオペランドが尽きたことを示すフリツプフロツプ
Ｌ１Ｃ、Ｌ２Ｃテある。
レジスタ１１の８バイトはそのまま抑止回路１４に与え
られる。抑止回路１４にはＢＣ，ＬｌおよびＬｌｃが与
えられ、演算に不要な部分にゼロを挿入して演算器１６
に入力する。第２図の例では第１バイトから第５バイト
まで第１オペランドが存在し、従ってＢＣが示すオペラ
ンドの右端より右側の第６．７バイト、ＢＣとＬｌから
求められるオペランドの左端より左側の第Ｄバイトを抑
止し、ゼロを挿入して演算器１６に入力する＠Ｌ１Ｃが
セットされているとき、抑止回路１４は°全８バイトを
抑止する。詳細については後述される。
られる。抑止回路１４にはＢＣ，ＬｌおよびＬｌｃが与
えられ、演算に不要な部分にゼロを挿入して演算器１６
に入力する。第２図の例では第１バイトから第５バイト
まで第１オペランドが存在し、従ってＢＣが示すオペラ
ンドの右端より右側の第６．７バイト、ＢＣとＬｌから
求められるオペランドの左端より左側の第Ｄバイトを抑
止し、ゼロを挿入して演算器１６に入力する＠Ｌ１Ｃが
セットされているとき、抑止回路１４は°全８バイトを
抑止する。詳細については後述される。
レジスタ１２の８バイトはシック１５に入力される。シ
フタ１３は衆知のシックが利用される。シフタ１５には
ＥＣとＡＣが与えられ、シフタ１３はこのＥＣとＡＣの
差に応じて入力された８バイトを右あるいは左シフトし
、第２オペランドの右端をｊｌ！１オペランドの右端位
置に整合する。
フタ１３は衆知のシックが利用される。シフタ１５には
ＥＣとＡＣが与えられ、シフタ１３はこのＥＣとＡＣの
差に応じて入力された８バイトを右あるいは左シフトし
、第２オペランドの右端をｊｌ！１オペランドの右端位
置に整合する。
第２図の例では第２バイトからＩＩ４バイトまて第２オ
ペランドが存在し、従ってシフタ１３は第２オペランド
を右に１バイトシフトし、その右端を第１オペランドの
右端位置に整合する。
ペランドが存在し、従ってシフタ１３は第２オペランド
を右に１バイトシフトし、その右端を第１オペランドの
右端位置に整合する。
シフタ１３の出力は抑止回路１５に入力される。
抑止回路１５にはＢＣ、Ｌｌ 、 Ｌ２Ｃが入力される
が。
が。
動作は抑止回路１４と同じである。
第５図はＬ’ｌ （第２オペランドの有効長〕を更新す
る回路を示す。Ｌ２レジスタ２１の内容はｋＤと示す遅
れレジスタ５５を介して加算器３２に入力される。セレ
クタ５ｏにはＢｃ＋１と８の値が与えられており、第１
回目のオペランド間の演算時にはＢＣ＋１が選択され、
２回目以降は８の値が選択され、１の補数−発生回路３
１を介して加算器５２に入力される。結果的化減算結果
がＬ２レジスタ２１にセットされる。加算時に生ずる最
終キャリは、 Ｌ２Ｄレジスタ３５の値が８あるいはＢ
ｃ＋１よりも大きい場合にはキャリが発生し、小さい場
合には発生しない。最終キャリはＮＯＴ回路５４を介し
てＬ２Ｃフリップフロップ２５に与えられており、最終
キャリが発生しない時Ｋ Ｌ２Ｃフリップフロップ２５
がセットされる。これはＬ２レジスタ２１の値がマイナ
スになったとき、即ち、第２オペランドが尽きた時、
Ｌ２Ｃフリップフロッグ２５がセットされることを意味
する。
る回路を示す。Ｌ２レジスタ２１の内容はｋＤと示す遅
れレジスタ５５を介して加算器３２に入力される。セレ
クタ５ｏにはＢｃ＋１と８の値が与えられており、第１
回目のオペランド間の演算時にはＢＣ＋１が選択され、
２回目以降は８の値が選択され、１の補数−発生回路３
１を介して加算器５２に入力される。結果的化減算結果
がＬ２レジスタ２１にセットされる。加算時に生ずる最
終キャリは、 Ｌ２Ｄレジスタ３５の値が８あるいはＢ
ｃ＋１よりも大きい場合にはキャリが発生し、小さい場
合には発生しない。最終キャリはＮＯＴ回路５４を介し
てＬ２Ｃフリップフロップ２５に与えられており、最終
キャリが発生しない時Ｋ Ｌ２Ｃフリップフロップ２５
がセットされる。これはＬ２レジスタ２１の値がマイナ
スになったとき、即ち、第２オペランドが尽きた時、
Ｌ２Ｃフリップフロッグ２５がセットされることを意味
する。
＃！４図の実例で説明する。ＩＩＩオペランドは８バイ
ト境界をまたぐｇｘｉの９バイトで、Ｂｃ＝ａ、Ｌ１＝
８である。第２オペランドはｌ。
ト境界をまたぐｇｘｉの９バイトで、Ｂｃ＝ａ、Ｌ１＝
８である。第２オペランドはｌ。
鴇の５バイトで、ＡＣ＝＝Ａ、Ｌ２＝２である。簡単の
ためＫ ＢＣ＝ ＡＣとしである。まず第１回目の演算
は第１オブランドの−ｆｇｈｉと第２オペランドの１１
の演算が行なわれる。この時。
ためＫ ＢＣ＝ ＡＣとしである。まず第１回目の演算
は第１オブランドの−ｆｇｈｉと第２オペランドの１１
の演算が行なわれる。この時。
ＬｌおよびＬ２Ｄは２であり、ｊ１１回目の演算時ＢＣ
＋１即ち５減じられ、 Ｌｌは−３となる。従ってＬ２
Ｃフリップフロップ２３はセットされ、第２回目以降の
演算時、第２オペランドは尽きてしまっていることを表
示する。
＋１即ち５減じられ、 Ｌｌは−３となる。従ってＬ２
Ｃフリップフロップ２３はセットされ、第２回目以降の
演算時、第２オペランドは尽きてしまっていることを表
示する。
第５図は第２オペランドに対応するＬ２更新回路につい
て示したが、５ｇ１オペランドに対応するＬ１１１新回
路も全く同じである。
て示したが、５ｇ１オペランドに対応するＬ１１１新回
路も全く同じである。
次に抑止回路１４ 、１５について説明する。
ｔｓ１表はオペランドの右端より右側の不１［Ｌ ／＜
イト位置を示している。例えばＥＣが５の場合は、バイ
ト位置６〜７が不要バイトである。
イト位置を示している。例えばＥＣが５の場合は、バイ
ト位置６〜７が不要バイトである。
（第２図のレジスタ１１の第１オペランドの例）第２表
はオペランドの左熾より左側の不要ノ・イト位置を示し
ている。例えばＢＣが５でＬｌが４の場合はバイト位置
０が不要バイトである。
はオペランドの左熾より左側の不要ノ・イト位置を示し
ている。例えばＢＣが５でＬｌが４の場合はバイト位置
０が不要バイトである。
（第２図のレジスタ１１の第１オペランドの例）第
２ 表 従って、第１表、第２表で示される全ての不要バイトお
よばＬｌＣ、Ｌ２Ｃによるオペランドが尽きてしまった
場合の全パイ）Ｋついてゼロを保証した第１オペランド
および第２オペランドを演算器に入力すれば、正しい演
算結果が得られる。なＳ、第１！ｌ、第２表で記号「−
」は不要バイトがないことを示す。
２ 表 従って、第１表、第２表で示される全ての不要バイトお
よばＬｌＣ、Ｌ２Ｃによるオペランドが尽きてしまった
場合の全パイ）Ｋついてゼロを保証した第１オペランド
および第２オペランドを演算器に入力すれば、正しい演
算結果が得られる。なＳ、第１！ｌ、第２表で記号「−
」は不要バイトがないことを示す。
第２図の抑止回路１５の構成例を第５図に示す。
抑止回路１４も同じである。第５図で５０は抑止回路１
５０制御部であり、入力ＢＣ、Ｌｌ、 Ｌ２Ｃより、第
１表、第２表およびＬ２Ｃに従って不要バイト抑止信号
１００、−１０７を出力する。５１は８バイト巾のゲー
ト回路であり、シフタ１５から演算器１６Ｐ−の第２オ
ペランド人力２００−２６５のうち。
５０制御部であり、入力ＢＣ、Ｌｌ、 Ｌ２Ｃより、第
１表、第２表およびＬ２Ｃに従って不要バイト抑止信号
１００、−１０７を出力する。５１は８バイト巾のゲー
ト回路であり、シフタ１５から演算器１６Ｐ−の第２オ
ペランド人力２００−２６５のうち。
第ＯＳ第７バイトに対する抑止信号１００ Ｐ−１０７
で示される不要バイトをゼロ保証した信号５０ロー５６
５を出力する。ゲート回路５１の出力３０ＯＳ５６５は
演算器１６の第２オペランド入力側に接続される。５２
はゲート回路５１のＷＪＯバイトであグ。
で示される不要バイトをゼロ保証した信号５０ロー５６
５を出力する。ゲート回路５１の出力３０ＯＳ５６５は
演算器１６の第２オペランド入力側に接続される。５２
はゲート回路５１のＷＪＯバイトであグ。
第６図にその回路図の一例を示し、８個のＡＮＤゲート
で構成される。第６図で、第０バイトを構成する８ビツ
トの入力データ信号２００−２０７は抑止信号１０口で
ゲートされ、出力データ信号３００〜３０７に出力され
る。即ち第０バイトが不要バイトでゼロ保証する必要が
ある場合、抑止信号１００は論理１を示し、この時、出
力データ信号６０口５５０７はオール０となる。
で構成される。第６図で、第０バイトを構成する８ビツ
トの入力データ信号２００−２０７は抑止信号１０口で
ゲートされ、出力データ信号３００〜３０７に出力され
る。即ち第０バイトが不要バイトでゼロ保証する必要が
ある場合、抑止信号１００は論理１を示し、この時、出
力データ信号６０口５５０７はオール０となる。
第７図から第１１図は第５図の制御回路５０の−例を示
したものである。
したものである。
第７図は第１オペランドの右端バイト位置を。
示すＢＣもしくは数値７のデコーダＤＥＣ１と。
第２オペランドの有効長Ｌ２のデコーダＤＥＣ２である
。ＤＥＣｌの入力は、第１回目の演算時はＢＣが選択さ
れ、第２回目以降は′７′が選択される。それぞれのデ
コーダＤＥＣ１とＤＥＣ２の入力と出力の関係は第８図
ビ１．（ＯＩＫ示す通りである。
。ＤＥＣｌの入力は、第１回目の演算時はＢＣが選択さ
れ、第２回目以降は′７′が選択される。それぞれのデ
コーダＤＥＣ１とＤＥＣ２の入力と出力の関係は第８図
ビ１．（ＯＩＫ示す通りである。
第９図は第２表に示したオペランドの左熾より左側の不
要バイトを決定するだめの論理回路の一例で、第７図の
デコーダ出力１６１４１６７ 。
要バイトを決定するだめの論理回路の一例で、第７図の
デコーダ出力１６１４１６７ 。
１８０ Ｍ １Ｂ６よりバイト０Ａ−６の抑止信号１１
０５１１６を出力する。
０５１１６を出力する。
第１０図は第１表に示したオペラントノ右端より右側の
不要バイトを決定するだめの論理回路の一例で、第７図
のデコーダ出力１６０Ｓ１６６よりバイトＩ Ｓ７の抑
止信号１２１ Ｍ １２７を出力する。
不要バイトを決定するだめの論理回路の一例で、第７図
のデコーダ出力１６０Ｓ１６６よりバイトＩ Ｓ７の抑
止信号１２１ Ｍ １２７を出力する。
第１１図は第９図および第１０図で示される不要バイト
抑止信号１１ｏＳ１１６．１２１Ｐ−１２７ヲオアする
と共に、 Ｌ２ｃフリップ７０ツブの出力に基いて全バ
イト抑止する抑止信号をオアするオア回路であり１本回
路の出力１００〜１０７が第５図の制御回路５０の出力
、即ち、演算器への入力データの０〜７バイトの抑止信
号となる。なおＡＮＤゲートはＬ２（、’と１０進８バ
イト演算指定信号とのＡＮＤをとるためのものである。
抑止信号１１ｏＳ１１６．１２１Ｐ−１２７ヲオアする
と共に、 Ｌ２ｃフリップ７０ツブの出力に基いて全バ
イト抑止する抑止信号をオアするオア回路であり１本回
路の出力１００〜１０７が第５図の制御回路５０の出力
、即ち、演算器への入力データの０〜７バイトの抑止信
号となる。なおＡＮＤゲートはＬ２（、’と１０進８バ
イト演算指定信号とのＡＮＤをとるためのものである。
こうして１片方のオペランド長がマイナスになった場合
、そのオペランドの全バイトラ−斉に抑止することが可
能となる。このことによればもう一方のオペランドの残
り分を、−挙に８バイト演算器で処理することが可能で
ある。丁なわち１片方のオペランドがなくなった場合。
、そのオペランドの全バイトラ−斉に抑止することが可
能となる。このことによればもう一方のオペランドの残
り分を、−挙に８バイト演算器で処理することが可能で
ある。丁なわち１片方のオペランドがなくなった場合。
残りのオペランドをその残り有効長で示す分のバイトだ
け演算器に入力し、他のバイトを抑止してやれば、相手
オペランドは常に。であるため、前回の最上位キャリー
を当該オペランドに加える動作がなされることで、演算
が完全に実行される。
け演算器に入力し、他のバイトを抑止してやれば、相手
オペランドは常に。であるため、前回の最上位キャリー
を当該オペランドに加える動作がなされることで、演算
が完全に実行される。
実例Ｚとって、説明する。第１２図に１０進加算命令の
オペランドを示す。第１オペランド側が位置カウンタ（
Ｂ Ｃ）＝１ に始まり有効長カウンタ（Ｌｌ）＝＝１
１となっている。第２オペランド側は位置カウンタ（Ａ
Ｃ）＝１に始まり、有効長カウンタＣＬ２）＝６ と
なっている。簡単のため。
オペランドを示す。第１オペランド側が位置カウンタ（
Ｂ Ｃ）＝１ に始まり有効長カウンタ（Ｌｌ）＝＝１
１となっている。第２オペランド側は位置カウンタ（Ａ
Ｃ）＝１に始まり、有効長カウンタＣＬ２）＝６ と
なっている。簡単のため。
本例ではＡＣとＥＣが一致しているが、不一致の場合は
第２オペランドを整合させて使用する。
第２オペランドを整合させて使用する。
第１２図かられかるように、第１オペランドが３つの８
バイト境界にわたっているので３回の８バイト演算を要
する。第１回目から第３回目までの演算に先立つ、第１
オペランド、第２オペランドの有効長カウンタ（Ｌｌ
、 Ｌ２で示す）の値を第１４図（α１に示す。この値
は、８バイト境界毎に処理したバイト数を減算して求め
るもので。
バイト境界にわたっているので３回の８バイト演算を要
する。第１回目から第３回目までの演算に先立つ、第１
オペランド、第２オペランドの有効長カウンタ（Ｌｌ
、 Ｌ２で示す）の値を第１４図（α１に示す。この値
は、８バイト境界毎に処理したバイト数を減算して求め
るもので。
第５図で既述のように１回目演算では２バイト処理され
るので、 Ｌｌ、 Ｌ２０更新内容を示す第１４図（ｂ
ｌのごと（Ｌｌ−（ＢＣ＋１ ）＝９が２回目に先立つ
Ｌｌの値となる。Ｌ２も同バイト処理されるため、 Ｌ
２−（ＢＣ＋１）＝４が第２回目に先立つ値である。２
回目には８バイト分処理されるので。
るので、 Ｌｌ、 Ｌ２０更新内容を示す第１４図（ｂ
ｌのごと（Ｌｌ−（ＢＣ＋１ ）＝９が２回目に先立つ
Ｌｌの値となる。Ｌ２も同バイト処理されるため、 Ｌ
２−（ＢＣ＋１）＝４が第２回目に先立つ値である。２
回目には８バイト分処理されるので。
第１４図（ｂｌに示すようにＬｌ−（ＢＣ＋１）−８＝
１ 。
１ 。
Ｌ２−（ＢＣ＋１）−８＝＝−４が５回目に先立つ値と
なる。この値はマイナスであるため第５図（α１のＬ２
の加算器、５２のキャリー出力は０となり。
なる。この値はマイナスであるため第５図（α１のＬ２
の加算器、５２のキャリー出力は０となり。
したがってＬ２Ｃフリップフロップが初めてゝ１＃とな
る。先に説明したように、第２オペランド側全バイト抑
止信号が付勢され、演算器には第２オペランドはオール
０として入力される。第１３図に第１回目から第３回目
の１０進加算のための演算内容を示す。第１回目は最も
右端のバイトを含む２バイトの演算が８バイト単位で実
行される。ＢＣ＋１から右のバイトは第１．第２オペラ
ンド側とも抑止されている。結果のキャリは１であり、
第２回目の初期キャリーとして最下位に加えられる。第
２回目は、第１オペランド長は９であり、第１オペラン
ド側は８バイト全部が演算器に入力され、第２オペラン
ド側はＬ２＝４となっており、またＢＣは２回目以降の
演算で強制的に７とみなされ、右端から５バイト分が演
算器に入力され、バイト０〜２の上位５バイトは抑止さ
れている。この結果キャリーは１０でありやはり次回初
期キャリーとなる。第３回目の第２オペランド側が本発
明の特徴ある動作となる。すなわちＬ２＝−ａと負にな
ったため。
る。先に説明したように、第２オペランド側全バイト抑
止信号が付勢され、演算器には第２オペランドはオール
０として入力される。第１３図に第１回目から第３回目
の１０進加算のための演算内容を示す。第１回目は最も
右端のバイトを含む２バイトの演算が８バイト単位で実
行される。ＢＣ＋１から右のバイトは第１．第２オペラ
ンド側とも抑止されている。結果のキャリは１であり、
第２回目の初期キャリーとして最下位に加えられる。第
２回目は、第１オペランド長は９であり、第１オペラン
ド側は８バイト全部が演算器に入力され、第２オペラン
ド側はＬ２＝４となっており、またＢＣは２回目以降の
演算で強制的に７とみなされ、右端から５バイト分が演
算器に入力され、バイト０〜２の上位５バイトは抑止さ
れている。この結果キャリーは１０でありやはり次回初
期キャリーとなる。第３回目の第２オペランド側が本発
明の特徴ある動作となる。すなわちＬ２＝−ａと負にな
ったため。
＃！２オペランド側は全バイト抑止され、第１オペラン
ド側は残り有効要分の入入力され他の上位バイトは抑止
される。こうして第５回目の加算結果が求められる。各
回の演算結果は適切なデータ転送手段を用いて、記憶装
置上に格納される。第１４図（ｃｌは各回演算時の演算
器入力抑止位置を示す。第１回、第２＠、第３回とも全
く同じマイクロファンクシ層ンを用いて１０進加算が実
行でき、毎回演算器の最大幅８バイトの演算ｔやった訳
である。本発明によれば本例の第６回目の演算を従来の
ように１バイトづつ処理したり、別の演算系統〔例えば
シック〕を用いてｔＪ２オペランド側をゼロにして第２
オペ格納レジスタに入れ演算させるという余分な手間を
踏まずに済む。
ド側は残り有効要分の入入力され他の上位バイトは抑止
される。こうして第５回目の加算結果が求められる。各
回の演算結果は適切なデータ転送手段を用いて、記憶装
置上に格納される。第１４図（ｃｌは各回演算時の演算
器入力抑止位置を示す。第１回、第２＠、第３回とも全
く同じマイクロファンクシ層ンを用いて１０進加算が実
行でき、毎回演算器の最大幅８バイトの演算ｔやった訳
である。本発明によれば本例の第６回目の演算を従来の
ように１バイトづつ処理したり、別の演算系統〔例えば
シック〕を用いてｔＪ２オペランド側をゼロにして第２
オペ格納レジスタに入れ演算させるという余分な手間を
踏まずに済む。
以上は１０進加算命令の例であるが、論理演算の場合も
全く同様の方法により先に尽きてしまった方のオペラン
ド側の演算器入力をすべて抑止することができる。また
１０進減算命令の例では以上の説明のうち第２オペラン
ド側のゼロ抑止を１セツトと置換すれば全く同様に高速
化回路を構成することができる。
全く同様の方法により先に尽きてしまった方のオペラン
ド側の演算器入力をすべて抑止することができる。また
１０進減算命令の例では以上の説明のうち第２オペラン
ド側のゼロ抑止を１セツトと置換すれば全く同様に高速
化回路を構成することができる。
本発明によれば、第１オペランド、第２オペランドの処
理長の短い方が有効オペランドを使用後もなお同一のマ
イクロファンクシ躍ンにより他方の未処理オペランドの
演算を複数バイト幅で実行できるので、１０進演算、論
理演算の高速化に効果がある。従来例で、一方のオペラ
ンドが先に尽きた場合、バイト処理に移行する例と比較
すると、平均的に残りオペランド長を４（１から８の中
間〕とすると、従来４サイクル本発明１サイクルで済み
平均３サイクル高速化されることになる。
理長の短い方が有効オペランドを使用後もなお同一のマ
イクロファンクシ躍ンにより他方の未処理オペランドの
演算を複数バイト幅で実行できるので、１０進演算、論
理演算の高速化に効果がある。従来例で、一方のオペラ
ンドが先に尽きた場合、バイト処理に移行する例と比較
すると、平均的に残りオペランド長を４（１から８の中
間〕とすると、従来４サイクル本発明１サイクルで済み
平均３サイクル高速化されることになる。
第１図は可変オペランド長命令の命令形式を示す図、第
２図は本発明の一実施例を示すブロック図、第３図はオ
ペランド有効長レジスタの更新回路Ｙ示すブロック図、
第４図は＃！３図の説明に供する図、第５図は第２図の
抑止回路の詳細を示すブロック図、第６図＾第１１図は
第５図のゲート回路およびその制御回路の詳細を示すブ
ロック図、第１２図〜第１４図は本発明を説明するため
の異体例を示す図である。 １１・・・第１オペランドレジスタ、１２・・・第２オ
ペランドレジスタ、１′Ｓ・・・シック、１４．１５・
・・抑止回路、１６・・・演算器、１７・・・結果レジ
スタ。 代理人弁理士 薄 １）利＆＠ 蝉 １ 図 口、２０ ■ト２３ ０］ｌδ口下、。 ３１９ 区ト２２ 第 ５ 図 第 ６ 図 第 ′７ 図 嘗 弓嘗旨 ８ 裾 ぺ覧 ：量
２図は本発明の一実施例を示すブロック図、第３図はオ
ペランド有効長レジスタの更新回路Ｙ示すブロック図、
第４図は＃！３図の説明に供する図、第５図は第２図の
抑止回路の詳細を示すブロック図、第６図＾第１１図は
第５図のゲート回路およびその制御回路の詳細を示すブ
ロック図、第１２図〜第１４図は本発明を説明するため
の異体例を示す図である。 １１・・・第１オペランドレジスタ、１２・・・第２オ
ペランドレジスタ、１′Ｓ・・・シック、１４．１５・
・・抑止回路、１６・・・演算器、１７・・・結果レジ
スタ。 代理人弁理士 薄 １）利＆＠ 蝉 １ 図 口、２０ ■ト２３ ０］ｌδ口下、。 ３１９ 区ト２２ 第 ５ 図 第 ６ 図 第 ′７ 図 嘗 弓嘗旨 ８ 裾 ぺ覧 ：量
Claims (1)
- 【特許請求の範囲】 第１および第２オペランドの演算を行なう演算装置にお
いて、複数バイト巾の入力を持ち。 複数バイトの入力データを同時に演算する演算手段と、
＃演算手段に入力されるデータのうち、オペランドの領
域以外の不要バイトを抑止する手段とを真値し、該抑止
手段は一方のオペランドが尽きた時、一方の入力の全バ
イトを抑止する手段を含むことを特徴とする演算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122984A JPS5824941A (ja) | 1981-08-07 | 1981-08-07 | 演算装置 |
| GB08222279A GB2104260B (en) | 1981-08-07 | 1982-08-02 | Arithmatic logic unit |
| US06/404,648 US4542476A (en) | 1981-08-07 | 1982-08-03 | Arithmetic logic unit |
| DE19823229452 DE3229452A1 (de) | 1981-08-07 | 1982-08-06 | Arithmetiklogikeinheit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122984A JPS5824941A (ja) | 1981-08-07 | 1981-08-07 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824941A true JPS5824941A (ja) | 1983-02-15 |
| JPS6244292B2 JPS6244292B2 (ja) | 1987-09-19 |
Family
ID=14849413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56122984A Granted JPS5824941A (ja) | 1981-08-07 | 1981-08-07 | 演算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4542476A (ja) |
| JP (1) | JPS5824941A (ja) |
| DE (1) | DE3229452A1 (ja) |
| GB (1) | GB2104260B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6186838A (ja) * | 1984-10-05 | 1986-05-02 | Hitachi Ltd | ビツト演算処理装置 |
| JPH03142533A (ja) * | 1989-10-27 | 1991-06-18 | Koufu Nippon Denki Kk | １０進データのチェック回路 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893235A (en) * | 1983-10-03 | 1990-01-09 | Digital Equipment Corporation | Central processing unit for a digital computer |
| US4761755A (en) * | 1984-07-11 | 1988-08-02 | Prime Computer, Inc. | Data processing system and method having an improved arithmetic unit |
| ATE64018T1 (de) * | 1986-07-11 | 1991-06-15 | Siemens Ag | Verfahren und anordnung zur verknuepfung von operanden variabler laenge in datenverarbeitungsanlagen. |
| US4914617A (en) * | 1987-06-26 | 1990-04-03 | International Business Machines Corporation | High performance parallel binary byte adder |
| US4926355A (en) * | 1987-07-02 | 1990-05-15 | General Datacomm, Inc. | Digital signal processor architecture with an ALU and a serial processing section operating in parallel |
| US4888722A (en) * | 1987-07-02 | 1989-12-19 | General Datacomm, Inc. | Parallel arithmetic-logic unit for as an element of digital signal processor |
| US5307474A (en) * | 1987-09-30 | 1994-04-26 | Mitsubishi Denki Kabushiki Kaisha | Apparatus and method for processing literal operand computer instructions |
| US5201056A (en) * | 1990-05-02 | 1993-04-06 | Motorola, Inc. | RISC microprocessor architecture with multi-bit tag extended instructions for selectively attaching tag from either instruction or input data to arithmetic operation output |
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| US6385634B1 (en) | 1995-08-31 | 2002-05-07 | Intel Corporation | Method for performing multiply-add operations on packed data |
| US6230253B1 (en) * | 1998-03-31 | 2001-05-08 | Intel Corporation | Executing partial-width packed data instructions |
| US6230257B1 (en) * | 1998-03-31 | 2001-05-08 | Intel Corporation | Method and apparatus for staggering execution of a single packed data instruction using the same circuit |
| US6442676B1 (en) * | 1999-06-30 | 2002-08-27 | Bull Hn Information Systems Inc. | Processor with different width functional units ignoring extra bits of bus wider than instruction width |
| US20030037085A1 (en) * | 2001-08-20 | 2003-02-20 | Sandbote Sam B. | Field processing unit |
| US7430578B2 (en) | 2001-10-29 | 2008-09-30 | Intel Corporation | Method and apparatus for performing multiply-add operations on packed byte data |
| US7320013B2 (en) * | 2002-12-12 | 2008-01-15 | Adaptec, Inc. | Method and apparatus for aligning operands for a processor |
| US7716267B2 (en) * | 2004-08-30 | 2010-05-11 | Casio Computer Co., Ltd. | Decimal computing apparatus, electronic device connectable decimal computing apparatus, arithmetic operation apparatus, arithmetic operation control apparatus, and program-recorded recording medium |
| US20150378726A1 (en) * | 2014-06-27 | 2015-12-31 | Oracle International Corporation | Implementation for a high performance bcd divider |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2253415A5 (ja) * | 1973-12-04 | 1975-06-27 | Cii | |
| US3916388A (en) * | 1974-05-30 | 1975-10-28 | Ibm | Shifting apparatus for automatic data alignment |
| US4021655A (en) * | 1976-03-30 | 1977-05-03 | International Business Machines Corporation | Oversized data detection hardware for data processors which store data at variable length destinations |
| US4276596A (en) * | 1979-01-02 | 1981-06-30 | Honeywell Information Systems Inc. | Short operand alignment and merge operation |
| DE2806452C3 (de) * | 1978-02-15 | 1981-11-12 | Ščetinin, Jurij Ivanovič | Anordnung zur Verarbeitung von Mehrbytefeldern mit Daten veränderlicher Länge |
| US4224682A (en) * | 1979-01-02 | 1980-09-23 | Honeywell Information Systems Inc. | Pointer for defining the data by controlling merge switches |
| DE3040931C1 (de) * | 1980-10-30 | 1982-04-29 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und Anordnung zur Verknuepfung von Operanden variabler Laenge in Datenverarbeitungsanlagen |
| US4384340A (en) * | 1980-12-24 | 1983-05-17 | Honeywell Information Systems Inc. | Data processor having apparatus for controlling the selection of decimal digits of an operand when executing decimal arithmetic instructions |
-
1981
- 1981-08-07 JP JP56122984A patent/JPS5824941A/ja active Granted
-
1982
- 1982-08-02 GB GB08222279A patent/GB2104260B/en not_active Expired
- 1982-08-03 US US06/404,648 patent/US4542476A/en not_active Expired - Lifetime
- 1982-08-06 DE DE19823229452 patent/DE3229452A1/de active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6186838A (ja) * | 1984-10-05 | 1986-05-02 | Hitachi Ltd | ビツト演算処理装置 |
| JPH03142533A (ja) * | 1989-10-27 | 1991-06-18 | Koufu Nippon Denki Kk | １０進データのチェック回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3229452A1 (de) | 1983-06-01 |
| GB2104260B (en) | 1985-12-11 |
| GB2104260A (en) | 1983-03-02 |
| JPS6244292B2 (ja) | 1987-09-19 |
| DE3229452C2 (ja) | 1989-11-02 |
| US4542476A (en) | 1985-09-17 |
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