JPS6141014B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、データ処理装置の十進演算装置に関
し、特に符号を含む十進データの加減算の高速処
理に関する。 データ処理装置において、可変オペランド長命
令である十進演算命令を処理する方法として、１
バイト巾の演算器で１バイトづつ処理する方法
と、４または８バイト巾の演算器で一度に複数バ
イト処理する方法とがある。前者は、オペランド
の符号部および数値データ部の処理をともに１つ
の１バイト巾の演算器で逐次処理する方法であ
り、技術的には問題が少ないが、命令の処理性能
が低い。 後者の方法として、次の２方式がある。 (i) 第１および第２オペランドの右端を、演算器
の右端に整合して演算する方式。 (ii) 第２オペランドの右端を第１オペランドの右
端に整合して演算する方式。 (i)の方式は、まず主記憶から読出した第１オペ
ランドを右シフトして第１のオペランドの右端を
演算器の右端に整合する。次に主記憶から読出し
た第２オペランドを第１オペランド同様、右シフ
トして第２オペランドの右端を演算器の右端に整
合する。整合の終了したオペランドを演算器に入
力し、演算結果を得る。最後に演算結果を左シフ
トして第１オペランド位置に再整合し、主記憶に
格納する。 オペランドの符号はオペランドの右端デイジツ
ト（４ビツトからなり、１バイトに２デイジツト
入る）にあるため、(i)の方式では符号処理機能は
演算器の右端バイトのみに持たせればよい。しか
し両オペランドを演算器の右端に整合するため
に、第１オペランドの右シフト、第２オペランド
の右シフト、演算結果の左シフトの合計３回にわ
たるオペランド位置の整合が必要である。この
為、実際の演算時間に対してオペランド位置の整
合に要する時間が長く、巾の広い演算器を用いる
割には命令実行時間が短かくならないという欠点
があつた。 (ii)の方式は特願昭55−118218号に示された方式
であり、可変オペランド長命令の処理を、４バイ
トまたは８バイト巾等の演算器を用いて一度に複
数バイト処理するに当り、第２オペランドの右端
位置を第１オペランドの右端位置に整合して演算
することにより、オペランド位置の整合回数を減
らして整合に要する時間を短縮し、命令の実行性
能を向上せしめるようにしたものである。 (ii)の方式では、オペランド位置の整合回数を１
回に削減でき、命令実行性能を向上することがで
きる反面、オペランドを第１オペランドの右端位
置に整合して演算するため、演算器の全てのバイ
トに符号処理機能を持たせる必要が生じる。これ
は演算器が複雑化し、ゲート数が増加することを
意味する。 本発明の目的はハードウエアの大きな増加な
く、かつ性能の低下なしに符号を含む十進データ
の演算を行なう十進演算装置を提供することにあ
る。 本発明は上記目的を達成するために、十進演算
を行なう演算手段と符号処理を行なう符号処理手
段とを並設し、第１および第２オペランドの符号
を除く数値部分のみを演算手段に入力し、第１お
よび第２オペランドの符号を符号処理手段に入力
し、演算手段の出力と符号処理手段の出力を結合
して演算結果とする。 これにより、第２オペランドの右端位置を第１
オペランドの右端位置に整合して演算するように
しても、演算手段は符号処理機能を備える必要な
い。 便宜上、以下の説明では、可変オペランド長十
進演算命令として第１図に示す形式の命令を考え
る。第１図で、OP部は加減乗除等のオペレーシ
ヨンの種類、Ｌ１，Ｌ２部はそれぞれ第１、第２
オペランド長、ADR１，ADR２部はそれぞれ主
記憶上の第１、第２オペランドの先頭アドレスを
示すためのフイールドである。なお、Ｌ１，Ｌ２
部はそれぞれ４ビツトで構成される（従つて最大
オペランド長は15バイト）ものとする。こゝでは
ADR１部で示す主記憶上のアドレスから長さＬ
１バイトの第１オペランドと、ADR２部で示す
主記憶上のアドレスから長さＬ２バイトの第２オ
ペランドを、それぞれのオペランドの右端（後
端）をそろえて加減算し、結果を主記憶上の第１
オペランドフイールドに格納するものとする。第
１、第２オペランドの右端デイジツトは符号デイ
ジツトであり、それぞれのオペランドの符号を表
す。なお、処理装置と主記憶装置間のデータ転送
は、８バイト単位に行なうものと仮定する。 まず本発明の理解を容易ならしめるために、前
述した(ii)の方式を簡単に説明する。 第２図は(ii)の方式の概要を説明するための図
で、主記憶の８バイト内アドレスでバイト位置１
から５バイトの第１オペランド“abcdefghiと符
号S₁”と、同８バイト内アドレスでバイト位置２
から３バイトの第２オペランド“mnopと符号
S₂”を加算する例を示す。第２図では、主記憶か
ら読出した第１オペランドイはそのまゝ加算器に
入力する。主記憶から読出した第２オペランドロ
は右端位置を８バイト内アドレスで見て第１オペ
ランドイの右端位置に整合する。すなわち第２オ
ペランドの右端（バイト位置４）を第１オペラン
ドの右端（バイト位置５）に整合するため、右１
バイトシフトを行い、整合データハを加算器に入
力する。この結果、加算結果ニ（“ABCDEFGHI
と符号Ｓ”）は第１オペランド位置に求めること
ができ、そのまゝ主記憶上に格納することが可能
である。 この方式により演算を行なうためには、第２図
の加算の場合は、第１および第２オペランドの右
端より右のバイト位置（すなわち、イおよびハの
バイト位置６，７）と左端より左のバイト位置
（すなわち、イのバイト位置０およびハのバイト
位置０〜２）にゼロが保証されていなければ正し
い結果を得ることができず、又、減算の場合は、
第１オペランドの右端より右のバイト位置（すな
わちイのバイト６，７）と左端より左のバイト位
置（すなわち、イのバイト位置０）にはゼロが、
第２オペランドの右端より右のバイト位置（すな
わち、ハのバイト位置６，７）と左端より左のバ
イト位置（すなわち、ハのバイト位置０〜２）に
はオール“１”が保証されなければ、正しい結果
を得ることができない。この第１および第２オペ
ランドの不要部分のゼロ保証あるいは１保証を高
速に行なうのが、第２図に１および２で示した高
速ゼロあるいは１保証回路である。即ち、第２図
の回路１は、第１オペランドの右端バイト位置と
第１オペランド長から、また、回路２は第１オペ
ランドの右端バイト位置と第２オペランド長か
ら、それぞれ第１および第２オペランドの不要部
分を決定し、その部分のゼロあるいは１を保証す
る回路である。 このようにオペランド位置の整合回数を１回に
削減できる反面、演算器の全てのバイトに符号処
理機能を持たせる必要がある。 第３図は、本発明の一実施例を示すブロツク図
である。同図で、１１，１２は演算器に入力する
第１および第２オペランドを格納するための８バ
イトのアドレス、１３は第２オペランドの右端バ
イトを第１オペランドの右端バイト位置に整合す
るためのシフタ、１４，１５は第２図の１，２に
相当する回路であり、それぞれ第１、第２オペラ
ンドの不要部分のゼロあるいは１を保証するため
の回路、１６は十進加減算機能を持つた８バイト
巾の主演算器、１８はその出力レジスタである。
また１７は、レジスタ１１および１２の任意の１
バイトを選択して入力し演算することが可能な１
バイト巾の補助演算器であり、十進加減算機能お
よび十進符号処理機能を有する。１９は補助演算
器１７の出力レジスタである。 主演算器１６の出力はレジスタ１８を介して、
レジスタ１１および１２に入力可能である。また
補助演算器１７の出力はレジスタ１９を介して、
レジスタ１１の任意のバイトに入力可能である。 第３図において、Ｌ１，Ｌ２は前述した命令か
ら与えられる第１、第２オペランド長、CNT１
（０〜２）、CNT２（０〜２）は命令から与えら
れる第１、第２オペランドの先頭アドレス（右端
アドレス）の下３ビツトであり、８バイト内バイ
ト位置ポインタを示す。 ８バイトのレジスタ１１の第１オペランドの符
号デイジツトを含む１バイトはCNT１（０〜
２）で指定選択され、補助演算器１７に入力され
る。また８バイトのレジスタ１２の第２オペラン
ドの符号デイジツトを含む１バイトはCNT２
（０〜２）で指定選択され、補助演算器１７に入
力される。補助演算器１７の出力レジスタ１９か
らの１バイトはCNT１（０〜２）で指定される
レジスタ１１のバイト位置に格納される。 レジスタ１１の８バイトはそのままゼロ保証回
路１１に入力される。ゼロ保証回路１１にはＬ１
と、CNT１（０〜２）が与えられ、ゼロ保証回
路１１は演算に不要な部分、即ち第１オペランド
の右端より右側の不要バイト、左端より左側の不
要バイトおよび符号デイジツト位置にゼロを挿入
して主演算器１６に入力する。 レジスタ１２の８バイトはシフタ１３に入力れ
る。シフタ１３は衆知のシフタが利用され、シフ
タ１３にはCNT１（０〜２）とCNT２（０〜
２）が与えられ、シフタ１３はこのCNT１（０
〜２）とCNT２（０〜２）の差に応じて、入力
された８バイトを右あるいは左シフトし、第２オ
ペランドの右端を第１オペランドの右端位置に整
合する。即ち、CNT１（０〜２）からCNT２
（０〜２）を減算し、その結果が正の場合、右へ
その差分のバイト数だけシフトし、負の場合、左
へその差分のバイト数だけシフトする。 シフタ１３の出力はゼロあるいは１保証回路１
５に入力される。ゼロあるいは１保証回路１５に
はＬ２とCNT１（０〜２）が与えられ、ゼロあ
るいは１保証回路１５は演算に不要な部分、即ち
シフトされた第２オペランドの右端より右側の不
要バイト、左端より左側の不要バイトおよび符号
デイジツト位置にゼロあるいは１を挿入して主演
算器１６に入力する。 第４図および第５図は具体例をもつて第３図に
示す演算装置の動作を説明する図である。 これらの図において、イ、ロ、ハ、ニ、ホ、
チ、リはそれぞれ第４図の１１，１２，１３，１
４，１５，１８，１９の出力データ、ヘ、トは１
７の入力データ、又は演算結果をレジスタ１１に
格納する際の入力データを示す。 この例では、主記憶上の８バイト境界内の第１
バイトから始まる５バイトの第１オペランド
“ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉと符号
S₁”、および８バイト境界内の第２バイトから始
まる３バイトの第２オペランド“，ｍ，ｎ，
ｏ，ｐと符号S₂”を加減算して、演算結果“Ａ，
Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉと符号Ｓ”を得
る。ａ〜ｉ，〜ｐ，Ａ〜１はそれぞれ４ビツト
の１デイジツトからなる十進数値デイジツト、
S₁，S₂，Ｓはそれぞれ１デイジツトからなる符号
デイジツトである。 第４図は加算の例である。本方式の特長は、主
演算器１６に符号処理機能を持たすことを避ける
ため、符号を含むバイト（オペランドの右端バイ
ト）の演算は補助演算器１７で、十進数値デイジ
ツトの演算は主演算器１６で同時に実行し、両者
の出力をマージして最終結果を得るようにした点
である。 第４図において、第１オペランドイはゼロ保証
回路（第３図の１４）に入力され、不要部分がゼ
ロ保証されニの形式になる。第２オペランドロは
シフタ（第３図の１３）により右に１バイトシフ
トされ、右端バイト位置が第１オペランドの右端
バイト位置に整合されたハの形式になり、さらに
ゼロ／１保証回路（第３図の１５）に入力されて
不要部分がゼロ保証されたホの形式になる。ニと
ホは主演算器１６に入力され、加算結果チを得
る。一方、イ、ロの符号を含むバイトは補助演算
器１７に入力され、データ部の演算（ｉ＋ｐ→
Ｉ）と符号の処理を受け、演算結果リを得る。最
後にチの符号を含むバイト以外（０〜４および６
〜７バイト）とリをマージし、最終結果ヌを得
る。 ここで任意を要するのは、ゼロ／１保証回路
（第４図の１４，１５）の動作である。第１およ
び第２オペランドの領域以外の不要バイトのみゼ
ロ保証し、符号部はそのままの形で出力するよう
にすれば、主演算器１６は符号処理機能を持たな
いため、第１および第２オペランドの符号を単純
に加算してしまい、正しい十進加算結果が得られ
ない。また不要部分と同時に、符号を含むバイト
全てをゼロ保証すると、主演算器１６では最下位
桁の演算（ｉ＋ｐ）が行なわれないため、この桁
からのキヤリが上位桁に伝わらない。従つて、補
助演算器１７で行なつた最下位桁の演算のキヤリ
を主演算器で行なう上位桁の演算へ伝える手段が
必要になり、ハードウエアの複雑化、あるいは性
能の低下を来たす。 これを防ぐため、ゼロ／１保証回路に、不要バ
イトと同時に、符号を含むバイトの右側のデイジ
ツト（符号デイジツト）をゼロ／１保証する機能
を有している。すなわち第４図のニおよびホに示
すとうり第１および第２オペランドの数値部のみ
残し、他は符号デイジツトを含み全てゼロ保証し
たデータが主演算器１６に入力される。この結
果、最下位桁からのキヤリを含む上位桁の正しい
演算結果が容易に得られる。ここで、主演算器１
６における最下位桁の演算は、上位桁にキヤリを
伝えるためだけであり、最終的な最下位桁の演算
結果は、符号を含めて補助演算器１７からの出力
が使われる。 補助演算器１７における符号処理は従来とられ
てきた符号処理と同じである。簡単に説明すれ
ば、主演算器で加算操作が行なわれる場合、結果
の符号は第１オペランドの符号に等しく、従つて
この符号処理は第１オペランドの符号をそのまま
出力することにより行なわれる。主演算器で加算
操作が行なわれる場合とは、命令で指示されるオ
ペレーシヨンが加算で第１および第２オペランド
が共に正（結果の符号も正）か負（結果の符号も
負）の場合と、命令で指示されるオペレーシヨン
が減算でオペランドの一方が正で他方が負（第１
オペランドが正の時、結果の符号も正、第１オペ
ランドが負の時、結果の符号も負）の場合であ
る。 第５図は十進減算の例であり、第１オペランド
のゼロ保証回路の出力ニは、オペランドの領域以
外の不要バイトおよびオペランドの右端バイトの
右側デイジツト（符号部）がゼロ保証されてい
る。一方第２オペランドのゼロ／１保証回路の出
力ホは、オペランドの領域以外の不要バイトおよ
びオペランドの右端バイトの右側デイジツトがオ
ール１（16進表示でＦ）保証されている。この結
果、減算時の初期キヤリは常に演算器の７バイト
位置に入力すればよく、演算結果の最上位桁から
のキヤリ（これにより第１、第２オペランドの大
小判断等を行なう）は演算器の０バイト位置から
のキヤリと一値するため、演算器の制御、大小比
較判定制御が簡略化される。 減算時の補助演算器１７における符号処理も従
来とられてきた符号処理と同じである。減算時に
おいても、まず第１オペランドの符号をそのまま
結果の符号として出力する。しかし第２オペラン
ドの数値の方が大きい場合、結果の符号は第１オ
ペランドの符号と逆であり、補数をとつて演算が
再び行なわれる時に符号を反転する。 次にゼロあるいは１保証回路１４，１５につい
て説明する。 いま第１オペランドの右端アドレスの下３ビツ
トがCNT１（０），CNT１(1)，CNT１(2)と呼ば
れる８バイト内バイト位置ポインタにセツトされ
ているものとする。 第１表はオペランドの右端より右側の不要バイ
ト位置を示している。例えばCNT１（０〜２）
が５の場合は、バイト位置６〜７が不要バイトで
ある。（第４図、第５図の第１オペランドニ、第
２オペランドホの例）

【表】 第２表はオペランドの左端より左側の不要バイ
ト位置を示している。例えばCNT１（０〜２）
が５であり、オペランド長が３バイトの場合は、
バイト位置０〜２が不要バイトである。（第４
図、第５図の第２オペランドホの例）

【表】 従つて、第１表と第２表で示される全ての不要
バイトおよび符号デイジツトについてゼロあるい
は１を保証した第１および第２オペランドを演算
器に入力すれば、正しい演算結果が得られる。な
お、第１表、第２表で記号「−」は不要バイトが
無いことを示す。 第３図のゼロあるいは１保証回路１４，１５の
構成例を第６図に示す。第６図で、２０はゼロあ
るいは１保証回路の制御部であり、入力１５０〜
１５２、１７０〜１７３より第１および第２表に
従つて不要デイジツト抑止信号１００〜１１５を
出力する。入力１５０〜１５２は第１オペランド
の右端バイト位置を示す信号であり、前述の
CNT１（０〜２）が接続される。１７０〜１７
３はオペランド長を示す信号であり、第３図の保
証回路１４においては第１図のＬ１部４ビツト
が、同第３図の保証回路１５においては第１図の
Ｌ２部４ビツトが接続される。以後、第３図にお
ける第１オペランド側の保証回路１４を例にして
説明するが、第３図の第２オペランド側の保証回
路１５については、ゼロ保証の代りにゼロまたは
１保証がされることを除いて同じである。 第６図の２１は８バイト巾のゲート回路であ
り、レジスタ１１（第３図）から主演算器１６へ
の第１オペランド入力２００〜２６３のうち、第
０〜15デイジツトに対する制御信号１００〜１１
５で示される不要デイジツトをゼロ保証した信号
３００〜３６３を出力する。ゲート回路２１の出
力３００〜３６３は第３図の主演算器１６の第１
オペランド入力側に接続される。３０はゲート回
路２１の第０バイトであり、第７図にその回路図
の一例を示し、８個のANDゲートで構成され
る。第７図で、第０バイトを構成する８ビツトの
入力データ信号２００〜２０７は不要デイジツト
抑止信号１００および１０１でゲートされ、出力
データ信号３００〜３０７に出力される。即ち、
第０デイジツトが不要デイジツトで、ゼロ保証を
する必要がある場合、不要デイジツト抑止信号１
００は論理“１”を示し、この時、出力データ信
号３００〜３０３はオール“０”となる。 第８図から第１３図は第６図の制御回路２０の
一例を示したものである。 第８図は第１オペランドの右端バイト位置を示
す信号１５０〜１５２すなわちCNT１（０〜
２）のデコーダDEC１と、第１オペランドのバ
イト長を示す信号１７０〜１７３すなわち命令の
Ｌ１部のデコーダDEC２である。それぞれのデ
コーダDEC１とDEC２の入力と出力の関係は第
９図イとロに示す通りである。 第１０図は第２表に示したオペランドの左端よ
り左側の不要バイトを決定するための論理回路の
一例で、第８図のデコーダ出力１６０〜１６７、
１８０〜１８７よりバイト０〜７の抑止信号１２
０〜１２７を出力する。 第１１図は第１表に示したオペランドの右端よ
り右側の不要バイトを決定するための論理回路の
一例で、第８図のデコーダ出力１６０〜１６６よ
りバイト１〜７の抑止信号１３１〜１３７を出力
する。 第１２図はオペランドの符号デイジツトを決定
するための論理回路の一例で、第８図のデコーダ
出力１６０〜１６７、および符号デイジツトを含
むダブルワードの演算であることを示す信号１９
０より、各バイトの右側のデイジツト、すなわち
第１，３，５，７，９，１１，１３，１５デイジ
ツトの抑止信号１４０〜１４７を出力する。なお
符号デイジツトを含まないダブルワードの演算の
場合は信号１９０が“１”ならず、第１２図の出
力信号１４０…１４７は常にゼロである。 第１３図は第１０図から第１２図で示される不
要バイト抑止信号１２０〜１２７、１３１〜１３
７および符号デイジツト抑止信号１４０〜１４７
のオア回路であり、本回路の出力１００〜１１５
が第６図の制御回路２０の出力すなわち、主演算
器への入力データの第０〜15デイジツトの抑止信
号１００〜１１５となる。 以上、第３図の第１オペランド側に対応するゼ
ロ保証回路１４について説明したが、同第２オペ
ランド側に対応するゼロまたは１保証回路１５に
ついてもゼロ保証の場合は全く同様にして構成で
き、１保証の場合は、第６図の出力信号が１保証
された信号となること、同第６図の制御回路２０
の出力信号１００〜１１５が不要デイジツト１保
証信号となることゝ置き換えればよい。 なお、第５図の減算処理において、第１オペラ
ンド側不要デイジツトには０を保証し、第２オペ
ランド側不要デイジツトに１を保証することによ
り、初期キヤリを最下位ビツト（８バイト巾では
バイト７、ビツト７）位置に入力すれば減算器の
中でキヤリの伝播が行なわれ、有効デイジツトの
最下位ビツト（第５図ホではバイト位置５のビツ
ト３）に初期キヤリが伝播され、且つ、有効バイ
トの最上位（第５図チではバイト位置１のビツト
０）からの最終キヤリが１保証されたバイト（第
６図ホではバイト０）を伝播して、最上位（８バ
イト巾ではバイト０、ビツト０）に現われる。 これにより、有効デイジツトの最下位に初期キ
ヤリを入力し、有効デイジツトの最上位から最終
キヤリを取り出すということをなくして済むよう
になり、回路の簡単化が実現できる。すなわち、
第２オペランド不要デイジツトの１保証がなけれ
ば、演算器の各デイジツトの最下位（８バイト巾
なら16ケ所）に初期キヤリを入力する回路と、最
終キヤリを取り出す回路とが必要となり物量が増
加する。 次に本発明によるゼロあるいは１保証回路を具
備した演算器を用いて、オペランドが８バイト境
界をまたぐ場合の動作を説明する。例として、第
１オペランドの右端バイトが８バイト境界内でバ
イト位置４にあり、第１オペランド長が９バイト
の場合を考える。第１回目の演算は前述のとおり
CNT１（０〜２）＝４で行ない、第１および第２
表により主演算器の入力の５〜７バイトおよび第
４バイトの右側デイジツトがゼロあるいは１にさ
れ、０〜４バイト位置に演算結果が得られる。第
１回目の演算終了後CNT１（０〜２）を７にセ
ツトするとともにオペランド長Ｌ１から、第１回
目の演算で処理したバイト数だけ減算する。すな
わち、この場合は第１回目の演算で５バイト処理
しているため、残りのオペランド長は９バイトか
ら５バイトを減じて４バイトとなる。なお、減算
処理の場合は、第１回目の減算結果の最終キヤリ
を記憶し、２回目減算の初期キヤリとする。この
状態で第２回目の演算を行なうと、第２表かな
CNT１（０〜２）は７、オペランド長は４バイ
トであり符号デイジツトを含まない演算であるか
ら、入力の０〜３バイトがゼロあるいは１にさ
れ、演算結果は４〜７バイト位置に求められる。
この２回の演算結果を主記憶上の第１オペランド
アドレスに格納することにより、演算を終了す
る。たゞし、減算結果、第２回目の最終キヤリが
ない場合は再補数化などの処理をして格納する。 第３図の例において、補助演算器１７はバイト
巾で十進加減算機能と十進符号処理機能を有し、
符号デイジツトを含む１バイトが入力され、また
その出力の１バイトもレジスタ１１のある１バイ
トに与えられるよう構成されている。これは一般
のデータ処理装置はバイト単位で扱つていること
に基づくものであるが、補助演算器１７を４バイ
ト巾として符号処理機能のみを有し、符号デイジ
ツトのみを入力するようにしてもよい。この場
合、レジスタ１１および１２から補助演算器１７
へはCNT１（０〜２），CNT２（０〜２）が示す
バイトの右側デイジツトを選択するようにし、レ
ジスタ１９からレジスタ１１への格納は、CNT
１（０〜２）が示すバイトの右側デイジツトへ行
なうようにする。その他には変更はない。 本発明によれば、複数バイト巾の主演算器によ
り、十進演算命令を一度に複数バイト処理するデ
ータ処理装置において、主演算器に符号処理機能
を持たせることなく、高速な十進演算処理が可能
になり、大巾なハードウエアの増加なく十進演算
性能を向上する効果がある。

【図面の簡単な説明】

第１図は十進演算命令の命令形式を示す図、第
２図は８バイト巾の演算器を用いて、第１図の命
令を一度に複数バイト処理する従来の方式を示す
図、第３図は本発明の一実施例を示すブロツク
図、第４図および第３図は第３図の実施例の動作
を説明するための図、第６図は第３図のゼロ保証
回路の詳細を示すブロツク図、第７図〜１３図は
第６図のゲート回路およびその制御回路の詳細を
示すブロツク図である。 １１…第１オペランドレジスタ、１２…第２オ
ペランドレジスタ、１３…シフタ、１４，１５…
ゼロ／１保証回路、１６…主演算器、１７…補助
演算器。

Claims (1)

【特許請求の範囲】
1. １ 主記憶上の任意のアドレスから始まり、任意
   のバイト数の長さを持ち、複数の十進数値デイジ
   ツトと１つの符号デイジツトからなる第１および
   第２オペランドを十進演算処理する十進演算装置
   において、１バイト巾の入力を持ち、第１および
   第２オペランドのうちの符号デイジツトを含む１
   バイトが入力され、十進加減算機能と符号処理機
   能を有する補助演算手段と、複数バイト巾の入力
   を持ち、複数バイトの入力データを同時に十進加
   減算可能な主演算手段と、該主演算手段に入力さ
   れるデータのうち、オペランドの領域以外の不要
   バイトおよびオペランドの符号デイジツトを抑止
   してゼロあるいは１保証するための回路手段と、
   上記主演算手段の出力のある１バイト位置に上記
   補助演算手段の出力をマージするための手段とか
   らなる十進演算装置。