JPS6198442A - 演算装置 - Google Patents
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- JPS6198442A JPS6198442A JP59220087A JP22008784A JPS6198442A JP S6198442 A JPS6198442 A JP S6198442A JP 59220087 A JP59220087 A JP 59220087A JP 22008784 A JP22008784 A JP 22008784A JP S6198442 A JPS6198442 A JP S6198442A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/49936—Normalisation mentioned as feature only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、浮動小数点データ形式の２つのオペランドに
対して加算を行なうｒｉＩｎ装置に関し、特に任意の種
類の浮動小数点データに対して共通に使用するための改
良に関する。
対して加算を行なうｒｉＩｎ装置に関し、特に任意の種
類の浮動小数点データに対して共通に使用するための改
良に関する。
従来技術
従来の浮動小数点加算装置は、第５図に示すように、：
ｔＳ１オペランドな格納する被加数レジスタ２００およ
び第２オペランドを格納する加数レジスタ２１０と、被
加数レジスタ２００の指数部と加数レジスタ２１０の指
数部の差によって、それぞれの仮数部の桁合せを行なう
桁合せ回路２２０と、桁合せ回路２２０で桁合せされた
２つの仮数部の加算を行なう加算器２３０と、加算器２
３０の加算結果を正規化する正規化回路２４０と、被加
数レジスタ２００と加数レジスタ２１０の指数部の大小
を比較して太きい方の指数を選択し、さらに正規化回路
２４０の指示によって補正を行なう指数処理回路２５０
と、結果レジスタ２６０とから構成されている。
ｔＳ１オペランドな格納する被加数レジスタ２００およ
び第２オペランドを格納する加数レジスタ２１０と、被
加数レジスタ２００の指数部と加数レジスタ２１０の指
数部の差によって、それぞれの仮数部の桁合せを行なう
桁合せ回路２２０と、桁合せ回路２２０で桁合せされた
２つの仮数部の加算を行なう加算器２３０と、加算器２
３０の加算結果を正規化する正規化回路２４０と、被加
数レジスタ２００と加数レジスタ２１０の指数部の大小
を比較して太きい方の指数を選択し、さらに正規化回路
２４０の指示によって補正を行なう指数処理回路２５０
と、結果レジスタ２６０とから構成されている。
上述の従来装置は１例えば、Ｓ６図（Ａ）。
ＣＢ）に示すように、指数部Ｅのビット数が同じ（７ビ
ツト）で、仮数部Ｍのビット数が異なる（２４ビツトと
５６ビツト）ような２つのデータ形式の加算を行なうこ
とは可能であるが、第７図（（Ａ）・ＣＢ）ｉ：ｚｔ″
＋′″、 Ｗｔｆｌｍｔｙ＞ｅｙ ｂ＠１１
が異なる（７ビツトと１５ビツト）ような
データ形式に対して共用することはできない、すなわち
、特定のデータ形式の浮動小数へデータにタイして使用
される従来の浮動小数点加算装置は、指数部のビット数
が異なる他のデータ形式の固定小数点データの加算に使
用することはできないという欠点がある。
ツト）で、仮数部Ｍのビット数が異なる（２４ビツトと
５６ビツト）ような２つのデータ形式の加算を行なうこ
とは可能であるが、第７図（（Ａ）・ＣＢ）ｉ：ｚｔ″
＋′″、 Ｗｔｆｌｍｔｙ＞ｅｙ ｂ＠１１
が異なる（７ビツトと１５ビツト）ような
データ形式に対して共用することはできない、すなわち
、特定のデータ形式の浮動小数へデータにタイして使用
される従来の浮動小数点加算装置は、指数部のビット数
が異なる他のデータ形式の固定小数点データの加算に使
用することはできないという欠点がある。
従って、各種のデータ形式の浮動小数点データの加算を
行なうためには、＠算装置内にデータ形式種類ごとに専
用の加算器を備えなければならず、これは膨大な金物量
となるため、従来の演算装置は特定のデータ形式のオペ
テントの加算のみを行なうようにしている。
行なうためには、＠算装置内にデータ形式種類ごとに専
用の加算器を備えなければならず、これは膨大な金物量
となるため、従来の演算装置は特定のデータ形式のオペ
テントの加算のみを行なうようにしている。
発明の目的
本発明の目的は、上述の従来の欠点を解決し。
複数種類の浮動小数点データの加算が可能な演算装置を
提供することにある。
提供することにある。
発明の構成
本発明の演３！装置は、任意形式の浮動小数点データを
格納する被加数レジスタおよび加数レジスタと、浮動小
数点データのデータ形式の種類を （示す
信号を出力するデータ形式指示手段と、前記被加数レジ
スタおよび加数レジスタの指数部をすべて含んで入力し
前記データ形式指示手段の出力に応じてあらかじめ定め
られたビット位置に指数を代入し残りのビットにはデー
タ形式ごとにあらかじめ定められた定数を代入して出力
する指数部生成回路と、前記被加数レジスタおよび加数
レジスタに格納された任意形式の浮動小数点データの仮
数部をすべて含んで入力し前記データ形式指示手段の出
力に応じてあらかじめ定められたビット位置に代入し残
りのビットにはデータ形式種類に応じて定められた定数
を代入して出力する仮数部生成回路と、前記指数部生成
回路の出力の差によって前記仮数部生成回路の出力を桁
合せする桁合せ回路と、該桁合せ回路の出力を加算する
加算器と、該加算器の加算結果を正規化する正規化回路
と、該正規化回路の正規化によるシフトビット数によっ
て前記指数部生成回路の出力を処理する指数処理回路と
、ボｊ記データ形式指示手段の出力によって前記指数処
理回路および正規化回路の出力から必曵な指数部および
仮数部を抽出出力する結果生成回路とを備えて １１Ｎ
記デ一タ形式指示手段の出力によって前記指数部生成回
路、仮数部生成回路、正規化回路および結果生成回路等
の動作を制御するように構成したことを特徴とする。
格納する被加数レジスタおよび加数レジスタと、浮動小
数点データのデータ形式の種類を （示す
信号を出力するデータ形式指示手段と、前記被加数レジ
スタおよび加数レジスタの指数部をすべて含んで入力し
前記データ形式指示手段の出力に応じてあらかじめ定め
られたビット位置に指数を代入し残りのビットにはデー
タ形式ごとにあらかじめ定められた定数を代入して出力
する指数部生成回路と、前記被加数レジスタおよび加数
レジスタに格納された任意形式の浮動小数点データの仮
数部をすべて含んで入力し前記データ形式指示手段の出
力に応じてあらかじめ定められたビット位置に代入し残
りのビットにはデータ形式種類に応じて定められた定数
を代入して出力する仮数部生成回路と、前記指数部生成
回路の出力の差によって前記仮数部生成回路の出力を桁
合せする桁合せ回路と、該桁合せ回路の出力を加算する
加算器と、該加算器の加算結果を正規化する正規化回路
と、該正規化回路の正規化によるシフトビット数によっ
て前記指数部生成回路の出力を処理する指数処理回路と
、ボｊ記データ形式指示手段の出力によって前記指数処
理回路および正規化回路の出力から必曵な指数部および
仮数部を抽出出力する結果生成回路とを備えて １１Ｎ
記デ一タ形式指示手段の出力によって前記指数部生成回
路、仮数部生成回路、正規化回路および結果生成回路等
の動作を制御するように構成したことを特徴とする。
発明の実施例
次に、本発明について１図面を参照して詳細に説明する
。
。
第１図は１本発明の一実施例を示すブロック図である。
すなわち、第７図（Ａ）、ＣＢ）に示すいずれのデータ
形式のオペランドでも入力できる６４ビツトの被加数レ
ジスタ１０およびＡｕ数レジスタ２０と、浮動小数点デ
ータ形式の種類を示す信号を出力するデータ形式指示手
段３０と、被加数レジスタ１０および加数レジスタ２０
のＥ位１６ヒツト、すなわちビットＯ〜１５をそれぞれ
ａ、ｂ入力に入力し、Ｃ人力に入力されたデータ形式指
示手段３０の出力に対応してあらかじめ定められたビッ
ト位こにａ、ｂ入力中の必要な指数ビットを代入し残り
のビットにはデータ形式に応じて定められた定数を代入
して、それぞれｄ、ｅ出力から出力する指数部生成回路
４０と、被加数レジスタ１０と加数レジスタ２０の下位
５６ビツト、すなわちビット８〜６３をそれぞれａ、ｂ
入力に入力し、データ形式指示手段３０の出力に応じて
あらかじめ定められたビット位置にａ、ｂ入力中の必要
な仮数な代入し残りのビットにはデータ形式に応じて定
められた定数を代入してそれぞれｄ、Ｃ出力から出力す
る仮数部生成回路５０と、仮数部生成回路５０のｄ、Ｃ
出力を入力ａ、ｂに入力し、指数部生成回路４０のｄ、
Ｃ出力を入力ｃ、ｄに入力して、指数部の差に応じて仮
数部の桁合せをする桁合せ回路６０と、核種合せ回路６
０のｅ、ｆ出力を入力ａ、ｂに入力して桁合せされた仮
数部を加算し、加算結果が２の補数の表現の場合の符号
をｄ出力に出力する加算器７０と、加゛算器７０のＣ出
力をＣ人力に入力し、前記データ形式指示手段３０の出
力に応じて正規化してＣ出力から出力し、正規化による
シフトビット数をｄ出力から出力してｗＩ数処理回路３
０に供給する正規化回路８０と、指数部生成回路４０の
ｄ、Ｃ出力をａ、ｂ入力に人力し１桁合せ回路６０のｇ
出力をＣ人力に、加算器７０のｄ出力をｄ入力に、正規
化回路８０のｄ出力をＣ人力に入力し、処理結果データ
ｆを出力する指数処理回路３ｏと、指数処理回路８０の
処理結果データｆをＣ人力に人力し、正規化回路８０の
Ｃ出力をｂ入力に入力して、Ｃ人力に供給されたデータ
形式指示手段３０の出力に応じてそれぞれの入力データ
を処理した結果データを生成してｄ出力に出力する結果
生成回路１００ と 結果生成回路１００の出力を保持
出力する結果レジスタ＋１０ とから構成される。
形式のオペランドでも入力できる６４ビツトの被加数レ
ジスタ１０およびＡｕ数レジスタ２０と、浮動小数点デ
ータ形式の種類を示す信号を出力するデータ形式指示手
段３０と、被加数レジスタ１０および加数レジスタ２０
のＥ位１６ヒツト、すなわちビットＯ〜１５をそれぞれ
ａ、ｂ入力に入力し、Ｃ人力に入力されたデータ形式指
示手段３０の出力に対応してあらかじめ定められたビッ
ト位こにａ、ｂ入力中の必要な指数ビットを代入し残り
のビットにはデータ形式に応じて定められた定数を代入
して、それぞれｄ、ｅ出力から出力する指数部生成回路
４０と、被加数レジスタ１０と加数レジスタ２０の下位
５６ビツト、すなわちビット８〜６３をそれぞれａ、ｂ
入力に入力し、データ形式指示手段３０の出力に応じて
あらかじめ定められたビット位置にａ、ｂ入力中の必要
な仮数な代入し残りのビットにはデータ形式に応じて定
められた定数を代入してそれぞれｄ、Ｃ出力から出力す
る仮数部生成回路５０と、仮数部生成回路５０のｄ、Ｃ
出力を入力ａ、ｂに入力し、指数部生成回路４０のｄ、
Ｃ出力を入力ｃ、ｄに入力して、指数部の差に応じて仮
数部の桁合せをする桁合せ回路６０と、核種合せ回路６
０のｅ、ｆ出力を入力ａ、ｂに入力して桁合せされた仮
数部を加算し、加算結果が２の補数の表現の場合の符号
をｄ出力に出力する加算器７０と、加゛算器７０のＣ出
力をＣ人力に入力し、前記データ形式指示手段３０の出
力に応じて正規化してＣ出力から出力し、正規化による
シフトビット数をｄ出力から出力してｗＩ数処理回路３
０に供給する正規化回路８０と、指数部生成回路４０の
ｄ、Ｃ出力をａ、ｂ入力に人力し１桁合せ回路６０のｇ
出力をＣ人力に、加算器７０のｄ出力をｄ入力に、正規
化回路８０のｄ出力をＣ人力に入力し、処理結果データ
ｆを出力する指数処理回路３ｏと、指数処理回路８０の
処理結果データｆをＣ人力に人力し、正規化回路８０の
Ｃ出力をｂ入力に入力して、Ｃ人力に供給されたデータ
形式指示手段３０の出力に応じてそれぞれの入力データ
を処理した結果データを生成してｄ出力に出力する結果
生成回路１００ と 結果生成回路１００の出力を保持
出力する結果レジスタ＋１０ とから構成される。
桁合せ回路６０は、第２図に示すように構成されていて
、ｃ、ｄ入力から入力された１６ビツトの指数データＥ
ＸＰＩ 、 ＥＸＰ２の最上位ビット（符号ピント）を
除く下位１５ピツ）Ａ、Ｂの大小を比較する。すなわち
、減算器５１および５２でそれぞれＡ−Ｂを実行し、Ａ
≧Ｂのときは、ゲート５４を開いてｌ Ａ−Ｂ ｌをシ
フタ５６に供給してｂ入力に出力された仮数データに＾
２をＩＡ−Ｂｌビットだけ下位方向にシフトした仮数デ
ータＭＢ２を出力さ ！せ、Ａ≦Ｂの
ときは、ゲート５３を開いて１Ａ−Ｂ ｌをシフタ５５
に供給して、Ｃ人力の仮数データＭＢＩ を下位方向に
ｌ Ａ−Ｂ ｌビットシフトさせて桁合せを行なう、そ
して、指数データＥＸＰＩとＥＸＰ２の符号ビット（最
上位ビット）が不一致のときは１反転回路５７によって
シフタ５６の出力を反転させてｆ出力から出力し、かつ
Ａ−Ｂの符号をｇ出力から出力する。
、ｃ、ｄ入力から入力された１６ビツトの指数データＥ
ＸＰＩ 、 ＥＸＰ２の最上位ビット（符号ピント）を
除く下位１５ピツ）Ａ、Ｂの大小を比較する。すなわち
、減算器５１および５２でそれぞれＡ−Ｂを実行し、Ａ
≧Ｂのときは、ゲート５４を開いてｌ Ａ−Ｂ ｌをシ
フタ５６に供給してｂ入力に出力された仮数データに＾
２をＩＡ−Ｂｌビットだけ下位方向にシフトした仮数デ
ータＭＢ２を出力さ ！せ、Ａ≦Ｂの
ときは、ゲート５３を開いて１Ａ−Ｂ ｌをシフタ５５
に供給して、Ｃ人力の仮数データＭＢＩ を下位方向に
ｌ Ａ−Ｂ ｌビットシフトさせて桁合せを行なう、そ
して、指数データＥＸＰＩとＥＸＰ２の符号ビット（最
上位ビット）が不一致のときは１反転回路５７によって
シフタ５６の出力を反転させてｆ出力から出力し、かつ
Ａ−Ｂの符号をｇ出力から出力する。
正規化回路８０は、第３図に示すように構成されていて
、ｂ入力（データ形式指示手段３０の出力）が“１”の
ときは、シフトカウント生成回路８１でビット単位のリ
ーディングゼロカウントＳＣを生成してシフタ８２に供
給し、ｂ入力が′０′′のときは、ディジット１１１位
（４ビット単位）のリーディングゼロカウントを４倍し
てビット単位のリーディングゼロカウントＳＣに変換し
てシフタ８２に供給する。シフタ８２は、Ｃ人力のデー
タを上位方向にＳＣビットだけシフトさせてＣ出力から
出力する。
、ｂ入力（データ形式指示手段３０の出力）が“１”の
ときは、シフトカウント生成回路８１でビット単位のリ
ーディングゼロカウントＳＣを生成してシフタ８２に供
給し、ｂ入力が′０′′のときは、ディジット１１１位
（４ビット単位）のリーディングゼロカウントを４倍し
てビット単位のリーディングゼロカウントＳＣに変換し
てシフタ８２に供給する。シフタ８２は、Ｃ人力のデー
タを上位方向にＳＣビットだけシフトさせてＣ出力から
出力する。
指数処理回路８０は、第４図に示すように構成されてい
て、セレクタ９２は、ａ、ｂ入力から入力された指数デ
ータＥＸＰＩ 、ＥＸＰ２の下位１５ビツトをＣ入力に
従って択一的に選択出力して減算器９３の一方の入力に
入力させる。減算器８３は、セレクタ９２の出力からＣ
人力の値（シフトビット数）を減算して処理結果データ
ｆの下位１５ビツトとして出力する。一方、セレクタ９
１はａ、ｂ入力から入力された指数データ゛ＥＸρ１
、 ＥＸＰ２の最上位ビット（符号ビット）をｄ入力に
よって択一的に選択して処理結果データｆの最上位ビッ
ト（符号ビット）として出力する。
て、セレクタ９２は、ａ、ｂ入力から入力された指数デ
ータＥＸＰＩ 、ＥＸＰ２の下位１５ビツトをＣ入力に
従って択一的に選択出力して減算器９３の一方の入力に
入力させる。減算器８３は、セレクタ９２の出力からＣ
人力の値（シフトビット数）を減算して処理結果データ
ｆの下位１５ビツトとして出力する。一方、セレクタ９
１はａ、ｂ入力から入力された指数データ゛ＥＸρ１
、 ＥＸＰ２の最上位ビット（符号ビット）をｄ入力に
よって択一的に選択して処理結果データｆの最上位ビッ
ト（符号ビット）として出力する。
次に、主として第１図を参照して本実施例の動作につい
て説明する。先ず、第１の被加数レジスタ１０および加
数レジスタ２０に、それぞれ第７図（Ａ）または（Ｂ）
に示すような浮動小数点データ形式のオペランドがセッ
トされる。指数部生成回路４Ｑ＋７）ａ、ｂ入力にはデ
ータ形式の種類に関係なく、被加数レジスタｌＯおよび
加数レジスタ２ｏのＦ位１６ヒツトＥｌ、Ｅ２が入力さ
れる＊ ７ｔＳ７ ［Δ（Ａ）に示すような、符号部Ｓ
が１ビツト、指数ｉＷＥが７ビツトで、仮数ＢＢＭが５
Ｇビツトであるデータ形式の場合は、指数部生成回路４
０のａ、ｂ入力Ｅｌ、Ｅ２（各１６ビツト）のうち必要
な指数部は７ビツトであるので、下位８ビツトは不要で
ある。このため指数部生成回路４０は、データ形式指示
手段３０の出力が“０”の場合は、入力データＥｌ、Ｅ
２ の下位８ビツトを捨て、それぞれの雌１位ビットと
次のビットの間に６ビツトの“０″を挿入し、＠下位ビ
ットの下にさらに２ビツトの′°０”を付加して１６ビ
ツトの新たな指数データＥＸＰＩ 、 ＥＸＰ２に変換
して出力ｄ、ｅから出力する。
て説明する。先ず、第１の被加数レジスタ１０および加
数レジスタ２０に、それぞれ第７図（Ａ）または（Ｂ）
に示すような浮動小数点データ形式のオペランドがセッ
トされる。指数部生成回路４Ｑ＋７）ａ、ｂ入力にはデ
ータ形式の種類に関係なく、被加数レジスタｌＯおよび
加数レジスタ２ｏのＦ位１６ヒツトＥｌ、Ｅ２が入力さ
れる＊ ７ｔＳ７ ［Δ（Ａ）に示すような、符号部Ｓ
が１ビツト、指数ｉＷＥが７ビツトで、仮数ＢＢＭが５
Ｇビツトであるデータ形式の場合は、指数部生成回路４
０のａ、ｂ入力Ｅｌ、Ｅ２（各１６ビツト）のうち必要
な指数部は７ビツトであるので、下位８ビツトは不要で
ある。このため指数部生成回路４０は、データ形式指示
手段３０の出力が“０”の場合は、入力データＥｌ、Ｅ
２ の下位８ビツトを捨て、それぞれの雌１位ビットと
次のビットの間に６ビツトの“０″を挿入し、＠下位ビ
ットの下にさらに２ビツトの′°０”を付加して１６ビ
ツトの新たな指数データＥＸＰＩ 、 ＥＸＰ２に変換
して出力ｄ、ｅから出力する。
データ形式指示手段３０の出力がｌ”の場合は、入力デ
ータＥ、、Ｅ、はそれぞれそのまま指数データＥＸＰＩ
、 ＥＸＰ２として出力する。ただし、データ形式指
示手段３０は、第７図（Ａ）に示すデータ形式に対して
は“０”にセットされ、第７図ＣＢ）のデータ形式（符
号部Ｓｔビット、指数部ＥＩ５ビット、仮数部Ｍ４８ビ
ット）に対しては“１′にセットされているものとする
。
ータＥ、、Ｅ、はそれぞれそのまま指数データＥＸＰＩ
、 ＥＸＰ２として出力する。ただし、データ形式指
示手段３０は、第７図（Ａ）に示すデータ形式に対して
は“０”にセットされ、第７図ＣＢ）のデータ形式（符
号部Ｓｔビット、指数部ＥＩ５ビット、仮数部Ｍ４８ビ
ット）に対しては“１′にセットされているものとする
。
（−”′。！′″！１ＥＩｉｉｊｌｌ１３５０１”、ｙ
”−ＩＮｊ＊″″１１）、ｌ 段
３ｏの出力が′ｏｎのときは、被加数レジスタ１０およ
び加数レジスタ２０から入力ａ、ｂに入力された５６ヒ
ツトずつのデータＭ、、Ｍ２をそのままｄ、Ｃ出力に出
力し、データ形式指示ｐ段３０の出力が１ ”のときは
、データＭ、、Ｍ、をそれぞれ８ヒツト上位桁方向にシ
フトさせ（最上位ビットからシフトアウトされたデータ
は棄却し）下位８ビツトに定数（００）１ｇを代入して
、仮数データＭＡＩ、ＭＡ２ としてｄ、Ｃ出力から出
力する。
”−ＩＮｊ＊″″１１）、ｌ 段
３ｏの出力が′ｏｎのときは、被加数レジスタ１０およ
び加数レジスタ２０から入力ａ、ｂに入力された５６ヒ
ツトずつのデータＭ、、Ｍ２をそのままｄ、Ｃ出力に出
力し、データ形式指示ｐ段３０の出力が１ ”のときは
、データＭ、、Ｍ、をそれぞれ８ヒツト上位桁方向にシ
フトさせ（最上位ビットからシフトアウトされたデータ
は棄却し）下位８ビツトに定数（００）１ｇを代入して
、仮数データＭＡＩ、ＭＡ２ としてｄ、Ｃ出力から出
力する。
桁合せ回路６０は、入力ｃ、ｄに入力される指数データ
ＥＸＰＩとＥＸＰ２の下位１５ビツトの差に応じて、仮
数データにＡ１ とＮＡ２の桁合せを竹なって仮数デー
タＭＨＩ 、仮数データ１１８２として出力する。た
だし、指数データＥＸＰＩとＥＸＰ２の符号ビットが不
一致の場合は、仮数データＭＢ２を反転し最下位ビット
の下位に異符号を示すビットを付加して出力する。
ＥＸＰＩとＥＸＰ２の下位１５ビツトの差に応じて、仮
数データにＡ１ とＮＡ２の桁合せを竹なって仮数デー
タＭＨＩ 、仮数データ１１８２として出力する。た
だし、指数データＥＸＰＩとＥＸＰ２の符号ビットが不
一致の場合は、仮数データＭＢ２を反転し最下位ビット
の下位に異符号を示すビットを付加して出力する。
加算器７０は、ａ、ｂ入力から入力された仮数データＭ
ＢＩ とｌ’１８２を、仮数データにＢ２の最下位ビッ
トをキャリーインと見なして加算し、絶対値の加算結果
をＣ出力から出力し、加算結果が２の補
！数表現の場合の符号をｄ出力から出力する。
ＢＩ とｌ’１８２を、仮数データにＢ２の最下位ビッ
トをキャリーインと見なして加算し、絶対値の加算結果
をＣ出力から出力し、加算結果が２の補
！数表現の場合の符号をｄ出力から出力する。
次に、正規化回路８ｏは、前記データ形式指示手段３０
の出力が“０”の場合には、加算器７ｏから供給された
絶対値表現の加算結果に対してディジット単位の正規化
を行ない、データ形式指示手段３゜の出力が“ｌ”の場
合にはビット単位の正規化を行なう、正規化された仮数
部はＣ出力から結果生成回路＋００に出力し、正規化に
よるシフトビット数はｄ出力から指数処理回路８ｏに供
給する。
の出力が“０”の場合には、加算器７ｏから供給された
絶対値表現の加算結果に対してディジット単位の正規化
を行ない、データ形式指示手段３゜の出力が“ｌ”の場
合にはビット単位の正規化を行なう、正規化された仮数
部はＣ出力から結果生成回路＋００に出力し、正規化に
よるシフトビット数はｄ出力から指数処理回路８ｏに供
給する。
指数処理回路３０は、Ｃ入力の“１″、“０”を参照し
て、ａ、ｂ入力の指数データＥＸＰＩ 、 ＥＸＰ２（
７）下位１５ビツトの大きい方を選択して減算器９３に
入力させ、減算器９３は、これからＣ入力のデータを減
じて処理結果データｆの下位１５ビツトとして出力する
。一方、指数データＥＸＰＩ 、 ＥＸＰ２の最上位ビ
ット（符号ビットＳｏ 、 Ｓｌ）がセレクタ８１に入
力され、セレクタ８１は、ｄ入力（２の補数表現での加
算結果の符号）が“０”の場合はＳｏを選択し。
て、ａ、ｂ入力の指数データＥＸＰＩ 、 ＥＸＰ２（
７）下位１５ビツトの大きい方を選択して減算器９３に
入力させ、減算器９３は、これからＣ入力のデータを減
じて処理結果データｆの下位１５ビツトとして出力する
。一方、指数データＥＸＰＩ 、 ＥＸＰ２の最上位ビ
ット（符号ビットＳｏ 、 Ｓｌ）がセレクタ８１に入
力され、セレクタ８１は、ｄ入力（２の補数表現での加
算結果の符号）が“０”の場合はＳｏを選択し。
“ｌ”の場合はＳｌを選択して処理結果データｆの最上
位ビット（符号ビット）として出力する。
位ビット（符号ビット）として出力する。
結果生成回路１００は、データ形式指示手段３ｏの出力
が“０°°の場合は、指数処理回路８０から供給される
１６ビツトの処理結果データｆのうち、最上位ビットを
符号ビットとし、ビット７〜１３の７ビツトを指数部と
して採用し、これを正規化回路８゜から入力される５８
ビツトの仮数部に付加してｄ出力から出力する。データ
形式指示手段３０の出力が”ｔ″の場合には、指数処理
回路９ｏからの１６ビツトの処理結果データｆがそのま
ま符号ビットおよび指数部として採用され、正規化回路
８０の５Ｂヒツト出力のうちの上位４８ビツトが仮数部
として採用されてｄ出力から出力される。
が“０°°の場合は、指数処理回路８０から供給される
１６ビツトの処理結果データｆのうち、最上位ビットを
符号ビットとし、ビット７〜１３の７ビツトを指数部と
して採用し、これを正規化回路８゜から入力される５８
ビツトの仮数部に付加してｄ出力から出力する。データ
形式指示手段３０の出力が”ｔ″の場合には、指数処理
回路９ｏからの１６ビツトの処理結果データｆがそのま
ま符号ビットおよび指数部として採用され、正規化回路
８０の５Ｂヒツト出力のうちの上位４８ビツトが仮数部
として採用されてｄ出力から出力される。
本実施例は、データ形式指示手段３０の設定によって、
指数部のビット数が異なる２種類の浮動小数点形式の加
算に対して共通に使用することができるという効果があ
る。
指数部のビット数が異なる２種類の浮動小数点形式の加
算に対して共通に使用することができるという効果があ
る。
上述の実施例は、オペランドの指数部が２の補数で表現
され、仮数部は真数表現であるが、指数部の表現形式が
２の補数を一定数で偏位させた表現でもよく、また仮数
部が２の補数で表現されていてもよい、また、基数は同
じでも異なっていてもよく、指数部のビット数が異なる
ような場合にはすへて適用することができる。
され、仮数部は真数表現であるが、指数部の表現形式が
２の補数を一定数で偏位させた表現でもよく、また仮数
部が２の補数で表現されていてもよい、また、基数は同
じでも異なっていてもよく、指数部のビット数が異なる
ような場合にはすへて適用することができる。
発明の効果
以上のように、本発明においては、任意のデータ形式の
２つのオペランドを格納する被加数レジスタおよび加数
レジスタと、データ形式指示手段と、該データ形式指示
手段の出力に応じてわらかしめ定められた処理によって
前記被加数レジスタおよび加数レジスタの指数部から新
しい指数データを生成出力する指数部生成回路と、前記
データ形式指示手段の出力に応じて前記被加数レジスタ
および加数レジスタの仮数部から新しい仮数データを生
成出力する仮数部生成回路と、前記指数部生成回路の出
力の差によって前記仮数部生成回路の出力を桁合せする
桁合せ回路と１桁合せされた上記桁合せ回路の出力を加
算する加算器と、該加算器の加算結果を正規化する正規
化回路と、該正規化回路の正規化によるシフトビット数
によってν 前記指数部生成回路の出力
を処理する指数処理回路と、前記データ形式指示手段の
出力によって前記指数処理回路および正規化回路８０の
出力から必要な指数部および仮数部を抽出する結果生成
回路とを備えて、前記データ形式指示手段の出力によっ
て前記指数部生成回路、仮数部生成回路、 ｔＥ規化回
路および結果生成回路等の動作を制御するように構成し
たから、指数部のビット幅の異なる各種データ形式のオ
ペランドに対して加１演算することが可能である。すな
わち、複数種類のデータ形式の浮動小数点加算を１つの
演算装置で行なうことができるという効果がある。
２つのオペランドを格納する被加数レジスタおよび加数
レジスタと、データ形式指示手段と、該データ形式指示
手段の出力に応じてわらかしめ定められた処理によって
前記被加数レジスタおよび加数レジスタの指数部から新
しい指数データを生成出力する指数部生成回路と、前記
データ形式指示手段の出力に応じて前記被加数レジスタ
および加数レジスタの仮数部から新しい仮数データを生
成出力する仮数部生成回路と、前記指数部生成回路の出
力の差によって前記仮数部生成回路の出力を桁合せする
桁合せ回路と１桁合せされた上記桁合せ回路の出力を加
算する加算器と、該加算器の加算結果を正規化する正規
化回路と、該正規化回路の正規化によるシフトビット数
によってν 前記指数部生成回路の出力
を処理する指数処理回路と、前記データ形式指示手段の
出力によって前記指数処理回路および正規化回路８０の
出力から必要な指数部および仮数部を抽出する結果生成
回路とを備えて、前記データ形式指示手段の出力によっ
て前記指数部生成回路、仮数部生成回路、 ｔＥ規化回
路および結果生成回路等の動作を制御するように構成し
たから、指数部のビット幅の異なる各種データ形式のオ
ペランドに対して加１演算することが可能である。すな
わち、複数種類のデータ形式の浮動小数点加算を１つの
演算装置で行なうことができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例の桁合せ回路の詳細を示すブロック図、第３
図は上記実施例の正規化回路、第４図は上記実施例の指
数処理回路の詳細を示すブロック図、第５図は従来の浮
動小数点加′ｆＬ装置の一例を示す図、第６図は指数部
の同一な２つの浮動小数点データ形式を示す図、第７図
は指数部のヒツト数が異なる２つの浮動小数点データ形
式 興響 を示す図である。 図において、＋０ 、２００：被加数レジスタ、２０゜
２１Ｏ：加数レジスタ、３０：データ形式指示手段。 ４０、指数部生成回路、５０：仮数部生成回路、５１゜
５２．９３：減算器、５３，５４：ゲート、５５ 、５
６ 、８２ ＋７フタ、５７二反転回路、８０，２２０
：桁合せ回路、？０，２３０ ：加算器、８０，２４０
：正規化回路、８１．ソフトカウント生成回路、 ９
０，２５０＋指数処理回路、９１．９２：セレクタ、
１００：結果生成回路、 １１０．２６０：結果レジ
スタ。
上記実施例の桁合せ回路の詳細を示すブロック図、第３
図は上記実施例の正規化回路、第４図は上記実施例の指
数処理回路の詳細を示すブロック図、第５図は従来の浮
動小数点加′ｆＬ装置の一例を示す図、第６図は指数部
の同一な２つの浮動小数点データ形式を示す図、第７図
は指数部のヒツト数が異なる２つの浮動小数点データ形
式 興響 を示す図である。 図において、＋０ 、２００：被加数レジスタ、２０゜
２１Ｏ：加数レジスタ、３０：データ形式指示手段。 ４０、指数部生成回路、５０：仮数部生成回路、５１゜
５２．９３：減算器、５３，５４：ゲート、５５ 、５
６ 、８２ ＋７フタ、５７二反転回路、８０，２２０
：桁合せ回路、？０，２３０ ：加算器、８０，２４０
：正規化回路、８１．ソフトカウント生成回路、 ９
０，２５０＋指数処理回路、９１．９２：セレクタ、
１００：結果生成回路、 １１０．２６０：結果レジ
スタ。
Claims (1)
- 任意形式の浮動小数点データを格納する被加数レジスタ
および加数レジスタと、浮動小数点データのデータ形式
の種類を示す信号を出力するデータ形式指示手段と、前
記被加数レジスタおよび加数レジスタの指数部をすべて
含んで入力し前記データ形式指示手段の出力に応じてあ
らかじめ定められたビット位置に指数を代入し残りのビ
ットにはデータ形式ごとにあらかじめ定められた定数を
代入して出力する指数部生成回路と、前記被加数レジス
タおよび加数レジスタに格納された任意形式の浮動小数
点データの仮数部をすべて含んで入力し前記データ形式
指示手段の出力に応じてあらかじめ定められたビット位
置に代入し残りのビットにはデータ形式種類に応じて定
められた定数を代入して出力する仮数部生成回路と、前
記指数部生成回路の出力の差によって前記仮数部生成回
路の出力を桁合せする桁合せ回路と、該桁合せ回路の出
力を加算する加算器と、該加算器の加算結果を正規化す
る正規化回路と、該正規化回路の正規化によるシフトビ
ット数によって前記指数部生成回路の出力を処理する指
数処理回路と、前記データ形式指示手段の出力によって
前記指数処理回路および正規化回路の出力から必要な指
数部および仮数部を抽出出力する結果生成回路とを備え
て、前記データ形式指示手段の出力によって前記指数部
生成回路、仮数部生成回路、正規化回路および結果生成
回路等の動作を制御するように構成したことを特徴とす
る演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220087A JPS6198442A (ja) | 1984-10-19 | 1984-10-19 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220087A JPS6198442A (ja) | 1984-10-19 | 1984-10-19 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6198442A true JPS6198442A (ja) | 1986-05-16 |
Family
ID=16745722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220087A Pending JPS6198442A (ja) | 1984-10-19 | 1984-10-19 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6198442A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373420A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 浮動小数点のデ−タ・フオ−マツト変換演算方式 |
| JPS63150728A (ja) * | 1986-12-16 | 1988-06-23 | Fujitsu Ltd | バレルシフト回路 |
| KR100385233B1 (ko) * | 2000-03-14 | 2003-05-23 | 삼성전자주식회사 | 데이터 프로세싱 시스템의 익스포넌트 유닛 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723147A (en) * | 1980-07-18 | 1982-02-06 | Fujitsu Ltd | Digit matching processing circuit |
-
1984
- 1984-10-19 JP JP59220087A patent/JPS6198442A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723147A (en) * | 1980-07-18 | 1982-02-06 | Fujitsu Ltd | Digit matching processing circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373420A (ja) * | 1986-09-17 | 1988-04-04 | Fujitsu Ltd | 浮動小数点のデ−タ・フオ−マツト変換演算方式 |
| JPS63150728A (ja) * | 1986-12-16 | 1988-06-23 | Fujitsu Ltd | バレルシフト回路 |
| KR100385233B1 (ko) * | 2000-03-14 | 2003-05-23 | 삼성전자주식회사 | 데이터 프로세싱 시스템의 익스포넌트 유닛 |
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