JPS6373420A - 浮動小数点のデ−タ・フオ−マツト変換演算方式 - Google Patents
浮動小数点のデ−タ・フオ−マツト変換演算方式Info
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- JPS6373420A JPS6373420A JP61218314A JP21831486A JPS6373420A JP S6373420 A JPS6373420 A JP S6373420A JP 61218314 A JP61218314 A JP 61218314A JP 21831486 A JP21831486 A JP 21831486A JP S6373420 A JPS6373420 A JP S6373420A
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- 230000001131 transforming effect Effects 0.000 title abstract 3
- 238000004458 analytical method Methods 0.000 claims abstract description 9
- 238000004364 calculation method Methods 0.000 claims description 28
- 238000006243 chemical reaction Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 abstract description 12
- 230000009466 transformation Effects 0.000 abstract 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、浮動小数点のデータ・フォーマット変換演算
方式において、複数のデータ形式の浮動小数点データの
演算を行なうために、演算部と演算の中間結果の解析部
と入力側、出力側にデータ・フォーマット変換部とを備
え、変換を指示する制御信号により、演算に適合するデ
ータ・フォーマットに変換し演算の中間結果を解析して
最終出力に応じた処理を行なうことによって、データ形
式の種類に基づ（演算結果の誤差を防止する。
方式において、複数のデータ形式の浮動小数点データの
演算を行なうために、演算部と演算の中間結果の解析部
と入力側、出力側にデータ・フォーマット変換部とを備
え、変換を指示する制御信号により、演算に適合するデ
ータ・フォーマットに変換し演算の中間結果を解析して
最終出力に応じた処理を行なうことによって、データ形
式の種類に基づ（演算結果の誤差を防止する。
本発明は浮動小数点の演算方式、特にハードウェアを用
いたデータ・フォーマット変ｔａにより複数のデータ形
式の浮動小数点データの処理が可能なデータ・フォーマ
ット変換演算方式に関する。
いたデータ・フォーマット変ｔａにより複数のデータ形
式の浮動小数点データの処理が可能なデータ・フォーマ
ット変換演算方式に関する。
浮動小数点の代表的な形式には例えばＩＢＭ形式とＩＥ
ＥＥ形式とがあり、市販ＬＳＩ（大規模集積回路）はＩ
ＥＥＥ形式でありワークステーション用に用いられて
いる。一方、ホストコンピュータはＩＢＭ形式である場
合が多い。そこでワークステーションとホストコンピュ
ータの連携を考えるとデータ・フォーマット変換を行な
って適切な処理を行ないデータ形式による誤差をなくす
ことが必要とされる。
ＥＥ形式とがあり、市販ＬＳＩ（大規模集積回路）はＩ
ＥＥＥ形式でありワークステーション用に用いられて
いる。一方、ホストコンピュータはＩＢＭ形式である場
合が多い。そこでワークステーションとホストコンピュ
ータの連携を考えるとデータ・フォーマット変換を行な
って適切な処理を行ないデータ形式による誤差をなくす
ことが必要とされる。
第２図は、従来の浮動小数点演算ＬＳＩの１例を示す構
成図で、Ｉ ＥＥＥ形式による１例を示すものである。
成図で、Ｉ ＥＥＥ形式による１例を示すものである。
同図において、ＬＳＩに入力されたデータの流れは、ま
ず入力データレジスタ２１に一旦保持されたのち、Ｉ
ＥＥＥ形式による演算部２２で四則演算を行われ、その
演算結果は中間結果レジスタ２３に保持されたのち、ま
るめ処理部２４でＩＥＥＥ形式の出力データにまるめら
れ、出力データレジスタ２５に一旦保持されたのち、Ｌ
ＳＩから出力される。
ず入力データレジスタ２１に一旦保持されたのち、Ｉ
ＥＥＥ形式による演算部２２で四則演算を行われ、その
演算結果は中間結果レジスタ２３に保持されたのち、ま
るめ処理部２４でＩＥＥＥ形式の出力データにまるめら
れ、出力データレジスタ２５に一旦保持されたのち、Ｌ
ＳＩから出力される。
２種類の形式の相違が顕著に現れるのはまるめ処理であ
って、例えばＩ ＥＥＥ形式では、４通りのまるめ方が
あるが、２進法で仮数の最下位ビットの下に３ビツトを
持ち、その３ビツトをまるめるのに対して、ＩＢＭ形式
では１６進法で、４ビツトを保護桁として演算し、まる
め処理で保護桁を切捨る。従って、それぞれのまるめ処
理を終了して、一旦集積回路を出たデータの間に互換性
を持たせようとしても、演算結果としての共通性はなく
、また出力データから逆変換しても何通りかの元値が類
推可能で、従来は２木立で処理されるのが普通であった
。
って、例えばＩ ＥＥＥ形式では、４通りのまるめ方が
あるが、２進法で仮数の最下位ビットの下に３ビツトを
持ち、その３ビツトをまるめるのに対して、ＩＢＭ形式
では１６進法で、４ビツトを保護桁として演算し、まる
め処理で保護桁を切捨る。従って、それぞれのまるめ処
理を終了して、一旦集積回路を出たデータの間に互換性
を持たせようとしても、演算結果としての共通性はなく
、また出力データから逆変換しても何通りかの元値が類
推可能で、従来は２木立で処理されるのが普通であった
。
従来の浮動小数点演算ＬＳＩでは、演算後の中間結果が
一律にまるめられて出力されるため、例えばＩＢＭ形式
だけで演算された場合と、Ｉ Ｍ Ｅ形式をＩ ＥＥＥ
形式に変換後、Ｔ ＲＥＥ形式演算のＬＳＩで演算し、
その出力データをＩＢＭ形式に逆変換した場合との両者
を比較すると、仮数のビットが一致しない場合がある。
一律にまるめられて出力されるため、例えばＩＢＭ形式
だけで演算された場合と、Ｉ Ｍ Ｅ形式をＩ ＥＥＥ
形式に変換後、Ｔ ＲＥＥ形式演算のＬＳＩで演算し、
その出力データをＩＢＭ形式に逆変換した場合との両者
を比較すると、仮数のビットが一致しない場合がある。
これは、データを逆変換しても、純粋な意味では元に戻
らないということで、しかも、そのような逆変換はハー
ド上でもソフト上でも容易でなく、処理の高速化を妨げ
るばかりでもあった。
らないということで、しかも、そのような逆変換はハー
ド上でもソフト上でも容易でなく、処理の高速化を妨げ
るばかりでもあった。
本発明はこのような問題点に鑑みて創案されたもので、
異なる種類のデータ形式の浮動小数点データをサポート
することができ、かつデータ形式の違いによる誤差を防
止することができると共に、演算処理も高速な浮動小数
点の演算方式を提供することを目的としている。
異なる種類のデータ形式の浮動小数点データをサポート
することができ、かつデータ形式の違いによる誤差を防
止することができると共に、演算処理も高速な浮動小数
点の演算方式を提供することを目的としている。
第１図は本発明の原理を示す構成図である。本発明にお
いて、上記の問題点を解決するために講じられた手段は
、浮動小数点の演算部４と、演算の中間結果の解析部６
と、それらに対する入力側及び出力側の双方に配設され
たデータ・フォーマット変換部２及び７とを備え、デー
タ・フォーマットを変換するか否かを指示する制御信号
ＳＩ。
いて、上記の問題点を解決するために講じられた手段は
、浮動小数点の演算部４と、演算の中間結果の解析部６
と、それらに対する入力側及び出力側の双方に配設され
たデータ・フォーマット変換部２及び７とを備え、デー
タ・フォーマットを変換するか否かを指示する制御信号
ＳＩ。
Ｓ２を生成せしめ、異なる形式の浮動小数点データの演
算に際し前記制御信号Ｓ１の指示に基づき前記演算部４
に適合するデータ・フォーマットに変換して演算し、前
記中間結果を解析して最終出力のデータ形式に応じた処
理を行ない、その処理結果を制御信号Ｓ２の指示に基づ
き所定のデータ形式で出力する浮動小数点のデータ・フ
ォーマット変換演算方式によるものである。
算に際し前記制御信号Ｓ１の指示に基づき前記演算部４
に適合するデータ・フォーマットに変換して演算し、前
記中間結果を解析して最終出力のデータ形式に応じた処
理を行ない、その処理結果を制御信号Ｓ２の指示に基づ
き所定のデータ形式で出力する浮動小数点のデータ・フ
ォーマット変換演算方式によるものである。
本発明では、入力されるデータのフォーマットが演算部
４のフォーマットと異なる場合はデータ・フォーマット
変換部２で変換を行い、同一である場合は変換を行わな
い。両データのいずれを演算部４へ入力させるかは、制
御信号Ｓｌにより選択する。演算終了後のデータ出力に
際しても、制御信号Ｓ２により同様な変換と選択を行う
。但し、演算終了後、データ・フォーマットの変換を行
う場合は、解析部６で演算の中間結果を解析し、その解
析結果に対して、変換すべきフォーマントに応じたまる
めなどの処理を行う。このことによりデータ形式の違い
によるデータ出力の誤差をなくすことができる。このよ
うに演算の中間結果から最終出力に応じた処理を行なう
ので、誤差を防止するために最終出力を逆変換して処理
する必要はなく、演算処理の高速化が計れる。
４のフォーマットと異なる場合はデータ・フォーマット
変換部２で変換を行い、同一である場合は変換を行わな
い。両データのいずれを演算部４へ入力させるかは、制
御信号Ｓｌにより選択する。演算終了後のデータ出力に
際しても、制御信号Ｓ２により同様な変換と選択を行う
。但し、演算終了後、データ・フォーマットの変換を行
う場合は、解析部６で演算の中間結果を解析し、その解
析結果に対して、変換すべきフォーマントに応じたまる
めなどの処理を行う。このことによりデータ形式の違い
によるデータ出力の誤差をなくすことができる。このよ
うに演算の中間結果から最終出力に応じた処理を行なう
ので、誤差を防止するために最終出力を逆変換して処理
する必要はなく、演算処理の高速化が計れる。
以下、本発明を、実施例及び図面を参照して、詳細に説
明する。
明する。
第１図は本発明による浮動小数点のデータ・フォーマッ
ト変換演算方式の原理と共に１実施例を示す構成図で、
Ｉ ＥＦ、Ｅ形式の演算を行い、ＩＥＥＥＥＥＥ形式Ｍ
形式の双方に出力データの互換性を有する１例を示す図
である。第１図において、浮動小数点演算ＬＳＩは、入
力端から順に、入力データ・レジスタ１と、入力データ
をＩ ＥＥＥ形式に変換する第１のデータ・フォーマッ
ト変換部２と、プログラムに書かれている指令を判読す
るズ示しない制御部から出力され、データ・フォーマッ
ト変換するか否かを指示する第１の制御信号Ｓ、により
データ・フォーマットの選択を行なう第１のマルチプレ
クサ３と、浮動小数点のＩＥＥＥ形式演算部４と、演算
の中間結果を保持する中間結果レジスタ５と、該中間結
果の解析部６と、その解析結果をＩＢＭ形式によりまる
める第２のデータ・フォーマット変換部７と、いずれの
フォーマットで出力するかを前述の制御部から出力され
る第２の制御信号Ｓ２の指示で選択する第２のマルチプ
レクサ８と出力データ・レジスタ９とで構成されている
。これらはハードウェアとしてＬＳＩ化が可能である。
ト変換演算方式の原理と共に１実施例を示す構成図で、
Ｉ ＥＦ、Ｅ形式の演算を行い、ＩＥＥＥＥＥＥ形式Ｍ
形式の双方に出力データの互換性を有する１例を示す図
である。第１図において、浮動小数点演算ＬＳＩは、入
力端から順に、入力データ・レジスタ１と、入力データ
をＩ ＥＥＥ形式に変換する第１のデータ・フォーマッ
ト変換部２と、プログラムに書かれている指令を判読す
るズ示しない制御部から出力され、データ・フォーマッ
ト変換するか否かを指示する第１の制御信号Ｓ、により
データ・フォーマットの選択を行なう第１のマルチプレ
クサ３と、浮動小数点のＩＥＥＥ形式演算部４と、演算
の中間結果を保持する中間結果レジスタ５と、該中間結
果の解析部６と、その解析結果をＩＢＭ形式によりまる
める第２のデータ・フォーマット変換部７と、いずれの
フォーマットで出力するかを前述の制御部から出力され
る第２の制御信号Ｓ２の指示で選択する第２のマルチプ
レクサ８と出力データ・レジスタ９とで構成されている
。これらはハードウェアとしてＬＳＩ化が可能である。
上記のＬＳＩにおいて、入力データがＩＢＭ形式であっ
た場合は、第１のデータ・フォーマット変換部２で、ビ
ットの配置を転換して、Ｉ ＥＥＥ形式のフォーマット
に変換したのち、第１のマルチプレクサ３に入力する。
た場合は、第１のデータ・フォーマット変換部２で、ビ
ットの配置を転換して、Ｉ ＥＥＥ形式のフォーマット
に変換したのち、第１のマルチプレクサ３に入力する。
入力データがＩ ＥＥＥ形式である場合は、この変換部
２をバイパスして、直接筒１のマルチプレクサ３に入力
される。第１のマルチプレクサ３には、ＩＢＭ形式をＩ
ＥＥＥ形式に統合するためのデータ・フォーマット変
換を指示する第１の制御信号Ｓ、が入力され、この信号
により入力は選択されて出力される。演算部４に入力さ
れるデータはＩ ＥＥＥ形式なので、演算は支障なく行
われ、演算された素のままのデータが中間結果として、
中間結果レジスタ５に保持される。
２をバイパスして、直接筒１のマルチプレクサ３に入力
される。第１のマルチプレクサ３には、ＩＢＭ形式をＩ
ＥＥＥ形式に統合するためのデータ・フォーマット変
換を指示する第１の制御信号Ｓ、が入力され、この信号
により入力は選択されて出力される。演算部４に入力さ
れるデータはＩ ＥＥＥ形式なので、演算は支障なく行
われ、演算された素のままのデータが中間結果として、
中間結果レジスタ５に保持される。
この演算された素のままの中間結果は、解析部６で数字
列を解析され、第２のデータ・フォーマット変換部７で
ＩＢＭ形式によりまるめ処理を行われたのち、第２のマ
ルチプレクサ８に入力される。第２のマルチプレクサ８
には、出力データをＩＢＭ形式に統合するためのデータ
・フォーマット変換を指示する第２の制御信号Ｓ２が入
力されていて、ＩＢＭ形式で出力したい場合は、この信
号により選択され、前記変換部７からのＩＢＭ形式によ
る演算結果が出力データ・レジスタ９へ送られる。
列を解析され、第２のデータ・フォーマット変換部７で
ＩＢＭ形式によりまるめ処理を行われたのち、第２のマ
ルチプレクサ８に入力される。第２のマルチプレクサ８
には、出力データをＩＢＭ形式に統合するためのデータ
・フォーマット変換を指示する第２の制御信号Ｓ２が入
力されていて、ＩＢＭ形式で出力したい場合は、この信
号により選択され、前記変換部７からのＩＢＭ形式によ
る演算結果が出力データ・レジスタ９へ送られる。
一方で、前記演算された素のままの中間結果は、Ｉ Ｅ
ＥＥ形式まるめ部７ａでも従来どおりにまるめられ、Ｉ
ＥＥＥ形式で出力したい場合には、データ・フォーマ
ット変換なしを指示する前記第２の制御信号Ｓ２を入力
すれば、Ｉ ＥＥＥ形式による演算結果が出力データ・
レジスタ９へ送られる。
ＥＥ形式まるめ部７ａでも従来どおりにまるめられ、Ｉ
ＥＥＥ形式で出力したい場合には、データ・フォーマ
ット変換なしを指示する前記第２の制御信号Ｓ２を入力
すれば、Ｉ ＥＥＥ形式による演算結果が出力データ・
レジスタ９へ送られる。
尚、本実施例は、演算部がＩ ＥＥＥ形式であって、Ｉ
ＥＥＥＥＥＥ形式Ｍ形式の双方に互換性を有する例によ
り説明したが、演算部がＩＢＭ形式である場合は、各部
及び各制御信号を逆のかたちにすれば、同様な互換性を
得ることは自明の理である。
ＥＥＥＥＥＥ形式Ｍ形式の双方に互換性を有する例によ
り説明したが、演算部がＩＢＭ形式である場合は、各部
及び各制御信号を逆のかたちにすれば、同様な互換性を
得ることは自明の理である。
このように、本発明では、集祐回路内で、素のままの演
算結果から異なる形式のデータを直接に得るので、集積
回路外へ出力されたのち変換処理を行う場合と違って、
どのような計算に際しても完全にデータ形式による誤差
のない同一なデータをそれぞれのフォーマットで出力す
ることができ、しかも互換のためのハードやソフトを使
用しないので、いうまでもなく高速に処理できる。
算結果から異なる形式のデータを直接に得るので、集積
回路外へ出力されたのち変換処理を行う場合と違って、
どのような計算に際しても完全にデータ形式による誤差
のない同一なデータをそれぞれのフォーマットで出力す
ることができ、しかも互換のためのハードやソフトを使
用しないので、いうまでもなく高速に処理できる。
以上説明したとおり、本発明によれば、異なる種類の形
式の浮動小数点データをサポートすることが可能で、か
つフォーマットの変換を行っても仮数のビットを一致さ
せることが可能で、変換処理も高速に行い得る浮動小数
点のデータ・フォーマット変換演算方式を提供すること
ができる。
式の浮動小数点データをサポートすることが可能で、か
つフォーマットの変換を行っても仮数のビットを一致さ
せることが可能で、変換処理も高速に行い得る浮動小数
点のデータ・フォーマット変換演算方式を提供すること
ができる。
第１図は本発明の原理とともに１実施例を示す構成図、
第２図は従来例の構成図である。
図中、
１．２１；入力データ・レジスタ、
２．７；データ・フォーマット変換部、３．８；マルチ
プレクサ、 ４．２２；演算部、 ５．２３ｉ中間結果レジスタ、 ６；解析部、 ？ａ＋２４；まるめ部、 ９．２５；出力データ・レジスタ Ｓ Ｉ＋ Ｓ ｚ ；制御信号 である。 一；ゝ・
プレクサ、 ４．２２；演算部、 ５．２３ｉ中間結果レジスタ、 ６；解析部、 ？ａ＋２４；まるめ部、 ９．２５；出力データ・レジスタ Ｓ Ｉ＋ Ｓ ｚ ；制御信号 である。 一；ゝ・
Claims (1)
- 【特許請求の範囲】 浮動小数点の演算部（４）と、 前記演算部（４）による演算の中間結果の解析部（６）
と、 前記演算部（４）の入力側及び前記解析部（６）の出力
側にそれぞれ配設されたデータ・フォーマット変換部（
２及び７）とを備え、 データ・フォーマットを変換するか否かを指示する制御
信号Ｓ＿１、Ｓ＿２を生成せしめ、異なる形式の浮動小
数点データの演算に際し前記制御信号Ｓ＿１の指示に基
づき前記演算部（４）に適合するデータ・フォーマット
に変換して演算し、 前記中間結果を解析して最終出力のデータ形式に応じた
処理を行ない、 その処理結果を前記制御信号Ｓ＿２の指示に基づき所定
のデータ形式で出力することを特徴とする浮動小数点の
データ・フォーマット変換演算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218314A JPS6373420A (ja) | 1986-09-17 | 1986-09-17 | 浮動小数点のデ−タ・フオ−マツト変換演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218314A JPS6373420A (ja) | 1986-09-17 | 1986-09-17 | 浮動小数点のデ−タ・フオ−マツト変換演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373420A true JPS6373420A (ja) | 1988-04-04 |
Family
ID=16717905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218314A Pending JPS6373420A (ja) | 1986-09-17 | 1986-09-17 | 浮動小数点のデ−タ・フオ−マツト変換演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373420A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170635A (ja) * | 1984-09-14 | 1986-04-11 | Hitachi Ltd | 丸め制御装置 |
| JPS6198442A (ja) * | 1984-10-19 | 1986-05-16 | Nec Corp | 演算装置 |
-
1986
- 1986-09-17 JP JP61218314A patent/JPS6373420A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170635A (ja) * | 1984-09-14 | 1986-04-11 | Hitachi Ltd | 丸め制御装置 |
| JPS6198442A (ja) * | 1984-10-19 | 1986-05-16 | Nec Corp | 演算装置 |
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