JPH0795265B2 - 比較回路 - Google Patents

比較回路

Info

Publication number
JPH0795265B2
JPH0795265B2 JP9773785A JP9773785A JPH0795265B2 JP H0795265 B2 JPH0795265 B2 JP H0795265B2 JP 9773785 A JP9773785 A JP 9773785A JP 9773785 A JP9773785 A JP 9773785A JP H0795265 B2 JPH0795265 B2 JP H0795265B2
Authority
JP
Japan
Prior art keywords
data
byte
comparator
bytes
mask information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9773785A
Other languages
English (en)
Other versions
JPS61256440A (ja
Inventor
彰 山岡
健一 和田
和則 栗山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9773785A priority Critical patent/JPH0795265B2/ja
Publication of JPS61256440A publication Critical patent/JPS61256440A/ja
Publication of JPH0795265B2 publication Critical patent/JPH0795265B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02Comparing digital values

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はマスク付データの比較処理に係り、マスク付非
連続配置データを連続配置データにおきかえる再配置処
理を行うことなく、その比較処理を行うに好適なマスク
付比較処理方式に関する。
〔発明の背景〕
従来、マスク付非連続配置データと連続配置データの比
較を指定する命令を実行する計算機がすでに知られてい
る。例えば、本出願人による「HITAC Mシリーズ処理装
置(MIEXモード)」(マニュアル番号NO.8080-2-09
3)、PP.144-145参照。このような目的に使用する比較
回路では、1バイトずつ所望のデータを切り出して行う
方法や、マスク付非連続配置データを連続配置データに
おきかえたのち、比較を行う方式がとられてきた。処理
速度の点から前者より後者が優れているため後者の方式
を採用するものが多い。後者の方式について、第1図に
より説明する。
第1図はデータ幅を4バイトとした場合の一例で、第1
のマスク付非連続配置データ1「ABCD」と第2の連続配
置データ2「EFGH」の大小比較を行う処理装置を示して
いる。今、第2のデータはストレジ101に存在し、通常
のアライナ102により所望のデータの先頭バイトを左端
に位置づけ、さらに、マスク情報3の有効ビツト(“1"
の)数だけデータを出力し、残りのバイトには“0"を埋
め込む処理が行われる。図の例ではマスク情報が“010
1"であるから(“1"の個数は2つ=比較すべきバイトは
2バイト)「EFGH」の左端より比較すべきバイトの数2
バイトのデータが選ばれ、右2バイトには、“0"が埋め
込まれる(「EFOO」で示す)。
第1のデータ1は、再配置回路100によりマスク情報3
に従つて再配置される。図の例では、第1のデータ「AB
CD」より、マスク情報“0101"の“1"の部分のデータ
「B」,「D」が抽出され、左端より順次配置し、残り
のバイト位置には“0"が埋め込まれる。この様にして得
られる再配置後のデータ4「BDOO」と第2のデータ2
「EFOO」との間で、通常の4バイト比較器103を用いて
大小比較が行われ、再配置後のデータ4「BDOO」と第2
のデータ2「EFOO」が一致した場合線CCを“0"に、デー
タ4<データ2の場合線CCを“1"に、データ4>データ
2の場合線CCを“2"とする。こうして、所望の比較結果
を得ることができる。
再配置回路100の例として、特開昭55-115150号公報(特
願昭54-20562号に示されている回路を第2図に示す。マ
スク付非連続配置データ1を、任意の方向に桁移動でき
るシフタ202を利用し、マスク情報3に従つて、第1の
データ1と該シフタ202の出力のいずれか一方を、各バ
イト位置ごとに選択してデータの再配置を行うものであ
る。制御回路201の詳細については、同号公報に説明さ
れているので、ここでは説明を省略する。
以上の様に、マスク付非連続配置データの比較処理に於
ては、再配置回路100を用いて一旦連続配置データに変
換するステツプと、連続配置データ間の比較を行うステ
ツプの2つのステツプから成つていた。第1図及び第2
図の例では、汎用の4バイト比較器103(4バイト加減
算器でも可)や汎用のシフタ202が活用できるため、マ
スク付非連続配置データを処理するために付加すべきハ
ードウエア量は少なくて済むという利点があるが、反
面、一旦再配置を行う処理ステツプを必要とするため、
処理時間が多くかかるという欠点があつた。
〔発明の目的〕
本発明の目的は、非連続側のデータの再配置を要しない
比較回路を提供することにある。
〔発明の概要〕
本発明は、非連続配置の第1のデータのiバイト目(i
=0,1,…,N−1)と、連続配置の第2のデータのi,i−
1,…,0バイト目との間の全部又は一部に各々バイト比較
器を設けて、各々バイト比較器の比較結果とマスク情報
によつて、第1及び第2のデータの大小比較を行うこと
を特徴とするものである。
〔発明の実施例〕
以下、本発明の第1の実施例を第3図,第4図、第5
図、第6図により説明する。
第3図は本発明の第1の実施例を示すブロツク図で、4
バイト構造のデータの比較を行う場合の構成例を示して
いる。第1のデータ1「ABCD」と第2のデータ2「EFG
H」の間でマスク情報3(本例では“0101")に従い大小
比較を行い、一致している場合線CCを“0"に、第1のデ
ータ<第2のデータである場合線CCを“1"に、第1のデ
ータ>第2のデータである場合線CCを“2"にするものと
する。
第1のデータ1のiバイト目(i=0,1,2,3)と第2の
データ2のjバイト目(j=0,…,i)の間にバイト比較
器ij(ij=00,10,11,20,21,22,30,31,32,33)が設けら
れ、それらバイト比較器の活性化は、マスク情報3を入
力とするデコーダ5の出力Eij(ij=00,10,11,20,21,2
2,30,31,32,33)により制御される。バイト比較器ijの
出力Cijは大小関係決定回路6に送られ、ここで、CCが
決定される。
第4図は、第3図のバイト比較器ijの動作を説明する図
で、X,Yは1バイトのデータ、Eは活性化制御線であ
り、“0"で不活性、“1"で活性化を行う。Zは、“0"又
は“1"又は“2"であり、E=“0"又はX=YのときZ=
“0",E=“1"かつX<YのときZ=“1",E=“1"かつX
>YのときZ=“2"と動作する。
第5図は、第3図のデコーダ5の動作を説明する図で、
4ビツトのマスク情報に従つて、線Eijを“0"又は“1"
に設定する。
第6図は、第3図の大小関係決定回路6の一構成例を示
している。デコーダ5の出力線E10とE11は第5図のデコ
ーダ例から明らかな様に同時に“1"にならず、バイト比
較器10と11は同時に活性化されることはない。従つて線
C10とC11が共に≠“0"の値をとることはない。同様に、
線C20とC21とC22の内2つ以上が同時に≠“0"になら
ず、又、同様に線C30とC31とC32とC33の内2つ以上が同
時に≠“0"にはならない。一方、線C00≠“0"の場合
は、アンド回路61,62,63が共に成立しないので線CCには
線C00がそのまま出力される。線C00=“0"でかつ線C10
とC11のいずれかが≠“0"の場合は、アンド回路61のみ
が成立し、線CCとして線C10かC11の≠“0"の値が出力さ
れる。以下同様に、もし、線Cijに≠“0"のものがある
場合にはiが小さい方の線CijをCCとして出力し、も
し、線Cijが全て“0"ならば線CCには“0"を出力する。
例えば、マスク情報が“0101"の場合、第5図のデコー
ダ例に従つて線E10とE31が“1"となり、他は“0"にな
る。バイト比較器10では第1のデータの1バイト目のデ
ータ「B」と第2のデータの0バイト目のデータ「E」
の大小比較が行われ、又バイト比較器31では、第1のデ
ータの3バイト目「D」と第2のデータの1バイト目
「F」の大小比較が行われ、それぞれの結果は線C10,C
31に反映される。他のバイト比較器は全て不活性化され
るため、線C00=C11=C20=C21=C22=C30=C32=C33
“0"である。「B」≠「E」の場合線C10≠“0"となる
ため、第6図の大小関係決定回路では、線CCとして線C
10を出力し、「B」=「E」かつ「D」≠「F」の場
合、線C10=“0",C31≠“0"となるため線CCとして線C31
を出力し、「B」=「E」かつ「D」=「F」の場合、
線C10=“0",C31=“0"となるため線CCとして“0"を出
力する。すなわち、2バイトのデータ「BD」と「EF」の
大小比較を行つたと同じであり、所望の大小比較結果が
線CCに得られたことになる。
この様にして、マスク付非連続配置データ1と連続配置
データ2とのマスク情報3に従つた大小比較処理が、再
配置を行うことなく1つのステツプで実行可能である。
又、本実施例によれば、連続配置データの不要バイト
(マスク情報“0101"の例では右の2バイト)への“0"
の埋込みが不要となる効果がある。
第2の実施例を、第7,8,9,10図により説明する。
第7図は本発明の第2の実施例を示すブロツク図で、や
はり4バイト構造で示している。
第1の実施例と異なる点は、第2の連続配置データ2の
位置合わせにある。第1の実施例では、第2のデータの
先頭バイト(図では「E」で示した)を左端に位置させ
た、いわゆる左詰めであつたが、第2の実施例では、マ
スク情報3の先頭ビツトが“1"のときのみ左詰めにし、
先頭ビツトが“0"のときには右へ余分に1〜3バイトシ
フトしたものを第2のデータ2′とする。例えば、第8
図に示した様に、マスク情報3の先頭から“0"の繋がる
数だけ右にシフトした(ただし、“0000"は便宜上“000
1"と同じとした)ものを第2のデータ2′とする。この
操作は、デコーダ5′から線50を介して、通常のアライ
ナ102のシフト数を一部補正することで、より少ないハ
ードウエアの増加で実現することが出来る。
この様な位置合わせを行うことにより、第2のデータの
先頭バイトは、第1のデータの先頭バイトが有効な場合
(マスク情報先頭ビツトが“1")にしか使用されないた
め、第1の実施例第3図のバイト比較器10,20,30は不要
となり、第7図の構成となる。第2のデータ2′の位置
合わせを第8図の様にした場合、第7図のデコーダ5′
は第9図の様になる。デコーダ5′の出力線Ejj′(i
j′=00′,11′,21′,22′,31′,32′,33′)に従つて
バイト比較器ij′が活性化され、バイト比較器ij′の出
力線Cij′は大小関係決定回路6′に送られ最終の比較
結果CCが生成される。大小関係決定回路6′の一構成例
は第10図に示した。
例えば、マスク情報が“0101"の場合で説明すると、第
8図に従い通常シフトより余分に右に1バイトシフトさ
れ第2のデータ2′は「XEFG」という位置合わせにな
る。デコーダ5′は第9図に従い、線E11′=E32′=1,
線E00′=E21′=E22′=E31′=E33′=0を出力す
る。バイト比較器11′では第1のデータの1バイト目
「B」と第2のデータの1バイト目「E」の大小比較が
行われ、バイト比較器32′では第1のデータの3バイト
目「D」と第2のデータの2バイト目「F」の大小比較
が行われ、それぞれの比較結果は線C11,′,C32′に反
映される。他のバイト比較器は全て不活性化されるた
め、線C00′=C21′=C22′=C31′=C33′=“0"であ
る。大小関係決定回路6′ではこれにともない、線
C11′≠0のとき線CCとして線C11′を、線C11′=0の
とき線CCとして線C32′を出力する。
これで、2バイトデータ「BD」と「EF」の比較結果が線
CCに得られる。
この様にしてマスク情報3の先頭ビツトが“0"の場合
に、連続配置データの位置合わせをかえることにより、
バイト比較器の数を減じることが出来る〔第1の実施例
で10個必要だつたバイト比較器が第2の実施例では7個
で済む。〕。又、第1の実施例同様、第2のデータの不
要バイトへの“0"埋込みが必要なくなる効果があること
は言うまでもない。
〔発明の効果〕
本発明によれば、マスク付非連続配置データを連続配置
データにおきかえる再配置処理ステツプを省略できるの
で、マスク付比較処理が高速に行える効果がある。
【図面の簡単な説明】
第1図は従来のマスク付比較処理を示す一例のブロツク
図、第2図は第1図の再配置回路100の一例のブロツク
図、第3図は本発明の第1の実施例を示すブロツク図、
第4図は第3図のバイト比較器の動作説明図、第5図は
第3図のデコーダ5の動作説明図、第6図は第3図の大
小関係決定回路6の一例の回路図、第7図は本発明の第
2の実施例を示すブロツク図、第8図は第7図の第2の
データ2′の位置合わせを示す図、第9図は第7図のデ
コーダ5′の動作説明図、第10図は第7図の大小関係決
定回路6′の一例の回路図である。 00,10,11,20,21,22,30,31,32,33……バイト比較器、0
0′,11′,21′,22′,31′,32′,33′……バイト比較
器、5,5′……マスク情報のデコーダ、6,6′……大小関
係決定回路。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】最大Nバイトの第1のデータの内、その第
    1のデータの各バイトに対応したビットを有する最大N
    バイトのマスク情報で指定された一つまたは複数の特定
    位置のバイトの組からなる第1の部分データと、最大N
    バイトの第2のデータの内、該マスク情報で指定された
    先頭位置にある、該第1の部分データと同数のバイト数
    を有する第2の部分データとを比較する比較回路であっ
    て、 該第1のデータのi番目のバイト(i=0,1,,…,N−
    1)と、該第2のデータのj番目のバイト(但し、jは
    iと等しいかそれより大きい)とを比較する複数の比較
    器と、 該複数の比較器の内、該第1の部分データに属すべきバ
    イトと該第2の部分データに属すべきバイトがともに入
    力されている比較器での比較を有効とするように、上記
    マスク情報を解読して各比較器での比較を有効とするか
    否かを制御するデコーダと、 該複数の比較器の内、該デコーダで有効とされた比較器
    の出力に基づいて、該第1、第2のデータの大小を判別
    する回路とを有する比較回路。
  2. 【請求項2】最大Nバイトの第1のデータの内、その第
    1のデータの各バイトに対応したビットを有する最大N
    バイトのマスク情報で指定された一つまたは複数の特定
    位置のバイトの組からなる第1の部分データと、最大N
    バイトの第2のデータの内、該マスク情報で指定された
    先頭位置にある、該第1の部分データと同数のバイト数
    を有する第2の部分データとを比較する比較回路であっ
    て、 該マスク情報の先頭部にある値0のビットの数だけ、該
    第2のデータを後尾側にシフトするアライナと、 該第1のデータの0番目のバイトと、該第2のデータの
    0番目のバイトとを比較する一つの比較器と、 該第1のデータのi番目のバイト(i=1,,…,N−1)
    と、該シフト後の第2のデータのj番目のバイト(但
    し、jはiと等しいかそれより大きい)とを比較する複
    数の比較器と、 該一つの比較器と該複数の比較器との内、該第1の部分
    データに属すべきバイトと該第2の部分データに属すべ
    きバイトがともに入力されている比較器での比較を有効
    にするように、上記マスク情報を解読して各比較器での
    比較を有効とするか否かを制御するデコーダと、 該一つの比較器と該複数の比較器の内、該デコーダで有
    効とされた比較器の出力に基づいて、該第1、第2のデ
    ータの大小を判別する回路とを有する比較回路。
JP9773785A 1985-05-10 1985-05-10 比較回路 Expired - Fee Related JPH0795265B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9773785A JPH0795265B2 (ja) 1985-05-10 1985-05-10 比較回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9773785A JPH0795265B2 (ja) 1985-05-10 1985-05-10 比較回路

Publications (2)

Publication Number Publication Date
JPS61256440A JPS61256440A (ja) 1986-11-14
JPH0795265B2 true JPH0795265B2 (ja) 1995-10-11

Family

ID=14200206

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9773785A Expired - Fee Related JPH0795265B2 (ja) 1985-05-10 1985-05-10 比較回路

Country Status (1)

Country Link
JP (1) JPH0795265B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0668039B2 (ja) * 1987-03-17 1994-08-31 住友ダウ株式会社 熱可塑性樹脂用有機金属系着色剤
WO2002086717A1 (en) * 2001-04-16 2002-10-31 Xaxon R & D Corporation Computer virus check device and method

Also Published As

Publication number Publication date
JPS61256440A (ja) 1986-11-14

Similar Documents

Publication Publication Date Title
US4761760A (en) Digital adder-subtracter with tentative result correction circuit
US4172288A (en) Binary or BCD adder with precorrected result
US4685078A (en) Dual incrementor
JPH0795265B2 (ja) 比較回路
JPH06187248A (ja) データエラー検出訂正制御回路
JPH0371329A (ja) 算術論理演算処理装置の演算制御回路
US5357235A (en) Parallelized magnitude comparator
US6005502A (en) Method for reducing the number of bits needed for the representation of constant values in a data processing device
US20040128479A1 (en) Method and apparatus for variable length instruction parallel decoding
US5687340A (en) Reduced area floating point processor control logic utilizing a decoder between a control unit and the FPU
US5220670A (en) Microprocessor having ability to carry out logical operation on internal bus
US6631393B1 (en) Method and apparatus for speculative addition using a limited carry
JPH0619700B2 (ja) 演算装置
JPS59229659A (ja) デ−タ処理方式
US5912677A (en) Method for forming a sum in a signal processing system
JPH038016A (ja) ラッチデータビット操作回路
JP3125436B2 (ja) ビットオフセット量計算装置
JP3776652B2 (ja) ベクトル演算装置
JP2001005664A (ja) 演算処理装置
JP2564881B2 (ja) ビット列比較方式
JPS5960647A (ja) メモリアクセス制御方式
JPS6373420A (ja) 浮動小数点のデ−タ・フオ−マツト変換演算方式
JPH09326707A (ja) 可変長符号復号化演算処理装置
JPS61100836A (ja) 移動命令論理比較命令処理方式
JPH0619705A (ja) パイプライン制御方式

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees