JPH09326707A - 可変長符号復号化演算処理装置 - Google Patents

Abstract

(57)【要約】 【課題】音声や画像等の圧縮技術として利用される可変
長符号は、通常データを取り扱う際に用いる固定長符号
との相互変換を行うときに、処理系に大きな処理能力を
要し、汎用プログラマブル演算処理装置を用いる場合、
リアルタイム性が失われ、変換処理専用ハードウエアを
搭載する場合、コストアップとなり、処理の柔軟性が失
われる。 【解決手段】ＣＰＵに可変長符号を復号するための処理
回路を内蔵し、これを可変長符号復号命令で制御し駆動
することによって、可変長符号の処理を迅速に行う。可
変長符号復号命令の演算結果は、可変長符号復号用テー
ブルインデックスとして直接利用可能なビット形式で出
力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプログラム可能な演
算処理装置、特にマイクロプロセッサのような汎用の演
算処理装置に関する。

【０００２】

【従来の技術】コンピュータによりマルチメディア情報
を扱う場合、圧縮された音声や画像の情報を扱うことが
不可欠である。現在では、音声画像情報の圧縮手法に、
ハフマン符号などの可変長符号（バリアブル・レングス
・コード、以下ＶＬＣと略す）が広く用いられている。
ＶＬＣ演算処理は、ハフマン符号化等によって可変長符
号化された情報を、元の固定長符号に逆変換する際に用
いる処理である。例示すると圧縮された動画像の再生処
理が代表的な例である。例えば、ＭＰＥＧやＪＰＥＧな
どの標準は、この可変長符号を用いて情報圧縮を実現し
ている。

【０００３】これらの手法により圧縮された情報を、元
の情報に展開する際には、初めに可変長符号から固定長
符号に変換する必要がある。

【０００４】この変換処理を行う回路は、音声画像情報
を展開するための専用回路として既に知られている。例
えば、特開平４−１３３５２２号公報に記載されている
方法がある。

【０００５】このようなＶＬＣ処理回路は、音声画像情
報を展開するための専用チップに搭載されることが多
い。例えば、ＭＰＥＧデコード処理専用チップには、通
常ＶＬＣ処理回路が搭載されている。

【０００６】ところで、ＶＬＣ処理を専用のチップでは
なく、汎用のプログラマブル演算処理装置によって処理
したいという要求がある。これは主に、低コスト化のた
めや、処理の柔軟性を考慮するためである。例えば、汎
用のコンピュータに搭載されている汎用のプロセッサに
よって、ＭＰＥＧデコード処理を行うといった要求があ
る。

【０００７】汎用プログラマブル演算処理装置（以下、
ＣＰＵと略す）でＶＬＣ処理を行う場合、ＣＰＵに対す
る命令語を複数組み合わせることで処理を実現する必要
がある。

【０００８】例えば、『インターフェース』誌（ＣＱ出
版社）１９９３年３月号「動画圧縮技術の最新情報レポ
ート」に記載されている米国カリフォルニア大学バーク
レイ校のＭＰＥＧデコードソフトウエアは、図１３に示
すような次の手順で処理を行っている。但し、説明の簡
単のため、図１３では手順を簡略化して示してある。

【０００９】図１３に示すように、初めにＣＰＵが可変
長符号列を受け取る。ＣＰＵは、先頭の８ビット分のデ
ータを取り出し、この情報を元にメモリアドレス情報を
生成し、メモリ素子をリードアクセスすることで２５６
エントリのテーブル参照を行い、所望の固定長符号を得
る。

【００１０】但し、初めに取りだした８ビット分のデー
タに、必要な情報が充分に含まれていない場合には、後
に続く２ビットまたは４ビットないしは８ビット分のデ
ータを更に連結して、先ほどとは別のテーブル参照を行
うことで、所望の固定長符号を得る。

【００１１】これに続けて、次の情報を取り出すため
に、ＣＰＵは、先ほどテーブル参照によって取り出した
情報に基づいて、元の可変長符号列に対して任意長のシ
フト処理を施す。

【００１２】また、例えば、特開昭６１−２３０５２５
号公報に記載されている方法でも、上述の方法と基本的
に同様の処理を行うことで、可変長符号の固定長符号化
処理を行っている。

【００１３】しかし、以上述べたような従来技術には、
以下に示すような課題があった。

【００１４】

【発明が解決しようとする課題】上述した従来技術によ
れば、ＣＰＵによってＶＬＣ処理を行うためには、大き
なテーブルが複数個必要になるうえ、ＣＰＵが１処理毎
に数十ステップ程度のループ状のコードを処理する必要
がある。さらに、概ループ状のコードには条件分岐命令
が多く含まれるため、ＣＰＵのパイプライン動作を乱す
要因となる。

【００１５】これらの理由によって、可変長符号の固定
長符号化処理は、その前後に連なる関連した別の処理と
比較して、処理に時間がかかる。その結果、概処理が律
速となって全体の処理性能が低下する。ＶＬＣを用いる
処理の中には、リアルタイム性を要求されるアプリケー
ションが多く含まれるため、全体のパフォーマンスが下
がってしまうという問題があった。

【００１６】

【課題を解決するための手段】上記課題は、ＣＰＵを、
外部との情報の入出力を行う入出力制御部と、演算デー
タを一時的に保持するデータレジスタと、命令語を一時
的に保持する複数個の命令レジスタと、外部から与えら
れる複数群の命令語を選別して複数の命令レジスタにそ
れぞれ格納する命令制御部と、数値演算と論理演算を行
う数値論理演算部と、可変長符号復号処理部とを持ち、
第一群の命令語は第一の命令レジスタに格納され、第二
群の命令語は第二の命令レジスタに格納され、前記第一
の命令レジスタは前記数値論理演算部を駆動する信号を
出力し、前記第二の命令レジスタは前記可変長符号復号
処理部を駆動する信号を出力することを特徴とするプロ
グラム可能な演算処理装置とすることで解決される。

【００１７】

【発明の実施の形態】以下、本発明の詳細について、図
面を用いて説明する。

【００１８】図１に本発明の一実施例のブロック図を示
す。図１で、１はＣＰＵ、２はバス、１０１は入出力制
御部、１０２はデータレジスタ、１０３は数値論理演算
部（以下、ＡＬＵと略す）、１０４は可変長符号復号処
理部（以下、ＶＬＣＵと略す）、１０５は命令制御部、
１０６はＡＬＵ用の命令レジスタ、１０７はＶＬＣＵ用
の命令レジスタ、１１１はデータレジスタのロードスト
ア用の命令レジスタである。

【００１９】また、図２は本発明の一実施例の装置全体
のブロック図である。図２で、３は記憶装置、４は入出
力装置である。ＣＰＵ１の内部構成は、図１に示した内
部構成を想定している。記憶装置３は、その内部に、Ｃ
ＰＵ１を動作させるための命令コードや、ＣＰＵ１で処
理するための演算データを、記憶している。命令コード
や演算データは、入出力装置４を経由して、外部から記
憶装置３へ書き込まれ、また演算した結果データの一部
は、同様に入出力装置４を経由して外部に出力される。

【００２０】次に図１と図２を用いて、実施例の動作に
ついて説明する。

【００２１】命令制御部１０５が記憶装置３から命令コ
ードを取り出し、それがデータロードに関わる命令語で
あることを検出すると、概命令語を命令レジスタ１１１
に書き込む。命令レジスタ１１１は概命令語を書き込ま
れると、データレジスタ１０２を制御して、記憶装置３
に格納されているデータを、入出力制御部１０１を経由
して、データレジスタ１０２に書き込む。

【００２２】以上の動作によって、演算に必要なデータ
が、データレジスタ１０２に格納される。

【００２３】また、命令制御部１０５が記憶装置３から
命令コードを取り出し、それが数値演算や論理演算に関
わる命令語であることを検出すると、概命令語を命令レ
ジスタ１０６に書き込む。命令レジスタ１０６は概命令
語を書き込まれると、データレジスタ１０２を制御して
演算に必要なデータを取り出し、また、ＡＬＵ１０３を
制御して概データを元に演算処理を実行し、再びデータ
レジスタ１０２を制御して演算結果のデータをデータレ
ジスタ１０２に格納する。

【００２４】以上の動作によって、数値演算処理または
論理演算処理が実行され、演算結果はデータレジスタ１
０２に格納される。

【００２５】また、命令制御部１０５が記憶装置３から
命令コードを取り出し、それが可変長符号復号処理に関
わる命令語であることを検出すると、概命令語を命令レ
ジスタ１０７に書き込む。命令レジスタ１０７は概命令
語を書き込まれると、データレジスタ１０２を制御して
可変長符号復号処理に必要なデータを取り出し、また、
ＶＬＣＵ１０４を制御して概データを元に可変長符号復
号処理を実行し、再びデータレジスタ１０２を制御して
処理結果のデータをデータレジスタ１０２に格納する。

【００２６】以上の動作によって、可変長符号復号処理
が実行され、処理結果はデータレジスタ１０２に格納さ
れる。

【００２７】また、命令制御部１０５が記憶装置３から
命令コードを取り出し、それがデータストアに関わる命
令語であることを検出すると、概命令語を命令レジスタ
１１１に書き込む。命令レジスタ１１１は概命令語を書
き込まれると、データレジスタ１０２を制御して、デー
タレジスタ１０２に格納されているデータを、入出力制
御部１０１を経由して、記憶装置３に書き込む。

【００２８】以上の動作によって、演算処理結果のデー
タが、記憶装置３に格納される。

【００２９】比較のため、図３に従来技術を用いた従来
例のブロック図を示す。

【００３０】図３に示した従来例の動作は、図１に示し
た実施例の動作と比較すると、演算処理を全てＡＬＵ１
０３によって処理する点が異なる。この相違点につい
て、次に詳しく説明する。

【００３１】図４は、図３に示した従来例によって可変
長符号の固定長変換処理を行う場合の、処理の流れを示
している。この処理の流れは、前出の米国カリフォルニ
ア大学バークレイ校のＭＰＥＧデコードソフトウエアで
実現されているものである。概処理は大きく３段階に分
かれている。

【００３２】第一段階４０１は、レジスタセットに格納
されている元データを、テーブル参照のためにインデッ
クス値に変換する処理を行う。第一段階の処理には、最
大３回の数値比較処理と、任意ビット長の右シフト処理
とが含まれる。

【００３３】第二段階４０２の処理は、可変長符号を固
定長符号に変換するために用意されているテーブルを、
第一段階の処理で生成したインデックス値を用いて参照
する処理を行う。この処理には、配列要素へのアクセス
処理、即ち、メモリアドレス生成及びメモリリード処理
が含まれる。

【００３４】第三段階４０３の処理は、４０２でテーブ
ル参照したデータの一部を用いて、元データの一部を取
り除き、新たに別のデータをつけ加える処理を行う。こ
の処理には、任意ビット長の左シフト、数値比較、固定
ビット長のシフトとデータコピー、及び任意ビット長の
右シフトとが含まれる。

【００３５】実際の処理では、ここに示した処理を、固
定長データを一つ取り出すごとに１回の割合で繰り返し
処理する必要がある。即ち、概処理を１回行うだけに必
要な最大時間が、固定長データを処理する最大速度を決
定することになる。

【００３６】ここで仮に、図４に実線の長方形で示した
各処理単位について、実際の処理に１クロックの時間を
要するものと仮定する。この仮定によれば、この処理に
は最大１０クロックを要することになる。

【００３７】次に、図５は、図１に示した実施例によっ
て可変長符号の固定長変換処理を行う場合の、処理の流
れを示している。

【００３８】前記の例と同じように、概処理は大きく３
段階に分かれている。

【００３９】第一段階４１１は、レジスタセットに格納
されている元データを、テーブル参照のためにインデッ
クス値に変換する処理を行う。この実施例では、ＶＬＣ
ＵによってＶＬＣ演算を処理し、その結果を直接インデ
ックス値として用いることができる。このため図４で、
数値比較処理やビットシフト処理などに要していたステ
ップは省略できる。

【００４０】第二段階４１２の処理は、可変長符号を固
定長符号に変換するために用意されているテーブルを、
４１１で生成したインデックス値を用いて参照する処理
を行う。前記の例と同じように、この処理には、配列要
素へのアクセス処理、即ち、メモリアドレス生成及びメ
モリリード処理が含まれる。

【００４１】第三段階４１３の処理は、テーブル参照し
たデータの一部を用いて、元データの一部を取り除き、
新たに別のデータをつけ加える処理を行う。第一段階を
ＶＬＣＵによって処理する場合、従来例とは異なり、第
三段階の処理でビット単位のシフトを行う必要がない。
このため、第三段階の処理には、オフセット値の算術減
算と算術加算、数値比較、固定長データのコピーが含ま
れる。

【００４２】従来例と同じように、実際の処理では、こ
こに示した処理を、固定長データを一つ取り出すごとに
１回の割合で繰り返し処理する必要がある。

【００４３】ここで従来例と同様、図５に実線の長方形
で示した各処理単位について、実際の処理に１クロック
の時間を要するものと仮定する。この仮定によれば、こ
の処理は最大６クロックで実行可能である。

【００４４】次に図６は、実施例に示したＣＰＵを動作
させるための命令語の例を示している。ここに例示して
いるのは、５オペランドのＶＬＣ命令である。オペラン
ドのうち、三つは入力データを、二つが出力データを示
す。

【００４５】図６で、３００は５オペランドＶＬＣ命令
書式、３０１は可変長符号列が格納されているソースデ
ータ、３０２はソースデータの走査を開始するビット位
置を示すオフセットデータ、３０３はソースデータから
取り出す最大ビット幅を示すビット幅データ、３０４は
テーブル参照のためのインデックス値を出力するパター
ンデータ、３０５は走査を行って読み飛ばしを行ったビ
ットの数を示す走査長データ、をそれぞれ示す。

【００４６】３０１、３０２、３０３に適切な入力デー
タをセットしてＶＬＣ命令を呼び出すことによって、３
０４、３０５の出力データを得ることができる。

【００４７】次に図７は、図６に示した命令コードを実
行する際の、動作の一例を示している。ここでは図７に
示すようなデータ値が、各オペランドに与えられている
ものとする。

【００４８】初めに、オフセットデータ３０２に値“１
７”が格納されているため、ソースデータ３０１の最上
位ビットから、即ち最左端から１７ビット分のデータは
読み飛ばされて無視される。

【００４９】続いて、１８ビット目から下位ビットに向
かって、即ち右方向に向かってビット走査を行い、最初
に非ゼロ値を発見した２６ビット目で走査を停止する。
この走査の際には、何ビット分の走査を行ったかをカウ
ンタ等によって計測しながら行う。

【００５０】次に、ビット幅データ３０３には値“６”
が格納されているため、２６ビット目から６ビット分の
データを、パターンデータ３０４として出力する。同時
に、先に走査の際にカウントしていた値を走査長データ
３０５として出力する。この例の場合は、パターンデー
タ３０４にはビット列“１００１０１”を、走査長デー
タ３０５には値“８”を、それぞれ出力する。

【００５１】次に図８は、上記実施例に示したＣＰＵを
動作させるための命令語の別の例を示している。ここに
例示しているのは、３オペランドのＶＬＣ命令である。
オペランドのうち、二つは入力データを、一つが出力デ
ータを示す。３オペランド命令は、先に示した５オペラ
ンド命令よりも、一般に簡単なハードウエアで実現でき
るという特徴がある。

【００５２】図８で、３１０は３オペランドＶＬＣ命令
書式、３１１は可変長符号列が格納されているソースデ
ータ１、３１２はソースデータ１の走査を開始するビッ
ト位置を示すオフセットデータ３１２１と、ソースデー
タ１から取り出す最大ビット幅を示すビット幅データ３
１２２とを含むソースデータ２、３１３はテーブル参照
のためのインデックス値を出力するパターンデータ３１
３１と、走査を行って読み飛ばしを行ったビットの数を
示す走査長データ３１３２とを含むディスティネーショ
ンデータ、をそれぞれ示す。

【００５３】３１１、３１２に適切な入力データをセッ
トしてＶＬＣ＿Ｚｅｒｏ命令を呼び出すことによって、
３１３の出力データを得ることができる。

【００５４】なお、ここでは命令語をＶＬＣ＿Ｚｅｒｏ
として記載しているが、これを例えばＶＬＣ＿Ｏｎｅと
することで、非ゼロ値の走査ではなく、ゼロ値の走査を
行うようにすることも可能である。この機能は多様な可
変長符号に対応するために有用であり、後に述べるＶＬ
ＣＵの内部構成には、非ゼロ値を走査する機能と、ゼロ
値を走査する機能の両方を兼ね備える構成を記載してあ
る。

【００５５】次に図９は、図８に示した命令コードを実
行する際の、動作の一例を示している。ここでは図９に
示すようなデータ値が、各オペランドに与えられている
ものとする。

【００５６】初めに、オフセットデータ３１２１に値
“１７”が格納されているため、ソースデータ３１１の
最上位ビット、即ち最左端から１７ビット分のデータは
読み飛ばされて無視される。

【００５７】続いて、１８ビット目から下位ビットに向
かって、即ち右方向に向かってビット走査を行い、最初
に非ゼロ値を発見した２６ビット目で走査を停止する。
この走査の際には、何ビット分の走査を行ったかをカウ
ンタ等によって計測しながら行う。

【００５８】次に、２６ビット目はそのまま１ビットだ
けスキップして読み飛ばす。２６ビット目を１ビットだ
けスキップするのは、このビットが常に１値を示すこと
が明らかであるため、パターンデータとして出力しても
情報量を持たないためである。

【００５９】次に、ビット幅データ３１２２には値
“６”が格納されているため、２７ビット目から６ビッ
ト分のデータを、パターンデータ３１３２として出力す
る。同時に、先に走査の際にカウントしていた値を走査
長データ３１３１として出力する。この例の場合は、パ
ターンデータ３１３２としてはビット列“００１０１
１”が、走査長データ３１３１としては値“８”を出力
する。この二つの値を混合して、ディスティネーション
データ３１３として出力する。

【００６０】なお、以上述べた実施例では、命令語とし
て“ＶＬＣ”や“ＶＬＣ＿Ｚｅｒｏ”といった名称を用
いたが、これはもちろん一例であり、名称は任意のもの
で構わない。また、５オペランドＶＬＣ命令と、３オペ
ランドＶＬＣ命令とを例示したが、これらももちろん一
例であり、同等の機能を実現するものであれば、オペラ
ンドの数に依存するものではない。

【００６１】次に図１０は、図１に示したＶＬＣＵ１０
４の内部構成の概要を示している。図１０で、２０１は
ビット反転手段、２０２は任意長のビットマスク手段、
２０３はビット列から非ゼロ値を走査する非ゼロ値走査
手段、２０４は数値をデコードするデコード手段、２０
５は走査結果を数値に変換するエンコード手段、２０６
は減算手段、２０７は加算手段、２０８は任意ビット長
の左シフト手段、２０９は任意ビット長の右シフト手
段、２１０はビット単位での混合を行うマージ手段、２
２０はソースデータ入力部、２２１はオフセットデータ
入力部、２２２はビット幅データ入力部、２２３は演算
結果出力部である。

【００６２】続いてＶＬＣＵの動作について説明する。
本実施例では、図１０に示すＶＬＣＵによって、図８及
び図９に示したＶＬＣ命令コードを実行するものとして
記述する。

【００６３】初めに、３１１のソースデータ１をソース
データ入力部２２０に、ソースデータ１の走査を開始す
るビット位置を示すオフセットデータ３１２１をオフセ
ットデータ入力部２２１に、ソースデータ１から取り出
す最大ビット幅を示すビット幅データ３１２２をビット
幅データ入力部２２２に、それぞれ入力する。

【００６４】ソースデータ１は、ビット反転手段２０１
で、非ゼロ走査の場合はそのまま透過伝達し、ゼロ走査
の場合はビット反転処理を行う。

【００６５】続いて、オフセットすべきデータビット列
をマスクする処理を行う。入力されたオフセットデータ
３１２１をデコード手段２０４によってデコードし、マ
スクパターンを生成する。例えば、オフセットデータと
して“１７”を入力された場合は、最上位から１７ビッ
トだけ“０”を、残りのビット位置には“１”をセット
したマスクパターンデータを生成する。このパターンデ
ータを利用して、ビットマクス手段２０２で、ソースデ
ータのうち不要な部分のマスク処理を行う。

【００６６】次に非ゼロ値走査手段２０３では、マスク
処理の結果として得られたビット列データを、最上位ビ
ットから非ゼロ走査を行い、非ゼロ値が現れるビット位
置を検出する。ここで得られたビット位置情報はエンコ
ード手段２０５によってエンコードされ、走査結果とし
て後段の加算器２０７と減算器２０６とに送られる。

【００６７】減算器２０６は、上記の走査結果の値か
ら、オフセットデータ３１２１の値を減ずる。この減算
により、実際に走査したビット幅の値を得る。

【００６８】左シフト手段２０８は、この減算結果を受
け取り、ビット幅データ３１２２の値だけの左シフトを
行う。この左シフトにより、減算結果、即ち、走査した
ビット幅データのビット位置が適切な位置に調整され
る。

【００６９】加算器２０７は、上記の走査結果と、ビッ
ト幅データ３１２２とを加算する。この結果を右シフト
手段２０９にシフト量として送り、ソースデータ１を右
シフトする。この右シフトにより、テーブルインデック
ス用としてのパターンデータの最下位ビットの位置が適
切に調整される。

【００７０】最後にマージ手段２１０で、左シフト手段
２０８と、右シフト手段２０９とからそれぞれ出力され
るデータの論理和をとり、演算結果出力部２２３から出
力する。

【００７１】以上説明したような動作を行うＶＬＣＵを
図１に示すごとくＣＰＵ内部に構築することで、図８及
び図９に示すＶＬＣ命令の処理を実現する。

【００７２】また、上記述べたＶＬＣＵの構成は、必ず
しも上述した構成と全く同じである必要はなく、同等の
動作を行うに充分な構成を有していればよい。

【００７３】例えば、ビット反転手段２０１、ビットマ
スク手段２０２、非零値走査手段２０３に相当する機能
を、別の構成要素に置き換えることができる。この場合
の例を、図１１に示す。図１１で、２０２と、２３１は
任意長のビットマスク手段、２０３はビット列から非ゼ
ロ値を走査する非ゼロ値走査手段、２３２はビット列か
らゼロ値を走査するゼロ値走査手段、２０４は数値をデ
コードするデコード手段、２０５と２３３は走査結果を
数値変換するエンコード手段、２３４は二つの走査結果
の片方を選択するための選択手段、２０６は減算手段、
２０７は加算手段、２０８は任意ビット長の左シフト手
段、２０９は任意ビット長の右シフト手段、２１０はビ
ット単位での混合を行うマージ手段、２２０はソースデ
ータ入力部、２２１はオフセットデータ入力部、２２２
はビット幅データ入力部、２２３は演算結果出力部であ
る。

【００７４】図１１に示した構成は、図１０に示した構
成に対して、ビット反転手段２０１を削除し、ビットマ
スク手段２３１、ゼロ値走査手段２３２、エンコード手
段２３３、及び選択手段２３４を追加している。次に、
これら追加変更された部分の動作について説明する。

【００７５】入力されたオフセットデータ３１２１をデ
コード手段２０４によってデコードし、マクスパターン
を生成する。例えば、オフセットデータとして“１７”
を入力された場合は、最上位から１７ビットだけ“０”
を、残りのビット位置には“１”をセットしたマスクパ
ターンデータを生成する。このマスクパターンデータを
利用して、ビットマスク手段２０２で、ソースデータの
うち不要な部分の“０”マスク処理を行う。ビットマス
ク手段２３１では、マスクパターンデータを反転し、ソ
ースデータのうち不要な部分を“１”にマスクする。

【００７６】次にゼロ値走査手段２３２では、マスク処
理の結果として得られたビット列データを、最上位ビッ
トからゼロ走査を行い、ゼロ値が現れるビット位置を検
出する。

【００７７】ここで得られたビット位置情報はエンコー
ド手段２３３によってエンコードされる。これの出力
と、他方のエンコード手段２０５からの出力とは、選択
手段２３４によってどちらかが選択され、走査結果とし
て後段の加算器２０７と減算器２０６とに送られる。

【００７８】また、図１２は、本発明の別の一実施例の
ブロック図である。本実施例は、第一実施例と比較し
て、複数のＡＬＵを持っているという特徴がある。

【００７９】図１２で、１はＣＰＵ、２はバス、１０１
は入出力制御部、１０２は第一データレジスタ、１０３
は第一ＡＬＵ、１０４はＶＬＣＵ、１０５は命令制御
部、１０６は第一ＡＬＵ用の命令レジスタ、１０７はＶ
ＬＣＵ用の命令レジスタ、１０８は第二ＡＬＵ用の命令
レジスタ、１０９は第二データレジスタ、１１０は第二
ＡＬＵ、１１１は第一データレジスタのロードストア用
の命令レジスタ、１１２は第二データレジスタのロード
ストア用の命令レジスタである。

【００８０】次に本実施例の動作について、図１２と図
２を用いて説明する。基本的な動作は第一実施例の動作
と同じであるため、第一実施例と異なる動作について説
明する。本実施例は、データレジスタとＡＬＵを２組持
っているという特徴がある。

【００８１】命令制御部１０５が記憶装置３から命令コ
ードを取り出し、それがデータロードに関わる命令語で
あることを検出すると、概命令語を命令レジスタ１１１
または命令レジスタ１１２に書き込む。概命令語を、ど
ちらの命令レジスタに書き込むかの選択は、命令制御部
１０５が適切な方法で選択しても良いし、若しくは命令
語の任意のビットによって選択指定されていても良い。

【００８２】命令レジスタ１１１は概命令語を書き込ま
れると、第一データレジスタ１０２を制御して、記憶装
置３に格納されているデータを、入出力制御部１０１を
経由して、第一データレジスタ１０２に書き込む。

【００８３】また、命令レジスタ１１２は概命令語を書
き込まれると、第二データレジスタ１０９を制御して、
記憶装置３に格納されているデータを、入出力制御部１
０１を経由して、第二データレジスタ１０９に書き込
む。

【００８４】以上の動作によって、演算に必要なデータ
が、第一データレジスタ１０２若しくは第二データレジ
スタ１０９に格納される。

【００８５】また、命令制御部１０５が記憶装置３から
命令コードを取り出し、それが数値演算または論理演算
に関わる命令語であることを検出すると、概命令語を命
令レジスタ１０６または命令レジスタ１０８に書き込
む。

【００８６】命令レジスタ１０６は概命令語を書き込ま
れると、第一データレジスタ１０２を制御して演算に必
要なデータを取り出し、また、第一ＡＬＵ１０３を制御
して概データを元に演算処理を実行し、再び第一データ
レジスタ１０２を制御して演算結果のデータを第一デー
タレジスタ１０２に格納する。

【００８７】また、命令レジスタ１０８は概命令語を書
き込まれると、第二データレジスタ１０９を制御して演
算に必要なデータを取り出し、また、第二ＡＬＵ１１０
を制御して概データを元に演算処理を実行し、再び第二
データレジスタ１０９を制御して演算結果のデータを第
二データレジスタ１０９に格納する。

【００８８】以上の動作によって、数値演算処理または
論理演算処理が実行され、演算結果は第一データレジス
タ１０２若しくは第二データレジスタ１０９に格納され
る。

【００８９】本実施例では、命令制御部は単一の構成で
あるとして記述しているが、複数の構成であってもかま
わない。また、ＡＬＵを２組、ＶＬＣＵを１組、それぞ
れ記載しているが、両者とも２組の構成であったり、Ａ
ＬＵを１組、ＶＬＣＵを２組といった構成であってもか
まわない。更に、これらの構成要素は最大２組である必
要はなく、３組以上の構成であっても良い。

【００９０】次に、実際の可変長符号の例によって、本
実施例の動作について説明する。

【００９１】表１は、画像圧縮に関する国際標準の一つ
である、ＭＰＥＧ１が標準的に利用する可変長符号の一
部を示したものである。

【００９２】

【表１】

【００９３】表に示す項目は左から順に、項番、可変長
符号、ラン値、レベル値の４項目である。ＭＰＥＧ１に
より圧縮されている画像情報を復号する際には、表１に
基づいて、可変長符号をラン値とレベル値に変換する処
理が必要である。

【００９４】本実施例を用いる場合、次のような手順に
より、処理を行う。

【００９５】初めに、図９に示したビット幅データ３１
２２には値“５”を格納して処理を行う。この結果、デ
ィスティネーションデータ３１３は、図１４に示すよう
に、最下位５ビットはパターンデータ３１３２、その直
上は走査長データ３１３１して扱うことになる。

【００９６】表１に示したＭＰＥＧ１の可変長符号で
は、先行する連続する０値は最小０個、最大１１個の範
囲にある。パターンデータは５ビット、即ち３２種であ
るので、従って１２×３２＝３８４個の要素を持つテー
ブル参照を行うことになる。参照するためのテーブルの
例を、表２に示す。縦軸がパターンデータ、横軸が走査
長データである。例えば、走査長が“６”、パターンが
“００１００”である場合、表２から、ラン値が
“５”、レベル値が“２”であると参照する。

【００９７】

【表２】

【００９８】実際の処理を行う場合は、表２は、ラン値
とレベル値のみを参照するための情報だけでなく、参照
した可変長符号自体のビット長の情報も同時に参照する
ことができるようにすると良い。例えばテーブル上で、
ラン値を５ビット、レベル値を６ビットで格納し、さら
に可変長符号自体のビット長を４ビットで格納する。こ
れらは１６ビット境界に収まるため、テーブル構造とし
て簡単に実現できる。

【００９９】前記の例で説明すると、走査長が“６”、
パターンが“００１００”である場合、ラン値とレベル
値の他に、ＶＬＣビット長“１０”を参照できるように
する。

【０１００】ＶＬＣビット長をテーブル上に持つことに
よって、次の命令実行のためのオフセットデータ３１２
１の更新処理が簡単になる。つまり、前回のオフセット
データ値に、ＶＬＣビット長値を加算するだけでよい。

【０１０１】このような手順により、可変長符号の復号
化処理を、条件分岐を必要とせずに、少ない処理ステッ
プ数で実行できる。ここで説明した処理を、可変長符号
処理機能を持たない通常のＣＰＵで実現しようとする
と、図１３に示したような複数回数の数値比較処理か、
または１６ビット分の要素、即ち６５５３６個の要素を
持つテーブル参照処理の、どちらかを必要とする。前者
はパイプライン処理に悪影響を与えることにより処理全
体のスループットの低下を招き、後者は大きなテーブル
参照を行うための高速大容量の記憶手段が必要となり現
実的でない。

【０１０２】

【発明の効果】本発明によれば、ＣＰＵによる可変長符
号の復号化処理を高速化することが可能となり、ＣＰＵ
による圧縮音声の復号処理や、圧縮画像の復号処理の高
速化を行える。

【０１０３】特に、処理ループの最内周でのＣＰＵによ
る数値比較処理回数の削減を図ることが可能であるた
め、数値比較処理に伴って発生する条件分岐命令の個数
を減らすことができる。この特徴は、近年のＣＰＵの多
くに搭載されている命令パイプライン機能に適合しやす
いという利点があり、高速化の点から有利である。

【０１０４】これらの特徴により、ＣＰＵで処理を行う
場合の復号処理速度の低下や、処理速度向上を狙った可
変長符号復号処理専用ハードウエアを追加するためのコ
スト負担など、従来問題となっていた課題を解決するこ
とが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図。

【図２】本発明の一実施例の装置全体のブロック図。

【図３】従来例のブロック図。

【図４】従来例の動作のフローチャート。

【図５】本発明の一実施例の動作のフローチャート。

【図６】本発明の一実施例の命令語の説明図。

【図７】本発明の一実施例の命令語の動作の説明図。

【図８】本発明の一実施例の別の命令語の説明図。

【図９】本発明の一実施例の別の命令語の動作の説明
図。

【図１０】本発明の一実施例の可変長符号処理部の内部
のブロック図。

【図１１】本発明の一実施例の別の可変長符号処理部の
内部のブロック図。

【図１２】本発明の別の一実施例のブロック図。

【図１３】従来例の動作のフローチャート。

【図１４】本発明の一実施例のＭＰＥＧ１向け利用のビ
ット割付の説明図。

【符号の説明】

１…ＣＰＵ、 ２…バス、 １０１…入出力制御部、 １０２…データレジスタ、 １０３…数値論理演算部、 １０４…可変長符号復号処理部、 １０５…命令制御部、 １０６…数値論理演算部用の命令レジスタ、 １０７…可変長符号復号処理部用の命令レジスタ、 １１１…データレジスタ用の命令レジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小島 啓二 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 西岡 清和 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 中田 啓明 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内

Claims (16)

【特許請求の範囲】
1. 【請求項１】外部との情報の入出力を行う入出力制御部
   と、演算データを一時的に保持するデータレジスタと、
   命令語を一時的に保持する複数個の命令レジスタと、 外部から与えられる複数群の命令語を選別して複数の命
   令レジスタにそれぞれ格納する命令制御部と、数値演算
   と論理演算を行う数値論理演算部と、可変長符号復号処
   理部とを持ち、第一群の命令語は第一の命令レジスタに
   格納され、第二群の命令語は第二の命令レジスタに格納
   され、前記第一の命令レジスタは前記数値論理演算部を
   駆動する信号を出力し、前記第二の命令レジスタは前記
   可変長符号復号処理部を駆動する信号を出力することを
   特徴とする演算処理装置。
2. 【請求項２】請求項１において、装置の動作を規定する
   プログラムの内容を変更することによって、前記可変長
   符号復号化処理の手順を変更することが可能な可変長符
   号復号化演算処理装置。
3. 【請求項３】請求項１または２において、前記可変長符
   号復号化処理は、 源データの連続する０値若しくは１値を読み飛ばし、不
   連続値以降の予め定められた任意の長さのビット列を求
   める処理である演算処理装置。
4. 【請求項４】請求項３において、前記可変長符号復号化
   処理は、 前記源データの連続するビット値を読み飛ばす手段で、
   予め決められた任意のビット位置から読み飛ばしを開始
   する処理である演算処理装置。
5. 【請求項５】請求項３または４において、前記可変長符
   号復号化処理は、 前記源データの連続するビット値を読み飛ばす手段で、
   源データの連続する０値を読み飛ばす処理を行うか、源
   データの連続する１値を読み飛ばす処理を行うかの選択
   は、前記命令レジスタから出力される信号によって行う
   演算処理装置。
6. 【請求項６】請求項３または４において、前記可変長符
   号復号化処理は、 前記源データの連続するビット値を読み飛ばす手段で、
   処理を開始するビット位置に存在するビット値が０値で
   あれば連続する０値を読み飛ばす処理を行い、処理を開
   始するビット位置に存在するビット値が１値であれば連
   続する１値を読み飛ばす処理を行う演算処理装置。
7. 【請求項７】請求項３、４、５または６において、前記
   連続する０値または１値の読み飛ばし動作は、 連続する０値とそれに続く最初の１値とを読み飛ばす動
   作か、または連続する１値とそれに続く最初の０値とを
   読み飛ばす動作のどちらかの処理である演算処理装置。
8. 【請求項８】請求項３、４、５、６または７において、
   前記可変長符号復号処理の結果情報は、前記源データか
   ら求めた予め決められた長さのビット列情報と、求める
   ビット列を走査する際に源データ上で読み飛ばしたビッ
   トの桁数情報とを出力する演算処理装置。
9. 【請求項９】請求項８において、前記可変長符号復号処
   理の結果情報として出力する２種類の情報は、単一ビッ
   ト列情報の部分列として出力する演算処理装置。
10. 【請求項１０】請求項９において、前記可変長符号復号
    処理の結果情報は、前記源データから求めた予め決めら
    れた長さのビット列情報を相対的に低い桁位置に出力
    し、また、求めるビット列を走査する際に源データ上で
    読み飛ばしたビットの桁数情報を相対的に高い桁位置に
    出力する演算処理装置。
11. 【請求項１１】請求項９において、前記可変長符号復号
    処理の結果情報は、前記源データから求めた予め決めら
    れた長さのビット列情報を相対的に高い桁位置に出力
    し、求めるビット列を走査する際に源データ上で読み飛
    ばしたビットの桁数情報を相対的に低い桁位置に出力す
    る演算処理装置。
12. 【請求項１２】請求項１０または１１において、出力す
    る二種類の情報のビット位置は、高位桁にある情報の最
    下位桁と、低位桁にある情報の最上位桁とが、互いに隣
    り合った桁位置に存在する演算処理装置。
13. 【請求項１３】請求項１０、１１または１２において、
    出力する情報のビット位置は、低位桁にある情報の最下
    位桁が、出力ビット列全体に対して固定した桁位置に存
    在する演算処理装置。
14. 【請求項１４】請求項１０、１１、１２または１３にお
    いて、中央演算処理装置の一部として内包する情報処理
    装置。
15. 【請求項１５】請求項１４において、請求項１０、１
    １、１２または１３の演算処理装置は複数個以上を内包
    し、それぞれの前記演算処理装置が互いに独立に動作す
    るように制御することが可能である情報処理装置。
16. 【請求項１６】請求項１０、１１、１２または１３にお
    いて、可変長符号復号化手段は、可変長符号復号化処理
    の他に、加算処理若しくは乗算処理が可能である情報処
    理装置。