JP3088785B2 - 可変長符号の復号装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、可変長符号を解読する
復号装置に関するものである。

【０００２】

【従来の技術】従来、復号テーブルを用いて可変長符号
を解読する復号装置としては、例えば、図６に示すもの
があった。図において、並列／直列変換器５０１は可変
長符号のビット列の１６ビット毎のパラレルデータを１
ビット毎のシリアルデータに変換する。復号テーブル５
０２は前記並列／直列変換器５０１の出力データと後記
ラッチ回路５０３の出力データを入力し、可変長符号の
解読を行う。ラッチ回路５０３は前記復号テーブル５０
２から出力される、後記復号状態５０７を１クロック遅
延させる。クロック制御回路５０４は前記復号テーブル
５０２から出力される、後記復号完了フラグ５０６をも
とに前記並列／直列変換器５０１と前記ラッチ回路５０
３のクロック等を制御する。また、事象５０５は、復号
終了時に前記復号テーブル５０２から出力されるデータ
である。復号完了フラグ５０６は、前記復号テーブル５
０２からクロック毎に出力され、復号完了時に有意とな
るフラグである。復号状態５０７は、前記復号テーブル
５０２からクロック毎に出力され、前記ラッチ回路５０
３に入力、またはラッチ回路５０３から出力される状態
信号である。

【０００３】次に、動作について説明する。本来、可変
長符号のビット列は文字どおり可変長であるため、バイ
トあるいはワードといった概念はないが、通常、可変長
符号のビット列を格納、転送するメモリ、あるいは、可
変長符号を処理するプロセッサのデータ幅からの制限に
より、１バイトあるいは数バイト単位で扱うことが多
い。従って、以下の説明では、可変長符号のビット列が
１６ビット（２バイト）を単位に、復号装置に入力され
る場合を例にとる。また、図７、図８に示した符号系に
従った、図９の符号化データを用いて説明を行なう。な
お、図８は図７で示した符号の構成を示したものであ
り、便宜上、それぞれの分岐点をＳ０〜Ｓ１１とし、以
下の説明では、これらをツリー復号状態と呼ぶ。

【０００４】さて、図６において、１６ビット毎に区切
られた可変長符号のビット列は、まず、並列／直列変換
器５０１に入力されて本来のシリアルビット列になり、
１ビットずつクロックに同期して復号テーブル５０２に
入力される。一方、復号テーブル５０２の初期状態にお
いては、事象５０５が無意、復号完了フラグ５０６が非
完了、復号状態５０７が無意であり、また、ラッチ回路
５０３は初期を示す復号状態５０７（ツリー復号状態Ｓ
０）を出力している。この初期状態において、図９に示
した符号データの先頭ビット“０”が入力されると、復
号テーブル５０２は、まず、復号状態５０７（ツリー復
号状態Ｓ０）によって符号の先頭ビットであることを認
識する。これと同時に、そのデータが“０”であるか、
“１”であるかを認識し、もし、入力された１ビットの
データに等しい符号が存在するならば、復号完了フラグ
５０６を完了、復号状態５０７をツリー復号状態Ｓ０に
して復号した事象５０５を出力する。しかしながら、現
在入力されている“０”という符号は図７の符号表には
存在しないので、ここでは復号状態５０７としてツリー
復号状態Ｓ１が出力され、復号完了フラグを非完了のま
まとし、並列／直列変換器５０１から次の１ビットが入
力される。

【０００５】なお、ラッチ回路５０３は、前述の通り、
復号テーブル５０２から出力される復号状態５０７を１
クロックだけ遅延させるためのもので、これにより、新
たな１ビットが入力されるのと同期して、ひとつ前の復
号状態５０７を入力することが出来る。ここでは、２ビ
ット目のデータ“０”が入力されるのと同時に、Ｓ１が
入力される。復号テーブル５０２は、現在、図８に示し
た符号ツリーにおけるツリー復号状態Ｓ１にいて、か
つ、２ビット目データ“０”が入力されたので、ツリー
復号状態Ｓ２に遷移する。

【０００６】以上のような動作を繰り返し、図９のデー
タにおける７ビット目が入力される状態になったと仮定
する。すなわち、この時、復号テーブル５０２に対する
入力はシリアルデータが“１”であり、復号状態５０７
がツリー復号状態Ｓ６である。図７および図８から、こ
の時、事象５０５としてＢが復号、出力され、復号完了
フラグ５０６が完了となるとともに、復号状態５０７と
してツリー復号状態Ｓ０が出力される。これによって、
１つの符号の復号が終了し、初期状態に戻る。次の符号
を復号する時は、図８における符号ツリーのツリー復号
状態Ｓ０から、再び、上記と同様の動作が繰り返され
る。

【０００７】以上の動作タイムチャートを示したものが
図１０である。図から分かるように、事象Ｂ，Ａ，Ｄ，
Ｋを復号するのに要する時間は、それぞれ、７、５、
４、１０サイクルとなる。

【０００８】

【発明が解決しようとする課題】従来の可変長符号の復
号装置は、上記のように構成されていたので、例えば、
１ビットの符号を復号する場合は１サイクル、７ビット
の符号を復号する場合は７サイクルというように、復号
する符号長によって処理時間が変化するという問題があ
った。このため、復号装置としての処理能力を適確に把
握することが難しく、復号装置を含むシステム全体の設
計時において、最悪の場合を考慮しない現実的なレベル
での設計しか行なうことが出来なかった。さらに、具体
的には、例えば、画像符号化に可変長符号を用い、リア
ルタイムに復号しながら表示を行なう画像システムなど
では処理遅延を計算できないため、符号データを復号装
置に転送する時にバッファなどが必要になり、符号デー
タ転送制御が非常に複雑になってしまっていた。

【０００９】本発明では、上記の点を考慮し、１つの符
号の復号処理時間を一定にすることを目的としている。

【００１０】

【課題を解決するための手段】本発明は、復号テーブル
入力の前段に、最大符号長の３倍以上のビット数の記憶
容量を有する記憶回路であって、リング状に構成され
た、最大符号長以上のビット数の、少なくとも３個以上
のラッチ回路から構成されているもの、または、リング
状に構成された、最大符号長以上のビット数の、少なく
とも３箇所以上の記憶領域を備えたリードライトメモリ
から構成されているものを設けると共に、この記憶回路
の任意のビット位置から連続した最大符号長分のビット
数を持つデータを選択する選択回路を設けたものであ
る。

【００１１】

【作用】可変長符号列からなるデータは、選択回路から
復号テーブルへとぎれることなく最大符号長分ずつ順次
供給され、この１回の供給サイクル時間毎に１つの符号
の復号処理が行なわれる。

【００１２】

【実施例】以下、この発明の実施例について図面を参照
しながら説明する。

【００１３】図１は本発明の第１の実施例における可変
長符号の復号装置のブロック図を示したものである。図
において、データ変換器１０１は、可変長符号のビット
列の１６ビット毎のパラレルデータを最大符号長である
１０ビット毎のパラレルデータに変換する。ラッチ回路
１０２ａ，１０２ｂ，および、１０２ｃはリング状に構
成され、前記データ変換器１０１の出力データを順次ラ
ッチする。選択回路１０３は、前記ラッチ回路１０２
ａ，１０２ｂ，および１０２ｃの出力データ３０ビット
の中の任意の位置から、連続した最大符号長に等しいビ
ット数のデータを選択する。復号テーブル１０４は、前
記選択回路１０３の出力データを入力して可変長符号の
解読を行なう。クロック制御回路１０５は、前記復号テ
ーブル１０４から出力される、後記符号長１０７をもと
に前記ラッチ回路１０２ａ，１０２ｂ，および１０２ｃ
のクロック等を制御する。また、事象１０６は前記復号
テーブル１０４から出力される解読後のデータ、符号長
１０７は前記復号テーブル１０４によって解読された事
象１０６の符号長である。

【００１４】次に、前記従来例の場合と同様に、図７お
よび図８に示した符号系に従った図９の符号データを用
いて、動作について説明する。なお、本発明において
は、図８におけるツリー復号状態Ｓ０〜Ｓ１１という概
念は不要である。

【００１５】さて、まず、符号データ列から成る１６ビ
ット単位のビット列はデータ変換器１０１によって１０
ビット単位のビット列に変換される。この変換の様子を
示したものが図２である。続いて、図３は本実施例にお
ける動作タイムチャートを示したものである。図におい
て、サイクルＴ１の状態では、図９の符号データがデー
タ変換器１０１によって１０ビット毎のデータに分割さ
れた後、先頭からそれぞれラッチ回路１０２ａ，１０２
ｂ，１０２ｃにラッチされ、かつ、そのうちのラッチ回
路１０２ａのデータがそのまま選択回路１０３によって
選択されて、復号テーブル１０４に入力された初期の状
態を示している。この時、復号テーブル１０４は、１サ
イクル時間で入力データの上位ビットから解読し、上位
７ビットのデータを事象Ｂと認識するとともに、その符
号長１０７として“７”が出力され、クロック制御回路
１０５に入力される。クロック制御回路１０５では、ラ
ッチ回路１０２ａ，１０２ｂ，１０２ｃのデータのう
ち、次に選択する１０ビットデータの先頭がどこである
かを前記符号長１０７より計算し、前記選択回路１０３
に通知する。なお、この時、すでに復号の済んでしまっ
たデータをラッチしているラッチ回路（１０２ａ，１０
２ｂ，１０２ｃのうちどれか）がある場合には、同時
に、データ変換器１０１から次の１０ビットデータを取
り込みラッチさせるよう制御するが、現時点では、その
対象はないのでラッチ回路１０２ａ，１０２ｂ，１０２
ｃに対するクロックの入力は行なわれない。

【００１６】さて、前記クロック制御回路１０５によっ
て制御された選択回路１０３は、サイクルＴ２の状態で
は、ラッチ回路１０２ａの下位３ビットとラッチ回路１
０２ｂの上位７ビットを選択し、合計１０ビットとし
て、復号テーブル１０４への入力とする。この時、復号
テーブル１０４は、１サイクル時間で入力データの上位
ビットから解読し、上位５ビットのデータを事象Ａと認
識し、事象１０６を出力するとともに、その符号長１０
７として“５”が出力される。次に、サイクルＴ３で
は、クロック制御回路１０５が、前記と同様に、符号長
から計算した、次の１０ビットの先頭を選択回路１０３
に指示し、ラッチ回路１０２ｂの下位８ビットとラッチ
回路１０２ｃの上位２ビットとの合計１０ビットが選択
回路１０３によって選択され、復号テーブル１０４に入
力される。なお、この際、ラッチ回路１０２ａにラッチ
されていたデータは、全て解読を終了しているため、前
記の事象Ａの解読と同時に、新しい１０ビットデータが
データ変換器１０１からラッチ回路１０２ａに送られ、
ラッチされる。以後、同様にして、ラッチ回路１０２
ｂ，１０２ｃ，１０２ａの順に、解読の終了したデータ
をラッチしているラッチ回路に新しいデータが入力さ
れ、事象１０６としてＤ，Ｋ，Ｆ，Ｅが順に解読されて
いく。

【００１７】以上のリング状に構成されたラッチ回路１
０２ａ，１０２ｂ，１０２ｃ、および選択回路１０３の
動作を示したものが図４である。図中、斜線で示した部
分は各事象の可変長データに相当する部分であり、これ
らは、１つのラッチ回路内だけにある場合と、２つのラ
ッチ回路にまたがる場合とがある。しかし、いづれにし
ても、ラッチ回路のデータ幅は最大符号長に等しいた
め、１つの事象の可変長データが３つのラッチ回路に同
時にまたがる場合は存在しえない。従って、いかなる場
合であっても、データ変換器１０１からラッチ回路１０
２ａ，１０２ｂ，１０２ｃへのデータ転送は、復号テー
ブル１０４における復号動作と同時に行なうことが出来
る。

【００１８】以上のように、本実施例によれば、復号テ
ーブル１０４に入力されるデータの速度、即ち、１つの
事象が復号される時間を、常に一定とすることができる
ので、可変長符号の復号装置としての処理能力、処理限
界を定量的に把握することができ、可変長符号の復号装
置を用いたシステムを、容易に設計することができる。

【００１９】なお、上記実施例の説明においては、ラッ
チ回路のデータ幅を、最大符号長に等しくし、個数を３
個としたが、データ幅は最大符号長以上、また、ラッチ
の個数は３個以上であれば同様の効果が得られる。ま
た、可変長データのビット列の単位を、上記説明では１
６ビットとしたが、他の値でも構わない。ただし、上記
復号装置が動作するサイクル時間と、データ変換器１０
１に符号データを転送する最小サイクル時間が等しく、
かつ、ビット列の単位が最大符号長よりも小さい場合に
は、復号装置の復号速度よりも、むしろ、ビット列の復
号装置に対する入力速度の方が律速段階になるため、必
ずしも、復号速度は一定とならない場合がある。従っ
て、本実施例は、復号装置に対する符号データ転送速度
が復号装置の処理時間よりも速い場合に大きな効果を奏
する。

【００２０】図５は、本発明の第２の実施例における可
変長符号の復号装置を示すブロック図であり、図１と同
一または相当する部分には同符号を用いてその説明は省
略する。

【００２１】本実施例が上記第１の実施例と相違する点
は、上記実施例のラッチ回路１０２ａ，１０２ｂおよび
１０２ｃが、リードライトメモリ（ＲＡＭ）２０１によ
って構成されている点である。すなわち、ＲＡＭ２０１
内には、最大符号長１０ビットを記憶することが可能な
記憶領域が３箇所設けられており、これら各記憶領域は
各１つのアドレスに対応している。しかも、各記憶領域
は、上記実施例における各ラッチ回路１０２ａ〜１０２
ｃと同様に、リング状に結合している。また、クロック
制御回路１０５は復号テーブル１０４から入力した符号
長１０７をもとに、次に選択する１０ビットデータの先
頭アドレスがどこであるかを計算し、選択回路１０３に
通知する。これとともに、この時、すでに復号の済んで
しまったデータのみを記憶している記憶領域がある場合
には、上記通知と同時にデータ変換器１０１から次の１
０ビットデータを取り込むべきアドレスおよび書き込み
タイミングをＲＡＭ２０１に指示し、新たな１０ビット
データをＲＡＭ２０１に記憶させるよう制御する。

【００２２】このような第２の実施例においても上記第
１の実施例と同様な復号処理動作が行なわれ、上記第１
の実施例と同様な効果を奏する。

【００２３】なお、本実施例においては、ＲＡＭ２０１
内の記憶領域は３箇所以上、また、各記憶領域の記憶容
量は最大符号長以上あれば良く、上記実施例と同様な効
果を奏する。

【００２４】

【発明の効果】以上説明したように本発明によれば、可
変長符号列からなるデータは、選択回路から復号テーブ
ルへとぎれることなく最大符号長分ずつ順次供給され、
この１回の供給サイクル時間毎に１つの符号の復号処理
が行なわれる。このため、復号装置としての処理能力を
適確に把握することが可能となり、設計作業が容易にな
る。また、画像装置に応用した場合にはリアルタイムに
復号しながら画像表示を行なうことが可能となり、符号
データを一時蓄えておくためのバッファは不要になり、
符号データ転送制御は簡単に行なえる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による可変長符号の復号
装置を示すブロック図である。

【図２】第１の実施例におけるデータ変換器１０１の動
作を説明するための図である。

【図３】第１の実施例における可変長符号の復号動作の
タイムチャートを示した図である。

【図４】第１の実施例におけるリング状に構成されたラ
ッチ回路１０２、および選択回路１０３の動作を説明す
るための図である。

【図５】本発明の第２の実施例による可変長符号の復号
装置を示すブロック図である。

【図６】従来例における可変長符号の復号装置を示すブ
ロック図である。

【図７】可変長符号の一般的な例を示した図である。

【図８】図７の可変長符号の符号構成を示した図であ
る。

【図９】図７および図８の可変長符号を用いた符号デー
タ列の例を示した図である。

【図１０】従来例における可変長符号の復号動作のタイ
ムチャートを示した図である。

【符号の説明】

１０１…データ変換器 １０２…ラッチ回路 １０３…選択回路 １０４…復号テーブル １０５…クロック制御回路 １０６…事象 １０７…符号長 ２０１…リードライトメモリ（ＲＡＭ）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−135015（ＪＰ，Ａ) 特開 平２−254824（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 7/40

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 可変長符号列から成るビット列を復号テ
   ーブルを使用して先頭から順次復号する可変長符号の復
   号装置において、 最大符号長の３倍以上のビット数の記憶容量を有する、
   可変長符号を保持するための記憶回路と、 この記憶回路の任意のビット位置から、連続した最大符
   号長分のビット数をもつデータを選択する選択回路とを
   備え、 前記記憶回路は、リング状に構成された、最大符号長以
   上のビット数の、少なくとも３個以上のラッチ回路から
   構成されている ことを特徴とする可変長符号の復号装
   置。
2. 【請求項２】 可変長符号列から成るビット列を復号テ
   ーブルを使用して先頭から順次復号する可変長符号の復
   号装置において、 最大符号長の３倍以上のビット数の記憶容量を有する、
   可変長符号を保持するための記憶回路と、 この記憶回路の任意のビット位置から、連続した最大符
   号長分のビット数をもつデータを選択する選択回路とを
   備え、 前記記憶回路は、リング状に構成された、最大符号長以
   上のビット数の、少なくとも３箇所以上の記憶領域を備
   えたリードライトメモリから構成されていることを特徴
   とする可変長符号の復号装置。