JP3063180B2 - 可変長符号復号回路 - Google Patents
可変長符号復号回路Info
- Publication number
- JP3063180B2 JP3063180B2 JP3019691A JP1969191A JP3063180B2 JP 3063180 B2 JP3063180 B2 JP 3063180B2 JP 3019691 A JP3019691 A JP 3019691A JP 1969191 A JP1969191 A JP 1969191A JP 3063180 B2 JP3063180 B2 JP 3063180B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- shift number
- length
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、符号長が可変の複数デ
ータの直列信号を符号長が等しい原等長符号に復号する
可変長符号復号回路に関する。
ータの直列信号を符号長が等しい原等長符号に復号する
可変長符号復号回路に関する。
【０００２】可変長符号は、発生頻度の高い事象に対し
ては短い符号語を、発生頻度の高い事象には長い符号語
を割り当てることにより、平均符号語長を固定長符号の
場合より短くして符号化効率を向上させるものであり、
画像信号の高能率符号化等における一つの有効な手段と
して広く用いられている。
ては短い符号語を、発生頻度の高い事象には長い符号語
を割り当てることにより、平均符号語長を固定長符号の
場合より短くして符号化効率を向上させるものであり、
画像信号の高能率符号化等における一つの有効な手段と
して広く用いられている。
【０００３】一般に可変長符号を伝送するシステムにお
いては、データ長の異なる有効なデータのみが連続して
伝送される。受信側においては、この詰め込まれた各々
のデータの先頭を最上位ビットとする一定のビット数を
復号単位として解読して、等長符号に復号する。復号装
置の小型化、高速処理化に伴って可変長符号復号回路に
対して小型化と高速化の要求が強い。
いては、データ長の異なる有効なデータのみが連続して
伝送される。受信側においては、この詰め込まれた各々
のデータの先頭を最上位ビットとする一定のビット数を
復号単位として解読して、等長符号に復号する。復号装
置の小型化、高速処理化に伴って可変長符号復号回路に
対して小型化と高速化の要求が強い。
【０００４】
【従来の技術】図４は、従来の可変長符号復号回路の構
成例を示すブロック図である。図において、従来の可変
長符号復号回路は、Ｓ／Ｐ変換部１、バッファメモリ部
２、回転部３と、符号語復号部４と、符号長検出部５、
符号長レジスタ61、シフト数レジスタ62、ＭＯＤ（Ｎ）
加算部７とからなる。伝送路インタフエイス部からのシ
リアルデータは、受信順に所定のＮビット（例えば１バ
イト）ずつパラレルに変換されバッファメモリ部２に蓄
えられる。バッファメモリ部２は前回受信分と今回受信
分の２バイトのパラレルデータを蓄えて常時出力してお
り、桁上げ信号ＣＲＹが入力すると出力の２バイトを今
回受信分とその次の受信分とに更新する。シフト数ｊで
制御される回転部３はビットシフタから構成され、前記
バッファメモリ部２からの２バイトのパラレルデータが
常時入力されており、該入力２バイトデータをシフト数
ｊだけ上位ビット方向にシフトし、該入力の最上位ビッ
トからｊ＋１番目のビットを先頭ビットとする連続する
１バイトのデータを選択出力する。
成例を示すブロック図である。図において、従来の可変
長符号復号回路は、Ｓ／Ｐ変換部１、バッファメモリ部
２、回転部３と、符号語復号部４と、符号長検出部５、
符号長レジスタ61、シフト数レジスタ62、ＭＯＤ（Ｎ）
加算部７とからなる。伝送路インタフエイス部からのシ
リアルデータは、受信順に所定のＮビット（例えば１バ
イト）ずつパラレルに変換されバッファメモリ部２に蓄
えられる。バッファメモリ部２は前回受信分と今回受信
分の２バイトのパラレルデータを蓄えて常時出力してお
り、桁上げ信号ＣＲＹが入力すると出力の２バイトを今
回受信分とその次の受信分とに更新する。シフト数ｊで
制御される回転部３はビットシフタから構成され、前記
バッファメモリ部２からの２バイトのパラレルデータが
常時入力されており、該入力２バイトデータをシフト数
ｊだけ上位ビット方向にシフトし、該入力の最上位ビッ
トからｊ＋１番目のビットを先頭ビットとする連続する
１バイトのデータを選択出力する。
【０００５】この１バイトのデータは、未処理の有効デ
ータの先頭ビットが最上位ビットとなるように頭詰めさ
れている。符号語復号部４はＲＯＭからなり、回転部３
から出力される各バイトのビットパターンをアドレスと
して、対応する固定長符号パターンを出力する。符号長
検出部５はＲＯＭからなり、回転部５から入力される各
バイトをアバレスとして、入力の先頭ビットから始まる
有効データの終了ビットまでのビット数（符号長）を出
力する。ここでこのシステムにおいて伝送される有効デ
ータは、その符号長が前記所定ビット数Ｎ（１バイト）
以下であり、そのパターンによって終了ビットの位置が
一義的に決定し得るように符号化が行われているものと
する。このような場合には、予め、可能な符号パターン
に対応する固定長符号を全て記憶している符号語復号部
４のＲＯＭから固定長符号語が、また可能な符号パター
ンに対応する符号長をすべて記憶している符号長検出部
５のＲＯＭから有効データの長さ、即ち符号長がそれぞ
れ一義的に出力される。
ータの先頭ビットが最上位ビットとなるように頭詰めさ
れている。符号語復号部４はＲＯＭからなり、回転部３
から出力される各バイトのビットパターンをアドレスと
して、対応する固定長符号パターンを出力する。符号長
検出部５はＲＯＭからなり、回転部５から入力される各
バイトをアバレスとして、入力の先頭ビットから始まる
有効データの終了ビットまでのビット数（符号長）を出
力する。ここでこのシステムにおいて伝送される有効デ
ータは、その符号長が前記所定ビット数Ｎ（１バイト）
以下であり、そのパターンによって終了ビットの位置が
一義的に決定し得るように符号化が行われているものと
する。このような場合には、予め、可能な符号パターン
に対応する固定長符号を全て記憶している符号語復号部
４のＲＯＭから固定長符号語が、また可能な符号パター
ンに対応する符号長をすべて記憶している符号長検出部
５のＲＯＭから有効データの長さ、即ち符号長がそれぞ
れ一義的に出力される。
【０００６】復号処理済の有効符号長を示すビット数が
符号長復号部５から符号長レジスタ61を介して、ＭＯＤ
（Ｎ）加算部７に印加されると、ＭＯＤ（Ｎ）加算部７
はシフト数レジスタ62が保持している前回シフト数に符
号長をＭＯＤ（Ｎ）加算して、この符号長に対応したシ
フト数ｊを出力して回転部３を制御する。
符号長復号部５から符号長レジスタ61を介して、ＭＯＤ
（Ｎ）加算部７に印加されると、ＭＯＤ（Ｎ）加算部７
はシフト数レジスタ62が保持している前回シフト数に符
号長をＭＯＤ（Ｎ）加算して、この符号長に対応したシ
フト数ｊを出力して回転部３を制御する。
【０００７】次に動作を説明する。符号長検出部４から
読み出された符号長データｍ(0) は、符号長レジスタ61
に入力されている。またＭＯＤ（Ｎ) 加算部７が出力し
ている前回のシフト数ｊ' はシフト数レジスタ62に入力
されている。レジスタ61、62はＤタイプのフリップフロ
ップで構成されており、動作クロックＣＲＹによって所
定動作遅延時間α後に入力のｍ(0) とｊ' とがそれぞれ
出力に現れＭＯＤ（Ｎ) 加算部７の入力を更新する。す
るとＭＯＤ（Ｎ）加算部７は符号長ｍと前回シフト値
ｊ' とをＭＯＤ（Ｎ）加算し、所定動作遅延時間β後
に、加算結果がＮ未満の場合にはその結果を新たなシフ
ト数ｊ（＝ｊ' ＋ｍ）として出力し、Ｎ（＝８）以上の
場合には加算結果からＮを引いた残りの数をｊとして、
また桁上げ信号ＣＲＹをＯＮとして出力する。回転部３
は、シフト数がｊ' からｊに変わるので、所定の動作遅
延時間γ後に前回の出力データからｍビットだけ上位に
シフトしたｊ＋１ビットを最上位ビットとする８ビット
を出力する。桁上げ信号ＣＲＹが出力された場合には、
バッファメモリ部２から回転部３への入力は前回よりＮ
ビット上位ビット方向へシフトした２Ｎビットに切替え
られ、回転部３はこの新入力データを同様にシフトして
出力する。
読み出された符号長データｍ(0) は、符号長レジスタ61
に入力されている。またＭＯＤ（Ｎ) 加算部７が出力し
ている前回のシフト数ｊ' はシフト数レジスタ62に入力
されている。レジスタ61、62はＤタイプのフリップフロ
ップで構成されており、動作クロックＣＲＹによって所
定動作遅延時間α後に入力のｍ(0) とｊ' とがそれぞれ
出力に現れＭＯＤ（Ｎ) 加算部７の入力を更新する。す
るとＭＯＤ（Ｎ）加算部７は符号長ｍと前回シフト値
ｊ' とをＭＯＤ（Ｎ）加算し、所定動作遅延時間β後
に、加算結果がＮ未満の場合にはその結果を新たなシフ
ト数ｊ（＝ｊ' ＋ｍ）として出力し、Ｎ（＝８）以上の
場合には加算結果からＮを引いた残りの数をｊとして、
また桁上げ信号ＣＲＹをＯＮとして出力する。回転部３
は、シフト数がｊ' からｊに変わるので、所定の動作遅
延時間γ後に前回の出力データからｍビットだけ上位に
シフトしたｊ＋１ビットを最上位ビットとする８ビット
を出力する。桁上げ信号ＣＲＹが出力された場合には、
バッファメモリ部２から回転部３への入力は前回よりＮ
ビット上位ビット方向へシフトした２Ｎビットに切替え
られ、回転部３はこの新入力データを同様にシフトして
出力する。
【０００８】これにより回転部３からは今回の有効デー
タ長ｍビットを上位ビット側から取り除いて頭詰めされ
たＮビットデータが符号長検出部４のＲＯＭに出力さ
れ、該ＲＯＭは所定遅延時間δ後にそのＮビットデータ
をアドレスとする次の有効データ長ｍ(+1)を出力する。
タ長ｍビットを上位ビット側から取り除いて頭詰めされ
たＮビットデータが符号長検出部４のＲＯＭに出力さ
れ、該ＲＯＭは所定遅延時間δ後にそのＮビットデータ
をアドレスとする次の有効データ長ｍ(+1)を出力する。
【０００９】
【発明が解決しようとする課題】復号処理は動作クロッ
クの1 サイクル内で行われる必要がり、上記従来の構成
では、レジスタ61→ＭＯＤ（Ｎ）加算部７→回転部３→
符号長検出部５で形成されるシフト数算出ループの遅延
時間α＋β＋γ＋δが動作クロックＣＲＹの１サイクル
以内でなければならない。従って、動作クロックＣＲＹ
の上限は、上記遅延量の総和によって制限され、それ以
上に高速化することが出来ないという問題があった。
クの1 サイクル内で行われる必要がり、上記従来の構成
では、レジスタ61→ＭＯＤ（Ｎ）加算部７→回転部３→
符号長検出部５で形成されるシフト数算出ループの遅延
時間α＋β＋γ＋δが動作クロックＣＲＹの１サイクル
以内でなければならない。従って、動作クロックＣＲＹ
の上限は、上記遅延量の総和によって制限され、それ以
上に高速化することが出来ないという問題があった。
【００１０】本発明は上記問題点に鑑み創出されたもの
で、復号処理のループの構成要素を削減して小型化と高
速化を図った可変長復号回路を提供することを目的とす
る。
で、復号処理のループの構成要素を削減して小型化と高
速化を図った可変長復号回路を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】図１は本発明の可変長符
号復号回路の構成図である。上記問題点は図１に示すよ
うに、隙間無く間を詰められて伝送された、各々データ
長の異なる連続するシリアルデータをＮビットずつパラ
レルに変換するＳ／Ｐ変換部１と、該パラレルデータを
蓄積して該パラレルデータの引き続く２Ｎビットを出力
し、桁上げ信号ＣＲＹによって、前記２Ｎビットデータ
出力をＮビットずつ上位ビット方向へシフトするバッフ
ァメモリ部２と、前記２Ｎビットデータが並列に入力さ
れ、該入力をシフト数ｊだけ上位ビット方向にシフトし
該入力の最上位ビットからｊ＋１番目のビットを先頭ビ
ットとする連続するＮビットデータをパラレルに出力す
る回転部３と、一体的に構成され、前シフト数ｊ'と前
記Ｎビットデータとが入力され、該Ｎビットデータに含
まれる有効データの符号長と該入力された該前シフト数
ｊ' とに基づいて、次の未処理データの先頭ビットが最
上位ビットとなるように前記回転部３をシフトさせるに
要する現シフト数ｊと、前記符号長の和が所定のビット
長Ｎを超えるときは桁上げ信号ＣＲＹとを発生するシフ
ト数／桁上げ信号発生部８と、動作クロックＣＬＫによ
って出力を前シフト数ｊ' から現シフト数ｊに更新する
シフト数レジスタ62と、を有することを特徴とする本発
明の可変長符号復号回路により解決される。
号復号回路の構成図である。上記問題点は図１に示すよ
うに、隙間無く間を詰められて伝送された、各々データ
長の異なる連続するシリアルデータをＮビットずつパラ
レルに変換するＳ／Ｐ変換部１と、該パラレルデータを
蓄積して該パラレルデータの引き続く２Ｎビットを出力
し、桁上げ信号ＣＲＹによって、前記２Ｎビットデータ
出力をＮビットずつ上位ビット方向へシフトするバッフ
ァメモリ部２と、前記２Ｎビットデータが並列に入力さ
れ、該入力をシフト数ｊだけ上位ビット方向にシフトし
該入力の最上位ビットからｊ＋１番目のビットを先頭ビ
ットとする連続するＮビットデータをパラレルに出力す
る回転部３と、一体的に構成され、前シフト数ｊ'と前
記Ｎビットデータとが入力され、該Ｎビットデータに含
まれる有効データの符号長と該入力された該前シフト数
ｊ' とに基づいて、次の未処理データの先頭ビットが最
上位ビットとなるように前記回転部３をシフトさせるに
要する現シフト数ｊと、前記符号長の和が所定のビット
長Ｎを超えるときは桁上げ信号ＣＲＹとを発生するシフ
ト数／桁上げ信号発生部８と、動作クロックＣＬＫによ
って出力を前シフト数ｊ' から現シフト数ｊに更新する
シフト数レジスタ62と、を有することを特徴とする本発
明の可変長符号復号回路により解決される。
【００１２】
【作用】符号長検出部とＭＯＤ（Ｎ）加算部の代わり
に、前シフト数ｊ' と前記Ｎビットデータとから現シフ
ト数ｊと、桁上げ信号ＣＲＹと直接出力する一体構成の
シフト数／桁上げ信号発生部を設けたので、従来のシフ
ト数算出ループからＭＯＤ（Ｎ）加算部が削除されるた
め、ループの遅延時間は減少しこの分動作クロックを高
速化することができまた回路も小型化する。
に、前シフト数ｊ' と前記Ｎビットデータとから現シフ
ト数ｊと、桁上げ信号ＣＲＹと直接出力する一体構成の
シフト数／桁上げ信号発生部を設けたので、従来のシフ
ト数算出ループからＭＯＤ（Ｎ）加算部が削除されるた
め、ループの遅延時間は減少しこの分動作クロックを高
速化することができまた回路も小型化する。
【００１３】
【実施例】以下添付図により本発明の実施例を説明す
る。図２は本発明の可変長符号復号回路の実施例の構成
図、図３はシフト数／桁上げ信号発生部のＲＯＭの内容
を示す図である。以後全図を通じて同一符号は同一対象
物を表す。
る。図２は本発明の可変長符号復号回路の実施例の構成
図、図３はシフト数／桁上げ信号発生部のＲＯＭの内容
を示す図である。以後全図を通じて同一符号は同一対象
物を表す。
【００１４】本発明は、図４で前述した従来回路の符号
長検出部５とＭＯＤ（Ｎ）加算部７と符号長レジスタ61
の代わりに、一体構成のシフト数／桁上げ信号発生部８
を設けたもので、その他の構成および動作は従来例と同
一であるので説明を省略する。なお復号単位のデータ長
Ｎは８ビットとする。
長検出部５とＭＯＤ（Ｎ）加算部７と符号長レジスタ61
の代わりに、一体構成のシフト数／桁上げ信号発生部８
を設けたもので、その他の構成および動作は従来例と同
一であるので説明を省略する。なお復号単位のデータ長
Ｎは８ビットとする。
【００１５】図２において、シフト数／桁上げ信号発生
部８は例えばＲＯＭを用いた変換テーブルからなり、回
転部３からの８ビットの入力データを上位ビットａ11〜
ａ4 としシフト数レジスタ62からの３ビットのシフト数
ｊを下位ビットａ3 〜ａ1 とする11ビットａ11〜ａ1 で
アドレスが指定される。
部８は例えばＲＯＭを用いた変換テーブルからなり、回
転部３からの８ビットの入力データを上位ビットａ11〜
ａ4 としシフト数レジスタ62からの３ビットのシフト数
ｊを下位ビットａ3 〜ａ1 とする11ビットａ11〜ａ1 で
アドレスが指定される。
【００１６】そのアドレスには、８ビットの入力データ
に含まれる有効符号長と前回シフト数ｊ' とをＭＯＤ
（８）加算した場合の和と桁上げビットの発生の有無を
予め求めて、和のデータを上位３ビットｄ4 〜ｄ2 とし
桁上げ信号を下位１ビットｄ1 とする４ビットのデータ
ｄ4 〜ｄ1 を格納しておく。そして出力データの上位３
ビットを今回シフト数ｊとして回転部３に供給するとと
もに次回のＲＯＭアドレスとして用いるためにシフト数
レジスタ62に入力し、下位１ビットの桁上げ信号ＣＲＹ
は直接バッファメモリ部３に出力する。
に含まれる有効符号長と前回シフト数ｊ' とをＭＯＤ
（８）加算した場合の和と桁上げビットの発生の有無を
予め求めて、和のデータを上位３ビットｄ4 〜ｄ2 とし
桁上げ信号を下位１ビットｄ1 とする４ビットのデータ
ｄ4 〜ｄ1 を格納しておく。そして出力データの上位３
ビットを今回シフト数ｊとして回転部３に供給するとと
もに次回のＲＯＭアドレスとして用いるためにシフト数
レジスタ62に入力し、下位１ビットの桁上げ信号ＣＲＹ
は直接バッファメモリ部３に出力する。
【００１７】図３はシフト数／桁上げ信号発生部のＲＯ
Ｍの内容を示す図で、例えば（ａ）は、前回シフト数
ｊ' が３＝“０１１”で、８ビット入力が最上位ビット
から６ビットの長さの有効データを含む“０００１１０
ＸＸ”（Ｘは“０”“１”のどちらでもよい）の場合
で、アドレスは“０００１１０ＸＸ０１１”となる。こ
のアドレスには、入力データ中の有効データ長６と前回
シフト数３とのＭＯＤ（Ｎ）加算結果の和１（＝“００
１”）を上位ビットとし、桁上げ信号発生を示す“１”
を下位ビットとする“００１１”が予め計算されて格納
されている。
Ｍの内容を示す図で、例えば（ａ）は、前回シフト数
ｊ' が３＝“０１１”で、８ビット入力が最上位ビット
から６ビットの長さの有効データを含む“０００１１０
ＸＸ”（Ｘは“０”“１”のどちらでもよい）の場合
で、アドレスは“０００１１０ＸＸ０１１”となる。こ
のアドレスには、入力データ中の有効データ長６と前回
シフト数３とのＭＯＤ（Ｎ）加算結果の和１（＝“００
１”）を上位ビットとし、桁上げ信号発生を示す“１”
を下位ビットとする“００１１”が予め計算されて格納
されている。
【００１８】また同図（ｂ）は前回シフト数ｊ' が２＝
“０１０”で、８ビット入力が最上位ビットから３ビッ
トの長さの有効データ“０１１”を含む“０１１ＸＸＸ
ＸＸ”の場合で、アドレスは“０１１ＸＸＸＸＸ０１
０”となり、このアドレスには、入力データ中の有効デ
ータ長３と前回シフト数２とのＭＯＤ（Ｎ）加算結果の
和５（＝“１０１”）を上位ビットとし、桁上げ信号発
生が無いことを示す“０”を下位ビットとする“１０１
０”が予め計算されて格納されている。
“０１０”で、８ビット入力が最上位ビットから３ビッ
トの長さの有効データ“０１１”を含む“０１１ＸＸＸ
ＸＸ”の場合で、アドレスは“０１１ＸＸＸＸＸ０１
０”となり、このアドレスには、入力データ中の有効デ
ータ長３と前回シフト数２とのＭＯＤ（Ｎ）加算結果の
和５（＝“１０１”）を上位ビットとし、桁上げ信号発
生が無いことを示す“０”を下位ビットとする“１０１
０”が予め計算されて格納されている。
【００１９】以下同様にして、シフト数／桁上げ信号発
生部８のＲＯＭには、11ビットのアドレスパターンの全
ての組合せをアドレスとして、それぞれに対応するシフ
ト数と桁上げビットからなるデータが格納されている。
生部８のＲＯＭには、11ビットのアドレスパターンの全
ての組合せをアドレスとして、それぞれに対応するシフ
ト数と桁上げビットからなるデータが格納されている。
【００２０】この様なＲＯＭ変換テーブルを用いたシフ
ト数／桁上げ信号発生部８は、従来の符号長検出部のＲ
ＯＭと略同じ動作遅延時間δで、Ｎビットデータ／前回
シフト数入力（アドレス指定）に対してシフト数と桁上
げ信号を出力することができる。従って、シフト数算出
ループの全遅延時間は、α＋γ＋δとなり、動作クロッ
クを従来のＭＯＤ（Ｎ）加算部７の遅延時間β分だけ高
速化することができるとともに、復号回路の小型化を達
成できる。
ト数／桁上げ信号発生部８は、従来の符号長検出部のＲ
ＯＭと略同じ動作遅延時間δで、Ｎビットデータ／前回
シフト数入力（アドレス指定）に対してシフト数と桁上
げ信号を出力することができる。従って、シフト数算出
ループの全遅延時間は、α＋γ＋δとなり、動作クロッ
クを従来のＭＯＤ（Ｎ）加算部７の遅延時間β分だけ高
速化することができるとともに、復号回路の小型化を達
成できる。
【００２１】なお上記実施例はシフト数／桁上げ信号発
生部としてＲＯＭ変換テーブルを用いたものを述べた
が、ＰＡＬ（プログラマブル・アレイ・ロジック）等、
入力パターンに対応して出力パターンが一義的に定まる
回路を用いることによって同様の作用効果を奏せしめ得
ることは勿論である。
生部としてＲＯＭ変換テーブルを用いたものを述べた
が、ＰＡＬ（プログラマブル・アレイ・ロジック）等、
入力パターンに対応して出力パターンが一義的に定まる
回路を用いることによって同様の作用効果を奏せしめ得
ることは勿論である。
【００２２】
【発明の効果】以上説明した如く、符号長検出部とＭＯ
Ｄ（Ｎ）加算部に代えて、前シフト数とＮビットデータ
とから現シフト数と桁上げ信号ＣＲＹとを直接出力する
一体構成のシフト数／桁上げ信号発生部を設けたので、
シフト数算出ループの遅延時間を小さくすることがで
き、復号処理の高速化と装置の小型化とを実現すること
が可能である。
Ｄ（Ｎ）加算部に代えて、前シフト数とＮビットデータ
とから現シフト数と桁上げ信号ＣＲＹとを直接出力する
一体構成のシフト数／桁上げ信号発生部を設けたので、
シフト数算出ループの遅延時間を小さくすることがで
き、復号処理の高速化と装置の小型化とを実現すること
が可能である。
【図１】 本発明の可変長符号復号回路の原理構成図
【図２】 本発明の可変長符号復号回路の実施例の構成
図
図
【図３】 シフト数／桁上げ信号発生部のＲＯＭの内容
を示す図
を示す図
【図４】 従来の可変長符号復号回路を示すブロック図
１─Ｓ／Ｐ変換部、２─バッファメモリ部、３─回転
部、４─符号語復号部、61─シフト数レジスタ、８─シ
フト数／桁上げ信号発生部
部、４─符号語復号部、61─シフト数レジスタ、８─シ
フト数／桁上げ信号発生部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/42
Claims (1)
- 【請求項１】 隙間無く間を詰められて伝送された、各
々データ長の異なる連続するシリアルデータをＮビット
ずつパラレルに変換するＳ／Ｐ変換部(1) と、該パラレ
ルデータを蓄積して該パラレルデータの引き続く２Ｎビ
ットを出力し、桁上げ信号（ＣＲＹ）によって、前記２
Ｎビットデータ出力をＮビットずつ上位ビット方向へシ
フトするバッファメモリ部(2) と、前記２Ｎビットデー
タが並列に入力され、該入力をシフト数ｊだけ上位ビッ
ト方向にシフトし該入力の最上位ビットからｊ＋１番目
のビットを先頭ビットとする連続するＮビットデータを
パラレルに出力する回転部(3) と、一体的に構成され、
前シフト数ｊ' と前記Ｎビットデータとが入力され、該
Ｎビットデータに含まれる有効データの符号長と該入力
された該前シフト数ｊ' とに基づいて、次の未処理デー
タの先頭ビットが最上位ビットとなるように前記回転部
(3) をシフトさせるに要する現シフト数ｊと、前記符号
長の和が所定のビット長Ｎを超えるときは桁上げ信号Ｃ
ＲＹとを発生するシフト数／桁上げ信号発生部(8) と、
動作クロック（ＣＬＫ）によって出力を前シフト数ｊ'
から現シフト数ｊに更新するシフト数レジスタ(62)と、
を有することを特徴とする可変長符号復号回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019691A JP3063180B2 (ja) | 1991-02-13 | 1991-02-13 | 可変長符号復号回路 |
| EP19920102320 EP0499225B1 (en) | 1991-02-13 | 1992-02-12 | Variable-length code decoding device |
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