JP2536490B2 - ランレングス符号化装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ランレングス符号化装置に関するものであ
り、特に符号化速度を高速化したランレングス符号化装
置に関するものである。

（従来の技術） 従来のランレングス符号化装置について第４図を参照
して説明する。

データ入力Dinは、例えば８ビットのパラレル信号で
送られて来る。このパラレルデータ入力Dinは、パラレ
ル−シリアル変換回路21によりシリアル信号に変換さ
れ、変化点検出回路22に入力する。該変化点検出回路22
は、シリアルデータが０→１又は１→０に変化する点を
検出する回路であり、この回路22の出力は入力ビット数
をカウントするカウンタ23に変化点検出信号として入力
する。

カウンタ23は変化点検出回路22から変化点検出信号が
入力してくると、カウンタ23の出力をレジスタ24に送出
すると共に、リセットされる。したがって、レジスタ24
には、０又は１のデータが何ビット連続したかを示すデ
ータがラッチされる。この結果、レジスタ24から、ラン
レングスが出力されることになる。該ランレングスは、
図示されていない公知の変換回路により例えばハフマン
符号に変換される。

（発明が解決しようとする問題点） 従来装置は前記したように、パラレルデータをシリア
ルデータに変換した後、ランレングス符号化処理を行っ
ていたため、該ランレングス符号化処理はビット単位で
行われ、その処理速度が遅いという問題があった。

本発明の目的は、前記した従来装置の問題点を除去
し、入力して来るパラレルデータをシリアルデータに変
換することなくパラレルデータのままでランレングス符
号化処理を行うことができる装置を提供することによ
り、処理の高速化を図ることにある。

（問題点を解決するための手段および作用） 前記の問題点を解決するために、本発明は、パラレル
入力データからランレングスを計数し、該ランレングス
から符号化データを生成するランレングス符号化装置に
おいて、パラレル入力データとカラーフラグレジスタか
ら出力されるカラーフラグとの排他的論理和をとるゲー
ト回路と、該ゲート回路の出力と修正データとを選択す
る第１のマルチプレクサと、該第１のマルチプレクサの
出力側に接続された入力レジスタと、該入力レジスタに
一時的に保持されたデータを識別するためのデータロー
ドフラグを発生する手段と、前記入力レジスタの出力の
MSB側に前記データロードフラグを付加したパラレルデ
ータをアドレスとして、該パラレルデータのMSBが０の
ときにはMSBよりLSBに向かって連続する０の個数から１
を減じた数であり、前記パラレルデータのMSBが１のと
きにはLSB側にはじめて０が現れるビットを起点とした
連続する０の個数を数とする第１のランレングスデータ
と、前記連続する０よりLSB側が全て１の場合にはその
連続する１の個数を数とし、該連続する０よりLSB側が
全て１でない場合には個数の数を０とする第２のランレ
ングスデータと、前記パラレルデータのビット列に対応
するランレングスの計数処理が完了したことを示すラン
レングス有効データと、次のパラレル入力データの入力
を要求するネクストデータ要求情報、および前記ネクス
トデータ要求情報が次のパラレル入力データの入力を要
求していないときに、前記第１のランレングスデータの
出力に対応する０の並びを１にし、そのLSB側のビット
を全て反転した前記修正データをそれぞれ出力するROM
テーブルと、前記第１のランレングスデータを一方の入
力とする加算器と、前記第２のランレングスデータと該
加算器の出力とを入力とする第２のマルチプレクサと、
該第２のマルチプレクサの出力側に接続され、その出力
が前記加算器の他方の入力に接続されたランレングスレ
ジスタと、前記加算器の出力側に接続された出力レジス
タと、前記ROMテーブルから出力される前記ランレング
ス有効データとネクストデータ請求情報とを入力し、こ
れらの入力の状態に応じて、前記カラーフラグレジスタ
の動作制御信号と、前記第１および第２のマルチプレク
サの切替制御信号と、前記出力レジスタの入力データ取
込み動作制御信号と、前記データロードフラグを決定す
る信号とをそれぞれ出力する制御回路とを具備した点に
特徴がある。

（実施例） 以下に図面を参照して、本発明を詳細に説明する。

第１図は本発明の一実施例のブロック図である。

図において、１はマイクロコンピュータ等からなる制
御回路、２は該制御回路１から出力される信号Ｅによっ
て制御されるカラーフラグを出力するカラーフラグレジ
スタ、３は入力データと該カラーフラグとの排他的論理
和をとるゲート回路（以下、Ex−OR回路と呼ぶ）であ
る。４は前記制御回路１からの信号Ｆによって制御され
るマルチプレクサ、５は入力レジスタ６はROMテーブル
である。

該ROMテーブル６は入力データによって指定されたア
ドレスに、次のようなデータを有している。すなわち、
第１のランレングスデータ6a、第２のランレングスデー
タ6b、ランレングス有効ビットデータ6c、ネクストデー
タ要求データ6dおよび修正データ（Revised Data）6eの
各データを保有している。

７は前記制御回路１から出力された信号Ｇにより制御
され、前記Ex−OR回路３を通って入力データが来る場合
に０を出力し、一方後述の修正データが来る場合に１を
出力するデータロードフラグ発生回路、８は第１のラン
レングスデータ6aの出力RL1とランレングスレジスタ９
に格納されたデータとを加算する加算器、10は前記制御
回路１から出力された信号ｃにより第２のラングレスデ
ータ6bの出力RL2と前記加算器８の出力データを選択す
るマルチプレクサである。また、11は加算器８の出力デ
ータを一時蓄積する出力レジスタである。

ここに、カラーフラグレジスタ２、データロードフラ
グ発生回路７、ランレングスレジスタ９出力レジスタ1
1、入力レジスタ５および制御回路１は図示されていな
いクロックと同期して動作する。

次に、上記の構成を有する本実施例の動作を説明す
る。なお、第２図は、前記制御回路１の入出力信号の関
係を表す図を示し、第３図は本実施例の動作の一具体例
を表す図を示す。

まず、クロック０が入力する以前においては、ランレ
ングスレジスタ９には０が記憶されている。この状態に
おいてカラーフラグレジスタ２から０のカラーフラグが
出力され、８ビット00001110の入力データDi（第３図参
照）が入力して来たとすると、Ex−OR回路３の出力は00
001110となる。該データがマルチプレクサ４を通ると、
データロードフラグ発生回路７から０のフラグが出力さ
れ、これが前記入力データDiのMSBに付加されて、９ビ
ットのデータがROMテーブル６へ導かれる。すなわち、
第３図の（ ）で囲まれた９ビットのROM入力データ0
00001110がROMテーブル６へ導かれる。

ROMテーブル６の第１のランレングスデータ6aは、入
力データのMSBが０の時は、MSBよりLSBに向って０が連
続する個数から１を減じた数の２進数を出力し、一方入
力データのMSBが１の時には、LSB側にはじめて現われる
０を起点として、該０よりLSBに向って連続する０の個
数を２進数で出力する。このため、今考えている動作例
においては、該第１のランレングスデータ6aは、100
（＝４）の出力RL1を出力する。

第２のランレングスデータ6bは、前記連続する０より
LSB側が全て１の場合はその１の個数を２進数で出力す
る。今考えている例では、前記連続する０よりLSB側が
全て１ではないので、０のデータが出力される。

ランレングス有効ビットデータ6cは、前記連続する０
よりLSB側に１が存在する場合に、１を出力、LSB側に１
がない場合は０を出力する。

ネクストデータ要求データ6dは、連続する０よりLSB
側が全て１、又は該連続する０のLSBが０ビット目であ
る場合、すなわちROM入力データのLSBまで０が連続する
場合は、１を出力し、この条件を満さない場合は０を出
力する。

また、修正データ6eは、前記ネクストデータ要求デー
タ6dの出力が０のとき、前記第１のランレングスデータ
6aの出力に対応する０の並びを１にし、そのLSB側のビ
ットを全て反転（ただし、前記第１ランレングスデータ
6aの出力RL1が０の場合は全てのビットを反転したデー
タ）したデータとして予め作成しROMテーブル６に格納
しておく。本具体例においては、この修正データは1111
0001になる。

加算器８は出力RL1の値４とランレングスレジスタ９
に記憶されているデータ０を加算する。この結果は、ク
ロック０において出力レジスタ11にラッチされる。

また、クロック０により、マルチプレクサ10を通って
来ている出力RL2の値０がランレングスレジスタ９にラ
ッチされる。

この時、制御回路１への入力信号A,Bはそれぞれ1,0で
あるので、その出力信号Ｃ〜Ｇは第２図に示されている
ようになる。すなわち、マルチプレクサ10には第２のラ
ンレングスデータ6bの出力RL2を選択する信号Ｃ＝０が
出力され、出力レジスタ11には加算器８の出力データを
ラッチする信号Ｄ＝１が出力される。

また、カラーフラグレジスタ２にはその出力を反転す
る信号Ｅ＝１が出力され、マルチプレクサ４には修正デ
ータを選択する信号Ｆ＝１が出力され、データロードフ
ラグ発生回路７にはロードフラグを１にする信号Ｇ＝１
が出力される。

この結果、ROMテーブル６には修正データ11110001のM
SBに１が付加されたデータが入力し、第１のランレング
スデータ6aの出力RL1は３、第２のランレングスデータ6
bの出力RL2は１、RL有効データ6cの出力Ａは１、ネクス
トデータ要求6eの出力Ｂは１になる。

次に、第２番目のクロック１が入力すると、出力レジ
スト11は出力RL1の値３と、ランレングスレジスタ９に
保持していた値０との加算値をラッチし、一方、ランレ
ングスレジスタ９は前記出力RL2の値をラッチする。そ
の結果、出力レジスタ11には、値３がラッチされ、ラン
レングスレジスタ９には値１がラッチされる。

この時、制御回路１の入力A,Bは、それぞれ1,1である
ので、該制御回路１の出力は第２図に示されているよう
になる。

すなわち、マルチプレクサ10は第２のランレングスデ
ータ6bの出力RL2を選択する。出力レジスタ11には加算
器８の出力データをラッチする信号Ｄが出力される。ま
た、カラーフラグレジスタ２はカラーフラグを反転する
信号Ｅを受信し、マルチプレクサ４はEx−OR回路３の出
力を選択し、データロードフラグ発生回路７はロードフ
ラグ０を出力する。

次の入力データDi、すなわち00000000がEx−OR3の一
方の端子に入力してくると、ROMテーブル６にはMSB側に
データロードフラグ発生回路７から出力された０を付加
した９ビットのデータ000000000が入力する。そうする
と、第１のランレングスデータ6aの出力RL1は８、第２
のランレングスデータ6bの出力RL2は０、RL有効データ6
cの出力Ａは０、ネクストデータ要求6dの出力Ｂは１と
なる。したがって、制御回路１の入力データA,Bはそれ
ぞれ0,1となり、制御回路１の出力Ｃ〜Ｇは第２図に示
されているようになる。

すなわち、出力信号Ｃは１になるので、マルチプレク
サ10は加算器８の出力を選択し、出力信号Ｄは０になる
ので、出力レジスタ11は動作せず、加算器８の出力デー
タをラッチしない。一方、出力信号Ｅは０になるので、
カラーフラグレジスタ２は動作せず前のカラーフラグを
保持する。出力信号Ｆは０であるので、マルチプレクサ
４はEx−OR3の出力側を選択し、出力信号Ｇは０である
ので、ロードフラグを０にする。

この結果、第３番目のクロック２においては、出力レ
ジスタ11に新たなデータがラッチされず、前のデータ３
が保持されたままとなり、一方、ランレングスレジスタ
９には加算器８の出力である値９がラッチされる。

以下、同様の動作が順次繰返し行われると、 第３図に示されているような入力データ00001110 0000
0000 11110001 11111111 11111000‥‥‥に対して、
出力レジスタ11のデータは4,3,9,4,3,14,‥‥‥とな
り、ランレングスが得られる。該ランレングスは、カラ
ーフラグレジスタの値と共に、図示されていない公知の
変換回路により例えばハフマン符号に変換される。

以上のように、本実施例によれば、ランレングス符号
化処理をパラレルで処理することができ、従来のシリア
ル処理に比べて大幅の処理速度を上げることができる。

なお、前記実施例において、ROMテーブル６に例えば
第３のランレングスデータを作成する等して、該ROMテ
ーブル６の出力を増せば、処理速度を更に上げることが
できるようになる。また、ROMテーブル６のデータの内
容を変えると、ランレングス検出と同時に、拡大・縮小
の機能を入れることもできる。

（発明の効果） 以上のように、本発明によれば、パラレル入力の入力
データをシリアルデータに変換することなく、パラレル
状態のままでランレングス符号化処理することができる
ので、従来のものに比べて、処理速度が大幅に上がると
いう大きな効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の制御回路の入出力関係を表す図、第３図は前記実施
例の動作を説明する図、第４図は従来のランレングス符
号化装置の一例を示すブロック図である。 １……制御回路、２……カラーフラグレジスタ、4,10…
…マルチプレクサ、５……入力レジスタ、６……ROMテ
ーブル、７……データロードフラグ発生回路、８……加
算器、９……ランレングスレジスタ、11……出力レジス
タ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】パラレル入力データからランレングスを計
   数し、該ランレングスから符号化データを生成するラン
   レングス符号化装置において、 パラレル入力データとカラーフラグレジスタから出力さ
   れるカラーフラグとの排他的論理和をとるゲート回路
   と、 該ゲート回路の出力と修正データとを選択する第１のマ
   ルチプレクサと、 該第１のマルチプレクサの出力側に接続された入力レジ
   スタと、 該入力レジスタに一時的に保持されたデータが前記パラ
   レル入力データの時には０、修正データの時には１のデ
   ータロードフラグを発生する手段と、 前記入力レジスタの出力のMSB側に前記データロードフ
   ラグを付加したパラレルデータをアドレスとして、該パ
   ラレルデータのMSBが０のときにはMSBよりLSBに向かっ
   て連続する０の個数から１を減じた数であり、前記パラ
   レルデータのMSBが１のときにはLSB側にはじめて０が現
   れるビットを起点とした連続する０の個数を数とする第
   １のランレングスデータと、前記連続する０よりLSB側
   が全て１の場合にはその連続する１の個数を数とし、該
   連続する０よりLSB側が全て１でない場合には個数の数
   を０とする第２のランレングスデータと、前記パラレル
   データのビット列に対応するランレングスの計数処理が
   完了したことを示すランレングス有効データと、次のパ
   ラレル入力データの入力を要求するネクストデータ要求
   情報、および前記ネクストデータ要求情報が次のパラレ
   ル入力データの入力を要求していないときに、前記第１
   のランレングスデータの出力に対応する０の並びを１に
   し、そのLSB側のビットを全て反転した前記修正データ
   をそれぞれ出力するROMテーブルと、 前記第１のランレングスデータを一方の入力とする加算
   器と、 前記第２のランレングスデータと該加算器の出力とを入
   力とする第２のマルチプレクサと、 該第２のマルチプレクサの出力側に接続され、その出力
   が前記加算器の他方の入力に接続されたランレングスレ
   ジスタと、 前記加算器の出力側に接続された出力レジスタと、 前記ROMテーブルから出力される前記ランレングス有効
   データとネクストデータ要求情報とを入力し、前記ラン
   レングス有効データの入力の状態に応じて、前記カラー
   フラグレジスタの反転動作を制御する信号と、前記第２
   のマルチプレクサの切替制御信号と、前記出力レジスタ
   の入力データ取込み動作制御信号とを出力し、前記ネク
   ストデータ要求情報の入力の状態に応じて、前記第１の
   マルチプレクサの切替信号と、前記データロードフラグ
   を決定する信号とをそれぞれ出力する制御回路とを具備
   し、 ランレングス符号化をパラレル的に行うようにしたこと
   を特徴とするランレングス符号化装置。