JP2728818B2 - 可変長復号化器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は可変長符号化されたデ
ータを復号する可変長復号化器に関するものである。

【０００２】

【従来の技術】図５は従来の可変長復号化器を示すブロ
ック構成図であり、例えば、三菱電機技報Ｖｏｌ．６
０，Ｎｏ．１０（１９８６．１０）の４０頁に示された
「図３．ビデオコーデックの構成」の受信側のブロック
構成図の可変長復号化ブロックの内部を展開したもので
ある。

【０００３】図中、２はリセット信号により次ノード番
号を初期化する初期化部、３ａ，３ｂは同期回路を構成
するためのＤタイプフリップフロップ、４は引き続き可
変長復号化を行なうために必要な次ノード番号を生成す
る次ノード番号生成部、５は復号インデックスを生成す
る復号インデックス生成部である。

【０００４】次に動作について説明する。

【０００５】先ず、従来例の具体的動作についての説明
に先立ち、可変長符号の構造、及び復号方法の概念につ
いて簡単に説明する。可変長符号は、一般的にトリー
（Ｔｒｅｅ）構造になっており、例えば、図３に示すよ
うな固定長３ビットのインデックスと、それに対応する
１ビットから７ビットの可変長符号では、図４に示すよ
うなトリー構造となっている。トリーの枝は各ノードに
おいて各ビットの値が‘０’か‘１’に対応して分岐し
ており、辿ってきた枝の末端にある固定長インデックス
値が辿ってきたビットで構成される可変長符号に対応し
ている。例えば、可変長符号「００１」は、図４のノー
ド番号０から始まってノード番号１、ノード番号２を辿
って到達するインデックス２に対応している。

【０００６】可変長復号は、入力する可変長符号化デー
タに従い、図４に示したようなトリー構造をノード番号
０から固定長インデックスのある枝の末端まで辿るとい
う動作を繰り返すことにより達成される。

【０００７】この復号方法を念頭において、図５に示す
従来の可変長復号化器の動作について説明する。入力さ
れた１ビットシリアルの可変長符号化データ１０２は、
当該データのビット伝送速度（以下、ビットレートと呼
ぶ）に等しいクロック１０１によりＤタイプフリップフ
ロップ３ａでラッチされ、復号用データ３０２として次
ノード番号生成部４、及び復号インデックス生成部５へ
入力する。一方、初期化部２は、実次ノード番号２０１
として、リセット時にはリセット信号１０３により起点
となるノード番号、即ち図４でいえばノード番号０を出
力し、通常時は次ノード番号生成部４からの次ノード番
号４０１を出力する。実次ノード番号２０１は、可変長
符号化データ１０２と同様にＤタイプフリップフロップ
３ａでラッチされ、現ノード番号３０１として次ノード
番号生成部４及び復号インデックス生成部５へ入力す
る。次ノード番号生成部４は、現ノード番号３０１と復
号用データ３０２とから前述の可変長符号トリーを辿
り、次に移るノード番号を求めて次ノード番号４０１と
して出力する。

【０００８】図４の例で具体的に説明すると、例えば現
ノード番号３０１が０、復号用データ３０２が０の場合
は次ノード場合４０１として１を、現ノード番号３０１
が２、復号用データ３０２が０の場合は次ノード番号４
０１として３を、というふうに出力する。また、例えば
現ノード番号３０１が０で、復号用データ３０２が１で
ある場合、インデックス０が復号されるが、この時は引
き続き復号動作を繰り返させるために、次ノード番号４
０１として０を出力する。

【０００９】復号インデックス生成部５は、可変長符号
トリーの末端に到達した場合のみインデックスが復号さ
れたことを示す検出フラグ５０１と復号されたインデッ
クスである復号インデックス５０２を出力する。そし
て、上記検出フラグ５０１と復号インデックス５０２
は、クロック１０１によりＤタイプフリップフロップ３
ｂにてラッチされ、出力検出フラグ３１１と出力復号イ
ンデックス３１２として出力される。

【００１０】以上のように、リセット信号１０３による
リセットを起点として、次ノード番号４０１をフィード
バックさせながら、毎クロック同様の動作を繰り返すこ
とにより、出力検出フラグ３１１、及び出力復号インデ
ックス３１２が順次出力される。図６は、図３、図４に
示す可変長符号の一例について、上記動作を示すタイミ
ングチャートであり、可変長符号化データ１０２として
「０，１，１，０，０，０，０，１，・・・」が入力さ
れたとき、復号インデックス５０２として「１，０，
４，・・・」が符号される様子を示している。本図から
明らかなように、復号インデックス５０２は最小、クロ
ック１０１の１クロック周期で復号される。

【００１１】

【発明が解決しようとする課題】従来の可変長復号化器
は以上のように構成されているので、１クロックで可変
長符号化データ１ビットしか処理できず、そのため高い
ビットレートの可変長符号化データを処理するにはクロ
ック周波数を上げなければならないが、処理に使用する
素子の動作速度には制限があるため、処理できる可変長
符号化データのビットレートを上げるにも限界が発生す
るという課題があった。

【００１２】この発明は上記のような課題を解決するた
めになされたもので、高いビットレートの可変長符号化
データを復号できる可変長復号化器を得ることを目的と
する。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る可変長復号化器は、 復号インデック
ス確定対象であるシリアル入力の可変長符号化データ
を、そのビット伝送速度と等しいクロックによりＮビッ
トのパラレル信号に変換するシリアル／パラレル（Ｓ／
Ｐ）変換部と、所定の可変長符号トリーに従い復号する
際に、求めるインデックスがどの部分にあるかを順次辿
るための次ノード番号を生成し復号インデックス生成部
にフィードバックする最終次ノード番号生成部と、最終
次ノード番号生成部からフィードバックされ同期回路で
ラッチされた現ノード番号と、Ｓ／Ｐ変換出力のＮビッ
トのパラレル信号とから、可変長符号トリーを辿って検
出される最大Ｎ個の復号インデックスのうちの、第１番
目に辿りついた復号インデックスを生成する第１の復号
インデックス生成部から第Ｎ番目に辿りついた復号イン
デックスを生成する第Ｎの復号インデックス生成部まで
の、最大Ｎ個の並列の復号インデックス生成部を備え
て、 クロックのＮ倍周期で順次に、最大Ｎ個の復号イン
デックス生成部から、最大Ｎ個の復号インデックスを同
時に確定出力するようにした。

【００１４】

【作用】上記のように構成された可変長復号化器では、
入力する可変長符号化データをシリアル／パラレル変換
部を介して複数ビットにパラレル変換することにより、
データ速度が落ち、処理クロック生成部で発生する上記
データ速度に見合った遅い処理クロックにて復号動作を
行なうことにより、高いビットレートの可変長符号化デ
ータを復号することが可能となる。また、複数の復号イ
ンデックス生成部により同一処理クロック内に複数の復
号インデックスが復号される。

【００１５】

【実施例】実施例１．以下、この発明の実施例１を図を
参照して説明する。

【００１６】図１は、本発明を適用して可変長符号化デ
ータを４ビットにパラレル変換する場合の可変長復号化
器を示すブロック構成図であり、図５の従来例に相当す
る部分には同一符号を付してその説明を省略する。図
中、６は４ビットパラレルに入力する復号用データ３０
３を現ノード番号から可変長符号トリーに従い復号して
いった時に最終的に辿りつく次ノード番号を生成する最
終次ノード番号生成部、７は４ビットパラレルに入力す
る復号用データ３０３を現ノード番号から可変長符号ト
リーに従い復号していった時に１番目に検出される復号
インデックスを生成する第１復号インデックス生成部、
８は上記第１復号インデックス生成部７と同様に２番目
に検出される復号インデックスを生成する第２復号イン
デックス生成部、９も第１復号インデックス生成部７と
同様に３番目に検出される復号インデックスを生成する
第３復号インデックス生成部、１０も第１復号インデッ
クス生成部７と同様に４番目に検出される復号インデッ
クスを生成する第４復号インデックス生成部、１１はシ
リアル入力の可変長符号化データをそのビットレートと
等しい入力クロックにより４ビットパラレルに変換する
シリアル／パラレル変換部（以下、Ｓ／Ｐ変換部と呼
ぶ）、１２は入力クロックから復号処理に必要な１／４
の周波数（４倍の周期）の処理クロックを生成する処理
クロック生成部である。

【００１７】次に動作について説明する。

【００１８】可変長符号の構造、及び復号方法の概念に
ついては、従来の技術で述べた内容と同様であるので省
略する。

【００１９】入力された１ビットシリアルの可変長符号
化データ１０２は、入力されるデータのビットレートに
等しいクロック１０１により、Ｓ／Ｐ変換部１１にて４
ビットパラレルのパラレル可変長符号化データ１１０１
に変換される。また、上記クロック１０１は、処理クロ
ック生成部１２にて１／４分周され、処理クロック１２
０１として同期回路を構成するＤタイプフリップフロッ
プ３ａ，と３ｂの各部へ分配される。

【００２０】上記パラレル可変長符号化データ１１０１
は、上記の処理クロック１２０１によりＤタイプフリッ
プフロップ３ａでラッチされ、パラレル復号用データ３
０３として最終次ノード番号生成部６、第１復号インデ
ックス生成部７、第２復号インデックス生成部８、第３
復号インデックス生成部９、第４復号インデックス生成
部１０へ入力する。一方、従来技術の説明で述べたのと
同様の実次ノード番号２０１もＤタイプフリップフロッ
プ３ａにてラッチされ、現ノード番号３０１として最終
次ノード番号生成部６及び第１〜第４復号インデックス
生成部７〜１０へ入力する。

【００２１】次に、最終次ノード番号生成部６は、入力
される現ノード番号３０１と４ビットのパラレル復号用
データ３０３とから、可変長符号トリーを４ビット分辿
り、最終的に辿りついたノード番号を次ノード番号４０
１として出力する。例えば、図４に示した可変長符号ト
リーの例でいえば、現ノード番号が０、パラレル復号用
データが４（＝０，１，０，０）であった場合、可変長
符号トリーを下記のように辿る。 （ノード番号０） ↓ ‘０’の枝 ノード番号１ ↓ ‘１’の枝 インデックス１検出 （ノード番号０より再スタート） ↓ ‘０’の枝 ノード番号１ ↓ ‘０’の枝 ノード番号２ このとき、次ノード番号４０１としてはノード番号２が
出力される。また、ノード番号で終わらず、インデック
スの検出で終わった場合には、次ノード番号４０１とし
てノード番号０を出力する。

【００２２】一方、第１復号インデックス生成部７は、
入力される現ノード番号３０１と４ビットのパラレル復
号用データ３０３とから可変長符号トリーを４ビット辿
り、最初に検出されたインデックスを１番目のインデッ
クスが検出されたことを示す第１検出フラグ７０１とと
もに第１復号インデックス７０２として出力する。ここ
で、１つもインデックスが検出されなかった場合、第１
検出フラグ７０１と第１復号インデックス７０２は出力
されない。第２復号インデックス生成部８は、上記第１
復号インデックス生成部７と同様で、２番目に検出され
たインデックスを第２検出フラグ８０１とともに第２復
号インデックス８０２として出力する。ここで、検出さ
れたインデックスの数が１個以下であった場合、第２検
出フラグ８０１と第２復号インデックス８０２は出力さ
れない。

【００２３】第３復号インデックス生成部９も上記第１
復号インデックス生成部７と同様で、３番目に検出され
たインデックスを第３検出フラグ９０１とともに第３復
号インデックス９０２として出力する。ここで、検出さ
れたインデックスの数が２個以下であった場合、第３検
出フラグ９０１と第３復号インデックス９０２は出力さ
れない。

【００２４】第４復号インデックス生成部１０も上記第
１復号インデックス生成部７と同様で、４番目に検出さ
れたインデックスを第４検出フラグ１００１とともに第
４復号インデックス１００２として出力する。ここで、
検出されたインデックスの数が３個以下であった場合、
第４検出フラグ１００１と第４復号インデックス１００
２は出力されない。

【００２５】以上のような動作を、リセット信号１０３
によるリセットを起点とし、次ノード番号４０１をフィ
ードバックさせながら毎処理クロック繰り返すことによ
り、復号されたインデックスが順次出力される。

【００２６】図２は、図３、図４に示す可変長符号の一
例について、上記動作を行なうときのタイミングチャー
トであり、可変長符号化データ１０２として「０，１，
１，０，０，０，０，１，・・・」が入力されるとき、
復号インデックスとして「１，０，４，・・・」が復号
される様子を示している。本図から明らかなように、復
号インデックスは最小、処理クロック１２０１の１クロ
ック周期、言い換えるとクロック１０１の４クロック周
期で復号される。

【００２７】このように、可変長符号化データ１０２を
シリアルから４ビットパラレルに変換しながら可変長復
号動作を行なうことにより、処理クロック１２０１とし
ては、クロック１０１の４倍の周期のクロックで処理す
ることが可能となる。

【００２８】なお、上記実施例１では、１ビットから４
ビットにシリアル／パラレル変換しながら可変長復号動
作を行なった場合を例に説明したが、これに限るもので
なく、これを拡張して、１ビットからＮビットにシリア
ル／パラレル変換しながら可変長復号動作を行なうこと
もできる。この場合、処理クロックは入力するクロック
のＮ倍の周期のクロックとなる。

【００２９】また、上記実施例１では、復号インデック
ス生成部を第１〜第４の４個設けた例について説明した
が、可変長符号の内容によっては、パラレル復号用デー
タから同時に４個復号インデックスが復号されないもの
もあり、このような場合には復号インデックス生成部を
適宜減らした構成にすればよい。

【００３０】

【発明の効果】以上のように、この発明によれば、シリ
アル入力の可変長符号化データをＮビットパラレルに
し、次ノード番号と最大Ｎ個並列接続の復号インデック
ス生成部の出力をＮビット内で同時に処理して復号イン
デックスを確定するようにしたので、入力クロックのＮ
倍の周期の遅いクロックで可変長復号ができる、または
可変長符号化の処理に対してシリアル入力のビットレー
トをＮ倍と高速にできる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１を示す可変長復号化器のブ
ロック構成図である。

【図２】図１の可変長復号化器の動作を示すタイミング
チャートである。

【図３】可変長符号の一例を示す図である。

【図４】図３の可変長符号例をトリー状に表わした図で
ある。

【図５】従来例の可変長復号化器を示すブロック構成図
である。

【図６】図５の可変長復号化器の動作を示すタイミング
チャートである。

【符号の説明】

２ 初期化部 ３ａ Ｄタイプフリップフロップ（同期回路） ３ｂ Ｄタイプフリップフロップ（同期回路） ６ 最終次ノード番号生成部 ７ 第１復号インデックス生成部 ８ 第２復号インデックス生成部 ９ 第３復号インデックス生成部 １０ 第４復号インデックス生成部 １１ Ｓ／Ｐ変換部（シリアル／パラレル変換部） １２ 処理クロック生成部

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 復号インデックス確定対象であるシリア
   ル入力の可変長符号化データを、そのビット伝送速度と
   等しいクロックによりＮビットのパラレル信号に変換す
   るシリアル／パラレル（Ｓ／Ｐ）変換部と、 所定の可変長符号トリーに従い復号する際に、求めるイ
   ンデックスがどの部分にあるかを順次辿るための次ノー
   ド番号を生成し復号インデックス生成部にフィードバッ
   クする最終次ノード番号生成部と、 上記最終次ノード番号生成部からフィードバックされ同
   期回路でラッチされた現ノード番号と、上記Ｓ／Ｐ変換
   出力のＮビットのパラレル信号とから、可変長符号トリ
   ーを辿って検出される最大Ｎ個の復号インデックスのう
   ちの、第１番目に辿りついた復号インデックスを生成す
   る第１の復号インデックス生成部から第Ｎ番目に辿りつ
   いた復号インデックスを生成する第Ｎの復号インデック
   ス生成部までの、最大Ｎ個の並列の復号インデックス生
   成部を備えて、 上記クロックのＮ倍周期で順次に、上記最大Ｎ個の復号
   インデックス生成部から、最大Ｎ個の復号インデックス
   を同時に確定出力するようにしたことを特徴とする可変
   長復号化器。