JP3429623B2 - 高速可変長符号復号化装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は可変長符号復号化装
置（ＶＬＣデコーダと呼ぶこともある）に関し、特に、
クロックサイクルごとに２つの符号語を復号化すること
によって、高速復号化動作を行い得る改善された可変長
符号復号化装置に関する。 【０００２】 【従来の技術】可変長符号化法は、無損失データ圧縮の
ためにしばしば用いられている方法である。より詳しく
は、この方法はデータの統計値に基づいて、一定長のデ
ータを可変長符号語に変換するのに用いられる。可変長
符号語のコード長（符号語長さ）は、より短い符号語は
より頻繁に発生するデータを表し、より長い符号語は比
較的発生頻度の低いデータを表すように定められる。可
変長符号語を全ての可能なソースデータのライブラリに
適宣に割り当てることによって、その可変長符号語の平
均ワード長が元のソースデータのワード長より短くな
り、データ圧縮を効果的に実現することができる。 【０００３】これに関連して、ハフマン符号化法が、統
計的性質が既知のデータに対して最小冗長性の可変長コ
ードを構成するのによく用いられる。一般に、符号化過
程はテーブルをアドレス指定するのに入力データをテー
ブルにアドレス指定するルックアップテーブルを用いて
実現し得る。符号語及びワード長情報はテーブルの内容
として格納され、バッファを介して一定のデータレート
で順次データチャネル上へ出力される。 【０００４】しかし、受信側における復号化過程は、符
号化過程よりはるかに複雑である。コード長が可変的で
あるため、各符号語はソースのシンボルに復号化される
前に受信されたビットストリングから分離されなければ
ならない。その結果、可変長デコーダは可変長エンコー
ダより複雑になる。 【０００５】送られてくる一連の可変長符号語を復号化
するための復号化装置が幾つか提示されているが、その
うち、１９９０年２月６日にＧａｒｙ Ｋａｈａｎに付
与された米国特許第４，８９９，１４９号明細書に開示
されているツリー探索アルゴリズムを用いる可変長コー
ド（ＶＬＣ）デコーダがよく用いられる。このＶＬＣデ
コーダにおいて、ＶＬＣは符号語が葉（または、ターミ
ナルノードとも称する）となるツリー構造により表現さ
れる。復号化過程はコードツリーのルートから始まっ
て、受信されたビットストリームにより各ノードで２つ
のブランチのうちの１つを選択するように誘導される。
葉（即ち、符号語）に至ると、符号語が検出され、残り
のビットストリームから分離される。このような形態の
復号化装置は、ツリーに対応する論理回路及びコードツ
リーをたどるための制御回路を有する。しかしながら、
このような方法は、コードツリーを用いるビット単位の
探索方法が復号化された各シンボルに対して必要である
ため、特に、長い符号語の場合に動作速度が遅くなる。 【０００６】動作速度を向上させるべく提示されたＶＬ
Ｃデコーダのうちの１つに、１９９２年１２月２２日に
Ｍｉｎｇ−Ｔｉｎｇ Ｓｕｎらに付与された米国特許第
５，１７３，６９５号と第５、２４５、３３８号明細書
に開示されているようなルックアップ表に基づくＶＬＣ
デコーダがある。このようなデコーダは、ビットストリ
ームを一定長のデータセグメントとして記憶する入力バ
ッファメモリから供給される連続したビットを格納する
ための最大符号語長と等しい長さのビット格納能力を有
する２つのカスケード接続されたラッチ回路と、これら
の２つのラッチ回路に接続されており、最大符号語長と
同一長の復号化ウィンドウ出力を発生するバレルシフタ
と、最大符号語長を法として順に復号化された可変長符
号語のコード長を累算する累算器と、復号化ウィンドウ
出力に含まれる可変長符号語に対応する一定長の符号語
を出力すると共に、可変長符号語のコード長を出力する
ルックアップ表メモリデバイスとを含む。各クロックサ
イクル毎に復号化される符号語のコード長が累算される
ことによって、バレルシフタの復号化ウィンドウは復号
化されるべき次の符号語の第１ビットに整合するように
シフトされる。累算されたコード長が最大符号語長を超
えると、即ち、第２ラッチ回路内の全ビットが復号化さ
れると、第１ラッチ回路内のビットは第２ラッチ回路へ
伝送され、次の一定のデータセグメントが入力バッファ
メモリから第１ラッチ回路に読取られる。 【０００７】前述した構造の復号化器においては、各ク
ロックサイクルごとに１つの符号語しか復号化すること
ができず、ルックアップ表メモリ、バレルシフタ及び累
算器を含むクリティカルな経路が存在し、これらの構成
要素の動作遅延により動作速度が制限される。 【０００８】 【発明が解決しようとする課題】従って、本発明の主な
目的は、１つのクロックサイクルの下降エッジと上昇エ
ッジとを両方共用いて、１クロックサイクルに２つの符
号語を復号化して、動作速度を向上させ得るＶＬＣ復号
化装置を提供することである。 【０００９】 【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、復号化すべき可変長符号語を含
む入力ビットストリームを最長可変長符号語の２倍の長
さの固定長セグメントとして格納する入力バッファを介
して入力される可変長符号語を復号化するための可変長
符号復号化装置であって、前記入力バッファから連続す
る固定長セグメントを受容し格納する第１及び第２ビッ
ト格納手段と、前記第１及び第２ビット格納手段に接続
され、前記連続する固定長セグメントに含まれるビット
から第１ウィンドウ出力ビット列を生成するための第１
出力ウィンドウを有し、前記第１ウィンドウ出力ビット
列は最長可変長符号語と同じビット長さを有し、前記第
１出力ウィンドウはウィンドウ制御信号に直接応じて前
記第１及び第２ビット格納手段内のビットを出力するよ
うにシフトされる第１シフト手段と、前記第１シフト手
段に接続され、前記第１ウィンドウ出力ビット列と印加
される復号化出力ビット列とに含まれるビットから第２
ウィンドウ出力ビット列を生成するための第２出力ウィ
ンドウを有し、前記第２ウィンドウ出力ビット列の第１
ビットより上位のＭ個のビットをコード値として発生
し、前記第２ウィンドウ出力ビット列は最長可変長符号
語と同一のビット長さを有し、前記第２出力ウィンドウ
は符号語長さに直接応じてシフトされ、前記Ｍは前記最
長可変長符号語のビット数より小さい整数である第２シ
フト手段と、前記第２ウィンドウ出力ビット列を半クロ
ックサイクルの間ラッチし、ラッチした前記第２ウィン
ドウ出力ビット列を前記復号化ビット列として出力する
リレー手段と、前記リレー手段に接続されており、前記
復号化出力ビット列の第１ビット位置から始まる可変長
符号語の上位Ｐビットからなるプリフィックスコード
（ｐｒｅｆｉｘ ｃｏｄｅ）に応じて符号語長さを生成
し、前記Ｐの最大値は前記最長可変長符号語のビット数
より小さい整数である第１メモリ手段と、前記第１メモ
リ手段と前記第２シフト手段に接続されており、前記符
号語長さと前記コード値とに応じて固定長さワードを生
成する第２メモリ手段と、前に累算された符号語長さと
前記符号語長さとを加えて、累算された符号語長さを表
す前記ウィンドウ制御信号を生成し、前記累算された符
号語長さが前記最長可変長符号語の２倍より大きい場
合、前記入力バッファに格納された次の固定長セグメン
トを読出して前記第１ビット格納手段に格納し、前記第
１ビット格納手段に格納されていた固定長セグメントを
前記第２ビット格納手段へ伝送するようにする読出し信
号を発生する累算手段とを含むことを特徴とする可変長
符号復号化装置が提供される。 【００１０】 【発明の実施の形態】以下、本発明の好適実施例につい
て図面を参照しながらより詳しく説明する。 【００１１】図１に、本発明によるＶＬＣ復号化器の好
ましい実施例を示す。説明の便宜上、復号化される可変
長符号語の最大長さは８ビットと仮定する。ＶＬＣ復号
化器は連続して入力される可変長符号語を復号化して、
ある特定のシンボルクロックで、対応する復号化された
固定長ワードをリード２１３を通じて出力する。 【００１２】データチャネル５１上へ受信されたシリア
ルデータストリームは入力バッファメモリ５０へ入力さ
れる。入力バッファメモリ５０は可変長符号語を含むシ
リアルデータストリームを固定長セグメントとして格納
し、リード４１１上の読出し（READ）信号に応じて、ク
ロック信号（ＣＬＫ）のエッジ（例えば上昇エッジ）と
同期してリード１１１上へ出力する。ここで、データセ
グメントのビット長さ（例えば１６ビット）は可変長符
号語の最大ビット長さの２倍であり、クロック信号は２
種類のエッジ、即ち、上昇及び下降エッジを有する。 【００１３】ラッチ回路１０１は入力バッファメモリ５
０に接続されており、リード１１１を通じて入力バッフ
ァメモリ５０から固定長データセグメントを連続的に受
信する。ラッチ回路１０２はラッチ回路１０１に接続さ
れており、ラッチ回路１０１にいったん格納された固定
長データセグメントを受信する。ラッチ回路１０１及び
１０２はクロック信号のエッジに於いてCARRY信号が制
御入力に印加されている場合のみ印加されているデータ
をラッチする制御ラッチであり、ラッチされたデータは
クロックの次のエッジまで出力に維持される。本発明の
好ましい実施例では、入力バッファメモリ５０とラッチ
回路１０１及び１０２はクロック信号の相異なるエッジ
で動作する。ラッチ回路１０１及び１０２は、例えば、
クロックの下降エッジに於いて累算ブロック５００がリ
ード３２１上にCARRY信号を発生しているとき印加され
ているデータをラッチする。新しいデータセグメントを
供給する必要があるときは、READ信号がリード４１１上
に生成される。リード４１１上にREAD信号が生成される
と、入力バッファメモリ５０はクロックの上昇エッジに
於いて次のデータセグメントをリード１１１上へ供給す
る。CARRY信号に応じて、クロックの次の下降エッジで
ラッチ回路１０１はリード１１１上の次のデータセグメ
ントをラッチし、ラッチ回路１０１に格納されていたデ
ータセグメントはラッチ回路１０２へ送られる。従っ
て、ラッチ回路１０２は、常にラッチ回路１０１に格納
されるデータセグメントより時間的により前のデータセ
グメントを格納する。 【００１４】ラッチ回路１０２及び１０１に格納されて
いるデータセグメントとリード１１１上の入力バッファ
メモリ５０の出力は、第１バレルシフタ１０３へ入力さ
れ連続的な４８ビットデータとなる。第１バレルシフタ
１０３は４８ビットの入力ビット列に対してスライド可
能な８ビット出力ウィンドウを有しており、その位置は
累算ブロック５００からリード３１９を通じて供給され
る累算された符号語長さを表すウィンドウ制御信号によ
り制御される。リード３１９を通じて印加されるウィン
ドウ制御信号に応じて、第１バレルシフタ１０３の８ビ
ット出力ウィンドウは第１バレルシフタ１０３内のデー
タセグメントの次の８ビットを含むようにシフトされ
る。CARRY信号がリード３２１上に生成されていると
（第１バレルシフタ１０３内のデータストリームの最初
の１６ビットが第２バレルシフタ１０４へ出力されると
生成される）、クロック信号の下降エッジでラッチ回路
１０１内の前データセグメントはラッチ回路１０２に前
前データセグメントとしてラッチされ、リード１１１上
の現データセグメントはラッチ回路１０１に前データセ
グメントとしてラッチされる。その次の上昇エッジにお
いて、次の１６ビットデータセグメントが入力バッファ
メモリ５０から引き出されて、第１バレルシフタ１０３
の入力のビット位置３３〜４８に現データセグメントと
して入力される。第１バレルシフタ１０３からの出力
（第１ウィンドウ出力ビット列）は、３つの入力データ
セグメント、即ち、ラッチ回路１０２からの前前データ
セグメント、ラッチ回路１０１からの前データセグメン
ト、及び入力バッファメモリ５０からの現データセグメ
ントからなる４８ビットデータから選択された８ビット
のビット列であり、リード１１７を通じて１６ビット入
力の第２バレルシフタ１０４へ供給される。第２バレル
シフタ１０４は、前のクロックエッジで生成された８ビ
ット復号化出力ビット列もリード１２７を通じて受信し
て、出力ビット列を生成する。 【００１５】第２バレルシフタ１０４は１６ビットの入
力ビット列に対してスライド可能な８ビット出力ウィン
ドウを有している。このウィンドウはリード２１１を通
じてメモリ装置２００から供給される符号語長さにより
制御され、新しい位置にスライドされる。この出力ウィ
ンドウを用いて、第２バレルシフタ１０４は第２ウィン
ドウ出力ビット列をリード１１９上へ出力する。また同
時に、Ｍビット（例えば３ビット）のコード値をリード
１２１を通じてメモリ装置２００へ供給する。ここで、
Ｍは可変長符号語の最大ビット長さより小さい整数であ
る。本発明の好ましい実施例では、第２バレルシフタ１
０４の１６ビットの入力データの内３ビットがコード値
と規定されるが、この３ビットのビット列は第２ウィン
ドウ出力ビット列の第１ビットの左側（上位）に位置す
る３ビットである。もし、第２ウィンドウ出力ビット列
内の第１ビットの左側に位置するビットの数が３より小
さい場合、第２バレルシフタ１０４は「１」を上位ビッ
トとして付加して、３ビットのコード値を発生する。第
２バレルシフタ１０４からの第２ウィンドウ出力ビット
列は、２つのラッチ回路１０６及び１０７とマルチプレ
クサ（ＭＵＸ）１０８とを含むリレー回路１０５へ供給
される。リレー回路１０５は第２ウィンドウ出力ビット
列を半クロックの間ラッチし、ラッチした第２ウィンド
ウ出力ビット列を復号化出力ビット列としてリード１２
７を通じてメモリ装置２００へ供給する。さらに詳しく
は、あるクロックエッジで第２バレルシフタ１０４から
生成されたリード１１９上の第２ウィンドウ出力ビット
列は、次のクロックエッジでリレー回路１０５内のラッ
チ回路１０６または１０７にラッチされる。ラッチ回路
１０６及び１０７は相異なるクロックエッジ、例えば、
下降及び上昇エッジで入力に印加されたデータを各々ラ
ッチする。リレー回路１０５内のＭＵＸ１０８はクロッ
クの下降エッジに応答してラッチ回路１０６からの第２
ウィンドウ出力ビット列を、クロックの上昇エッジに応
答してラッチ回路１０７からの第２ウィンドウ出力ビッ
ト列を復号化出力ビット列としてリード１２７を通じて
メモリ装置２００と第２バレルシフタ１０４へ供給す
る。 【００１６】メモリ装置２００はリレー回路１０５に接
続されており、復号化出力ビット列の第１ビット位置か
ら始まる可変長符号語に対応する符号語長さと固定長ワ
ードとを出力する。本発明の好ましい実施例では、メモ
リ装置２００はプログラマブルロジックアレイ（ＰＬ
Ａ：programmable logic array）で具現され得る第１ル
ックアップ表２０１及び第２ルックアップ表２０２を含
む。第１ルックアップ表２０１は符号語長さを生成する
ためのプリフィックス（pre_fix）復号化に用いられ、
第２ルックアップ表２０２は固定長ワードを生成するた
めのサブフィックス（sub_fix）復号化に用いられる。
第１ルックアップ表２０１はプリフィックスコード表と
復号化符号語長さ表とを含む。各可変長符号語に対する
プリフィックスコードはプリフィックスコード表内のエ
ントリーとして表現される。各プリフィックスコード
は、符号語長さを表すことのできる各符号語の上位Ｐビ
ットからなり、Ｐの最大値は可変長符号語の最大ビット
長さ、即ち、８より小さい（例えば５）。プリフィック
スコード表内の各テーブルエントリーは８ビットの長さ
を有し、Ｐビットのプリフィックスコードから始まる。
このため、各テーブルエントリー内のプリフィックスコ
ードの後のビットは「無効（don't care）」ビットとな
る。符号語長さは、リレー回路１０５内のＭＵＸ１０８
から出力されたビット列がプリフィックスコード表内に
格納されたビットパターンのいずれか１つと整合すると
き検出される。例えば、プリフィックスコード表内のプ
リフィックスコードのビットパターンの１つが「１１」
の場合、その８ビットのテーブルエントリーは「１１Ｘ
ＸＸＸＸＸ」になる。ここで、「Ｘ」は「無効」ビット
を表す。ＭＵＸ１０８からの８ビットのビット列が「１
１０１１０１０」の場合、最初の２つのビットで整合が
起こる。このようにリード１２７上の復号化出力ビット
列がプリフィックスコード表内のエントリーと整合する
と、復号化符号語長さ表内の対応するエントリーがアク
ティブになる。復号化符号語長さ表は、可変長符号語と
整合したプリフィックスコード表内のプリフィックスコ
ードに対応する符号語長さをリード２１１上へ出力す
る。符号語長さは次のクロックエッジでリード２１１を
通じて第２バレルシフタ１０４へ供給され、第２バレル
シフタ１０４の出力ウィンドウのシフトを制御するのに
用いられると共に、第２ルックアップ表２０２へも入力
される。また、サブフィックスコード表、符号語長さ表
及び復号化ワード表を含む第２ルックアップ表２０２
は、リード１２１を通じて第２バレルシフタ１０４から
コード値を受信する。各可変長符号語の符号語長さは符
号語長さ表内のエントリーとして表現され、各可変長符
号語のサブフィックスコードはサブフィックスコード表
内のエントリーとして表現される。各サブフィックスコ
ードは各可変長符号語の下位Ｑビットからなり、Ｑは可
変長符号語のビット長からＰを引いた値である。サブフ
ィックスコード表内の各テーブルエントリーは３ビット
の長さを有し、Ｑビットのサブフィックスコードで終了
する。サブフィックスコードが３ビットより短い場合、
サブフィックスコードの前に位置するテーブルエントリ
ーのビットは、「無効」ビットとなる。本発明の好まし
い実施例では、可変長符号語はＰビットのプリフィック
スコードとＱビットのサブフィックスコードからなる。
固定長さワードは、リード２１１上の符号語長さとリー
ド１２１上のコード値がそれぞれ符号語長さ表及びサブ
フィックスコード表に格納されたビットパターンのうち
いずれか１つと整合したとき検出される。例えば、サブ
フィックスコード表内のあるサブフィックスコードのビ
ットパターンが「０１」の場合、その３ビットのテーブ
ルエントリーは「Ｘ０１」である。ここで、「Ｘ」は
「無効」ビットを表す。リード１２１上のコード値が
「１０１」の場合、最後の２つのビットで整合が起こ
る。前述したように、リード２１１上の符号語長さとリ
ード１２１上のコード値がそれぞれ符号語長さ表及びサ
ブフィックスコード表内の各エントリーと整合すると、
復号化ワード表内の対応するエントリーがアクティブに
なる。復号化ワード表はサブフィックスコード表内の整
合したサブフィックスコードと符号語長さ表内の整合し
た符号語長さとに対応する固定長さワードをリード２１
３上へ出力する。 【００１７】一方、リード２１１上の符号語長さは、累
算ブロック５００へも供給される。累算ブロック５００
は復号化された符号語長さを累算し、ウィンドウ制御信
号をリード３１９上に生成する。ウィンドウ制御信号は
累算された符号語長さを表し、第１バレルシフタ１０３
を制御するのに用いられる。累算ブロック５００は加算
ブロック３００とラッチブロック４００とを含む。加算
ブロック３００は２つのラッチ回路３０１及び３０２、
２つの加算器３０３、３０４及びＭＵＸ３０５を含み、
加算ブロック４００は累算器ラッチ４０１とラッチ回路
４０２とを含む。本発明の好ましい実施例では、ラッチ
回路３０１と３０２は互いに相異なるクロックエッジで
動作し、累算器ラッチ４０１はラッチ回路３０１と同じ
種類のクロックエッジで動作し、ラッチ回路４０２はラ
ッチ回路３０２と同じ種類のクロックエッジで動作す
る。よって、例えば、加算器３０３は、クロック信号の
下降エッジに於いて、ラッチ回路３０１にラッチされた
リード３１１上の符号語長さを累算器ラッチ４０１から
リード４１３を通じて供給される１６を法とする累算さ
れた符号語長さと加算し、その結果得られる５ビットの
信号をリード３１５を通じてＭＵＸ３０５へ出力する。
一方、加算器３０４は、クロックの上昇エッジに於い
て、ラッチ回路３０２にラッチされたリード３１３上の
符号語長さをラッチ回路４０２にラッチされリード４１
５上に供給される累算された符号語長さと加算し、加算
の結果得られた５ビットの信号をリード３１７を通じて
ＭＵＸ３０５へ出力する。ＭＵＸ３０５は、加算器から
受け取った５ビットの信号をウィンドウ制御信号として
リード３１９上へ出力する。リード３１９上のウィンド
ウ制御信号はクロックの各下降エッジでは累算器ラッチ
４０１に、クロックの各上昇エッジではラッチ回路４０
２にラッチされる。累算器ラッチ４０１はクロックの下
降エッジで、受信したデータの最上位ビット（ＭＳＢ）
をREAD信号としてリード４１１上へ供給し、残りの４ビ
ットを前に累算された１６を法とする符号語長さとして
リード４１３を通じて加算器３０３へ供給する。新たな
累算された符号語長さを表すウィンドウ制御信号は、第
１バレルシフタ１０３へ供給され、第１バレルシフタ１
０３のデータストリーム内に含まれる次に復号化される
ビットを出力するように出力ウィンドウの位置を制御す
る。また、５ビットウィンドウ制御信号のＭＳＢはクロ
ックの各上昇及び下降エッジでリード３２１を通じてCA
RRY信号としてラッチ回路１０１及び１０２へ供給され
る。加算器からの出力信号が「１６」より大きいか同じ
である場合、ウィンドウ制御信号のＭＳＢは「１」であ
り、CARRY信号がリード３２１へ出力される。クロック
の次の下降エッジにおいて、このＭＳＢ「１」ビットは
累算器ラッチ４０１の出力からリード４１１上へREAD信
号として出力される。入力バッファメモリ５０はこのRE
AD信号に応じて、次のデータセグメントを引き出してリ
ード１１１上へ出力する。CARRY信号に応じて、リード
１１１上のデータセグメントはラッチ回路１０１へラッ
チされ、ラッチ回路１０１に格納されていたデータセグ
メントはラッチ回路１０２へ送られる。 【００１８】図１の復号化器の動作がよりよく理解され
るように、図２及び図３を参照しつつ、具体的な入力ビ
ットストリームに基づいて説明する。図２に、図１に示
した入力チャネル５１から入力バッファメモリ５０に入
力されるデータストリームの一例を示す。ここで、「Ａ
ａ」は２ビットからなる第１可変長符号語を表し、
「Ａ」は第１可変長符号語のプリフィックスコードを、
「ａ」は第１可変長符号語のサブフィックスコードを表
す。同様に、「Ｂｂｂ」は第２の可変長符号語３ビット
を表し、「Ｂ」は第２可変長符号語のプリフィックスコ
ードを、「ｂｂ」はサブフィックスコードを表す。他の
符号語についても同様である。 【００１９】図３を参照されたい。第１クロックが発生
される前に、１６ビットラッチ回路１０１及び１０２は
２進数「１１１１１１１１ １１１１１１１１」に初期
化され、リレー回路１０５の出力は「１１１１１１１
１」に初期化され、累算ブロック５００はCARRY信号及
びREAD信号が「１」になるように初期化される。より詳
しくは、第１クロック（下降エッジで始まる）の前の下
降エッジに於いて、リード２１１上の第１ルックアップ
表２０１の出力の初期値は「８」であり、第２バレルシ
フタ１０４の初期シフトは「８」である。累算器ラッチ
４０１は２進数「１１０００」に初期化され、READ信号
は「１」であり、累算された１６を法とする符号語長さ
は８である。ラッチ回路４０２は「１００００」に初期
化されるため、累算された符号語長さは「１６」であ
る。ラッチ回路３０１にラッチされる符号語長さの初期
値が「８」であり、累算された１６を法とする符号語長
さの初期値が「８」であるため、新たな累算された符号
語長さを表すリード３１９上のウィンドウ制御信号の初
期値は「１６」である。第１クロックの前の上昇エッジ
において、リード２１１上の第１ルックアップ表２０１
の出力、累算器ラッチ４０１、ラッチ回路３０１及び３
０２は初期値を維持し、ウィンドウ制御信号はラッチ回
路３０２にラッチされた初期の符号語長さ「８」にラッ
チ回路４０２からの累算された符号語長さ「１６」が加
えられることによて「２４」となる。READ信号が「１」
であるため、「ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄＥＥ」
の１６ビットからなる第１データセグメントが入力バッ
ファメモリ５０からリード１１１上へ出力される。この
時点において、ラッチ回路１０１及び１０２、バレルシ
フタ１０３及び１０４の出力は、図３に「１１１１１１
１１ １１１１１１１１」及び「１１１１１１１１」で
示された初期値を有し、第２ルックアップ表２０２の出
力は図３に「Ｘ」で示された雑音値である。 【００２０】下降エッジの第１クロックエッジ（１Ｆ）
において、前のCARRY信号が「１」であるため、リード
１１１上のデータセグメント「ＡａＢｂｂＣｃｃ ｃＤ
ＤｄｄｄＥＥ」がラッチ回路１０１にラッチされる。ウ
ィンドウ制御信号はラッチ回路３０１にラッチされた符
号語長さ「８」が累算器ラッチ４０１からの累算された
１６を法とする符号語長さ「８」に加えられることによ
って「１６」となる。リード３１９上のウィンドウ制御
信号が「１６」となるため、CARRY信号は「１」を維持
し、第１バレルシフタ１０３は入力される４８ビットデ
ータセグメント、即ち「１１１１１１１１ １１１１１
１１１ ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄＥＥ ＡａＢ
ｂｂＣｃｃ ｃＤＤｄｄｄＥＥ」内の１７〜２４番目の
ビット列、即ち「ＡａＢｂｂＣｃｃ」をリード１１７を
通じて第２バレルシフタ１０４へ出力する。リレー回路
１０５からの出力ビット列は初期値「１１１１１１１
１」を有し、第１ルックアップ表２０１から出力される
符号語長さは「８」を維持するため、第２バレルシフタ
１０４はその２つの入力データセグメント、即ち「１１
１１１１１１ ＡａＢｂｂＣｃｃ」内の第９〜１６ビッ
トのビット列、即ち「ＡａＢｂｂＣｃｃ」をリード１１
９を通じてリレー回路１０５へ出力し、同時に、「１１
１１１１１１ ＡａＢｂｂＣｃｃ」の６〜８番目のビッ
ト、即ち「１１１」をコード値としてリード１２１を通
じて第２ルックアップ表２０２へ出力する。ラッチ回路
１０２は初期値を維持し、第２ルックアップ表２０２か
らの復号化されたワードは雑音値を維持する。 【００２１】上昇エッジの第２クロックエッジ（２Ｒ）
において、READ信号は「１」に維持され、次のデータセ
グメント「ＥｅｅｅＦＦＦＦ ｆｆｆＧＧＧＧＧ」が入
力バッファメモリ５０からリード１１１上へ出力され
る。ウィンドウ制御信号はラッチ回路３０２に初期値と
してラッチされている符号語長さ「８」がラッチ回路４
０２にラッチされた累算された符号語長さ「１６」に加
えられることによって、「２４」となる。リード３１９
上のウィンドウ制御信号が「２４」となるため、キャリ
ア信号は「１」を維持し、第１バレルシフタ１０３は
「１１１１１１１１１１１１１１１１ ＡａＢｂｂＣｃ
ｃ ｃＤＤｄｄｄＥＥ ＥｅｅｅＦＦＦＦｆｆｆＧＧＧ
ＧＧ」のデータセグメントからビット列「ｃＤＤｄｄｄ
ＥＥ」を第２バレルシフタ１０４へ出力する。前記第１
クロックエッジでリレー回路１０５にラッチされたビッ
ト列「ＡａＢｂｂＣｃｃ」は復号化出力ビット列として
リード１２７を通じて第１ルックアップ表２０１及び第
２バレルシフタ１０４へ供給される。第１ルックアップ
表２０１は「ＡａＢｂｂＣｃｃ」の復号化出力ビット列
内の最初の１ビット、即ち「Ａ」を認識して、認識され
たプリフィックスコードエントリーに対応する復号化さ
れた符号語長さ、この例では「２」をリード２１１上に
出力する。リード２１１上の復号化された符号語長さ
「２」は第２ルックアップ表２０２及び第２バレルシフ
タ１０４に送られ、第２バレルシフタ１０４は入力デー
タセグメント「ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄＥＥ」
内の３〜１０番目のビット列、即ち「ＢｂｂＣｃｃｃ
Ｄ」をリード１１９を通じてリレー回路１０５へ出力す
るとともに、同時に、「１Ａａ」の３ビットのビット列
をコード値としてリード１２１を通じて第２ルックアッ
プ表２０２へ出力する。第２ルックアップ表２０２は復
号化された符号語長さ「２」とコード値「１Ａａ」を認
識して、認識された符号語長さとサブフィックスコード
エントリーとに対応する固定長さの復号化されたワー
ド、例えば、“Ａ’”をリード２１３上へ出力する。 【００２２】下降エッジの第３クロックエッジ（３Ｆ）
において、前のCARRY信号が「１」であるため、リード
１１１上のデータセグメント「ＥｅｅｅＦＦＦＦ ｆｆ
ｆＧＧＧＧＧ」はラッチ回路１０１にラッチされ、ラッ
チ回路１０１に格納されていた「ＡａＢｂｂＣｃｃ ｃ
ＤＤｄｄｄＥＥ」のデータセグメントはラッチ回路１０
２にラッチされる。ウィンドウ制御信号は前に復号化さ
れた符号語長さ「２」が前に累算された１６を法とする
ワード長さ「８」に加えられることによって「１０」と
なる。リード３１９上のウィンドウ制御信号が「１０」
であるため、CARRY信号は「０」となり、第１バレルシ
フタ１０３は「ＡａＢｂｂＣｃｃ ｃＤＤｄｄｄＥＥ
ＥｅｅｅＦＦＦＦ ｆｆｆＧＧＧＧＧ ＥｅｅｅＦＦＦ
Ｆ ｆｆｆＧＧＧＧＧ」のデータセグメントから１１番
目のビットから始まるビット列「ＤｄｄｄＥＥＥｅ」を
第２バレルシフタ１０４へ出力する。前記第２クロック
エッジにおいてリレー回路１０５にラッチされた出力ビ
ット列「ＢｂｂＣｃｃｃＤ」は第１ルックアップ表２０
１及び第２バレルシフタ１０４へ供給される。第１ルッ
クアップ表２０１は「ＢｂｂＣｃｃｃＤ」の復号化出力
ビット列内の第１ビット、「Ｂ」を認識して、認識され
たプリフィックスコードエントリーに対応する復号化さ
れた符号語長さ、即ち「３」をリード２１１上へ出力す
る。リード２１１上の復号化された符号語長さ「３」は
第２ルックアップ表２０２及び第２バレルシフタ１０４
に送られ、第２バレルシフタ１０４は「ＢｂｂＣｃｃｃ
Ｄ ＤｄｄｄＥＥＥｅ」からビット列「ＣｃｃｃＤＤｄ
ｄ」をリレー回路１０５へ出力するとともに、同時に、
「Ｂｂｂ」の３ビットのビット列をコード値として第２
ルックアップ表２０２へ出力する。第２ルックアップ表
２０２は復号化された符号語長さ「３」とコード値「Ｂ
ｂｂ」を認識して、認識された符号語長さとサブフィッ
クスコードエントリーとに対応する固定長さの復号化さ
れたワード、例えば、“Ｂ’”をリード２１３上へ出力
する。 【００２３】上昇エッジの第４クロックエッジ（４Ｒ）
において、READ信号は「１」に維持され、次のデータセ
グメント「ｇｇｇＨＨＨＨＨ ｈｈｈＩＩｉｉｉ」が入
力バッファメモリ５０からリード１１１上へ出力され
る。ウィンドウ制御信号は前に復号化された符号語長さ
「３」が前に累算された符号語長さ「１０」に加えられ
ることによって「１３」となる。リード３１９上のウィ
ンドウ制御信号が「１３」であるため、CARRY信号は
「０」を維持し、第１バレルシフタ１０３は「ＡａＢｂ
ｂＣｃｃ ｃＤＤｄｄｄＥＥ ＥｅｅｅＦＦＦＦ ｆｆ
ｆＧＧＧＧＧ ｇｇｇＨＨＨＨＨ ｈｈｈＩＩｉｉｉ」
からビット列「ｄＥＥＥｅｅｅＦ」を第２バレルシフタ
１０４へ出力する。前記第３クロックエッジにおいてリ
レー回路１０５にラッチされた出力ビット列「Ｃｃｃｃ
ＤＤｄｄ」は第１ルックアップ表２０１及び第２バレル
シフタ１０４へ供給される。第１ルックアップ表２０１
は「ＣｃｃｃＤＤｄｄ」の復号化出力ビット列内の第１
ビット、即ち「Ｃ」を認識して、認識されたプリフィッ
クスコードエントリーに対応する復号化された符号語長
さ、即ち「４」をリード２１１上へ出力する。リード２
１１上の復号化された符号語長さ「４」は第２ルックア
ップ表２０２及び第２バレルシフタ１０４に送られ、第
２バレルシフタ１０４は「ＣｃｃｃＤＤｄｄ ｄＥＥＥ
ｅｅｅＦ」から「ＤＤｄｄｄＥＥＥ」の８ビットのビッ
ト列をリレー回路１０５へ出力するとともに、同時に、
「ｃｃｃ」の３ビットのビット列をコード値として第２
ルックアップ表２０２へ出力する。第２ルックアップ表
２０２は復号化された符号語長さ「４」とコード値「ｃ
ｃｃ」を認識して、認識された符号語長さとサブフィッ
クスコードエントリーとに対応する固定長さの復号化さ
れたワード、例えば、“Ｃ’”をリード２１３上へ出力
する。 【００２４】下降エッジの第５クロックエッジ（５Ｆ）
において、前CARRY信号が「０」であるため、READ信号
は「０」となり、第１バレルシフタ１０３の３つの入力
データセグメントは変わらない。ウィンドウ制御信号は
前に復号化された符号語長さ「４」が前に累算された１
６を法とするワード長さ「１３」に加えられることによ
って「１７」となる。リード３１９上のウィンドウ制御
信号が「１７」であるため、CARRY信号は「１」とな
り、第１バレルシフタ１０３は入力セグメント「ＡａＢ
ｂｂＣｃｃ ｃＤＤｄｄｄＥＥ ＥｅｅｅＦＦＦＦ ｆ
ｆｆＧＧＧＧＧｇｇｇＨＨＨＨＨ ｈｈｈＩＩｉｉｉ」
からビット列「ｅｅｅＦＦＦＦｆ」を第２バレルシフタ
１０４へ出力する。前記第４クロックエッジにおいてリ
レー回路１０５にラッチされた出力ビット列「ＤＤｄｄ
ｄＥＥＥ」は第１ルックアップ表２０１及び第２バレル
シフタ１０４へ供給される。第１ルックアップ表２０１
は「ＤＤｄｄｄＥＥＥ」の復号化出力ビット列内の最初
の２ビット、即ち「ＤＤ」を認識して、認識されたプリ
フィックスコードエントリーに対応する復号化された符
号語長さ、即ち「５」をリード２１１上へ出力する。リ
ード２１１上の復号化された符号語長さ「５」は第２ル
ックアップ表２０２及び第２バレルシフタ１０４に送ら
れ、第２バレルシフタ１０４は「ＤＤｄｄｄＥＥＥ ｅ
ｅｅＦＦＦＦＦ」からビット列「ＥＥＥｅｅｅＦＦ」を
リレー回路１０５へ出力するとともに、同時に、「ｄｄ
ｄ」の３ビットのビット列をコード値として第２ルック
アップ表２０２へ出力する。第２ルックアップ表２０２
は復号化された符号語長さ「５」とコード値「ｄｄｄ」
を認識して、認識された符号語長さとサブフィックスコ
ードエントリーとに対応する固定長さの復号化されたワ
ード、例えば“Ｄ’”をリード２１３上へ出力する。 【００２５】上昇エッジの第６クロックエッジ（６Ｒ）
で、READ信号は「０」に維持され、第１バレルシフタ１
０３の３つの入力データセグメントは変わらない。ウィ
ンドウ制御信号は前に復号化された符号語長さ「５」が
前に累算された符号語長さ「１７」に加えられることに
よって「２２」になる。リード３１９上のウィンドウ制
御信号が「２２」であるので、CARRY信号は「１」を維
持し、第１バレルシフタ１０３は「ＡａＢｂｂＣｃｃ
ｃＤＤｄｄｄＥＥ ＥｅｅｅＦＦＦＦ ｆｆｆＧＧＧＧ
Ｇ ｇｇｇＨＨＨＨＨ ｈｈｈＩＩｉｉｉ」からビット
列「ＦＦｆｆｆＧＧＧ」を第２バレルシフタ１０４へ出
力する。前記第５クロックエッジでリレー回路１０５に
ラッチされた出力ビット列「ＥＥＥｅｅｅＦＦ」は第１
ルックアップ表２０１及び第２バレルシフタ１０４へ供
給される。第１ルックアップ表２０１は「ＥＥＥｅｅｅ
ＦＦ」の復号化出力ビット列内の最初の３ビット、即ち
「ＥＥＥ」を認識して、認識されたプリフィックスコー
ドエントリーに対応する復号化された符号語長さ、即ち
「６」をリード２１１上へ出力する。リード２１１上の
復号化された符号語長さ「６」は第２ルックアップ表２
０２及び第２バレルシフタ１０４に送られ、第２バレル
シフタ１０４は「ＥＥＥｅｅｅＦＦ ＦＦｆｆｆＧＧ
Ｇ」から「ＦＦＦＦｆｆｆＧ」の８ビットのビット列を
リレー回路１０５へ出力するとともに、同時に、「ｅｅ
ｅ」の３ビットのビット列をコード値として第２ルック
アップ表２０２へ出力する。第２ルックアップ表２０２
は復号化された符号語長さ「６」とコード値「ｅｅｅ」
を認識して、認識された符号語長さとサブフィックスコ
ードエントリーとに対応する固定長さの復号化されたワ
ード、例えば、“Ｅ’”をリード２１３へ出力する。 【００２６】下降エッジの第７クロックエッジ（７Ｆ）
において、前CARRY信号が「１」であるため、リード１
１１上のデータセグメント「ｇｇｇＨＨＨＨＨ ｈｈｈ
ＩＩｉｉｉ」がラッチ回路１０１にラッチされ、ラッチ
回路１０１に格納されていたデータセグメント「Ｅｅｅ
ｅＦＦＦＦ ｆｆｆＧＧＧＧＧ」はラッチ回路１０２に
ラッチされる。ウィンドウ制御信号は、前に復号化され
た符号語長さ「６」が前に累算された１６を法とするワ
ード長さ「６」に加えられることによって「１２」とな
る。リード３１９上のウィンドウ制御信号が「１２」で
あるので、CARRY信号は「０」となり、第１バレルシフ
タ１０３は「ＥｅｅｅＦＦＦＦ ｆｆｆＧＧＧＧＧ ｇ
ｇｇＨＨＨＨＨ ｈｈｈＩＩｉｉｉ ｇｇｇＨＨＨＨＨ
ｈｈｈＩＩｉｉｉ」からビット列「ＧＧＧＧｇｇｇ
Ｈ」を第２バレルシフタ１０４へ出力する。前記第６ク
ロックエッジでリレー回路１０５にラッチされた出力ビ
ット列「ＦＦＦＦｆｆｆＧ」は、第１ルックアップ表２
０１及び第２バレルシフタ１０４へ供給される。第１ル
ックアップ表２０１は「ＦＦＦＦｆｆｆＧ」の復号化出
力ビット列内の最初の４ビット、即ち「ＦＦＦＦ」を認
識して、認識されたプリフィックスコードエントリーに
対応する復号化された符号語長さ、即ち「７」をリード
２１１上へ出力する。リード２１１上の復号化された符
号語長さ「７」は第２ルックアップ表２０２及び第２バ
レルシフタ１０４に送られ、第２バレルシフタ１０４は
「ＦＦＦＦｆｆｆＧ ＧＧＧＧｇｇｇＨ」から「ＧＧＧ
ＧＧｇｇｇ」の８ビットのビット列をリレー回路１０５
へ出力するとともに、同時に、「ｆｆｆ」の３ビットの
ビット列をコード値として第２ルックアップ表２０２へ
出力する。第２ルックアップ表２０２は復号化された符
号語長さ「７」とコード値「ｆｆｆ」とを認識して、認
識された符号語長さとサブフィックスコードエントリー
とに対応する固定長さの復号化されたワード、例えば、
“Ｆ’”をリード２１３上へ出力する。 【００２７】上記において、本発明の特定の実施例につ
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。 【００２８】 【発明の効果】従って、本発明によれば、本発明のＶＬ
Ｃ復号化装置は１クロックサイクルごとに２つの符号語
を復号化し得るため、高速復号化動作を行うことができ
る。

【図面の簡単な説明】 【図１】本発明によるＶＬＣ復号化装置のブロック図で
ある。 【図２】図１のＶＬＣ復号化装置の動作を説明するのに
用いられる入力ビットストリームを示す例示である。 【図３】図１のＶＬＣ復号化装置の動作を説明するため
の例示図である。 【符号の説明】 ５０ 入力バッファメモリ ５１ データチャネル １０１、１０２、１０６、１０７、３０１、３０２、４
０２ ラッチ回路 １０３、１０４ バレルシフタ １０５ リレー回路 １０８、３０５ マルチプレクサ（ＭＵＸ） ２００ メモリ装置 ２０１、２０２ ルックアップ表 ３００ 加算ブロック ３０３、３０４ 加算器 ４００ ラッチブロック ４０１ 累算器ラッチ ５００ 累算ブロック

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−206728（ＪＰ，Ａ) 特開 平２−254824（ＪＰ，Ａ) 特開 平２−266615（ＪＰ，Ａ) 特開 平４−23521（ＪＰ，Ａ) 特開 平６−85689（ＪＰ，Ａ) 特開 平６−268528（ＪＰ，Ａ) 特開 平６−104767（ＪＰ，Ａ) 特開 平８−8755（ＪＰ，Ａ) 特開 平８−116267（ＪＰ，Ａ) 特開 平８−223056（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 7/40

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 復号化すべき可変長符号語を含む入力
   ビットストリームを最長可変長符号語の２倍の長さの固
   定長セグメントとして格納する入力バッファを介して入
   力される可変長符号語を復号化するための可変長符号復
   号化装置であって、 前記入力バッファから連続する固定長セグメントを受容
   し格納する第１及び第２ビット格納手段と、 前記第１及び第２ビット格納手段に接続され、前記連続
   する固定長セグメントに含まれるビットから第１ウィン
   ドウ出力ビット列を生成するための第１出力ウィンドウ
   を有し、前記第１ウィンドウ出力ビット列は最長可変長
   符号語と同じビット長さを有し、前記第１出力ウィンド
   ウはウィンドウ制御信号に直接応じて前記第１及び第２
   ビット格納手段内のビットを出力するようにシフトされ
   る第１シフト手段と、 前記第１シフト手段に接続され、前記第１ウィンドウ出
   力ビット列と印加される復号化出力ビット列とに含まれ
   るビットから第２ウィンドウ出力ビット列を生成するた
   めの第２出力ウィンドウを有し、前記第２ウィンドウ出
   力ビット列の第１ビットより上位のＭ個のビットをコー
   ド値として発生し、前記第２ウィンドウ出力ビット列は
   最長可変長符号語と同一のビット長さを有し、前記第２
   出力ウィンドウは符号語長さに直接応じてシフトされ、
   前記Ｍは前記最長可変長符号語のビット数より小さい整
   数である第２シフト手段と、 前記第２ウィンドウ出力ビット列を半クロックサイクル
   の間ラッチし、ラッチした前記第２ウィンドウ出力ビッ
   ト列を前記復号化ビット列として出力するリレー手段
   と、 前記リレー手段に接続されており、前記復号化出力ビッ
   ト列の第１ビット位置から始まる可変長符号語の上位Ｐ
   ビットからなるプリフィックスコード（ｐｒｅｆｉｘ
   ｃｏｄｅ）に応じて符号語長さを生成し、前記Ｐの最大
   値は前記最長可変長符号語のビット数より小さい整数で
   ある第１メモリ手段と、 前記第１メモリ手段と前記第２シフト手段に接続されて
   おり、前記符号語長さと前記コード値とに応じて固定長
   さワードを生成する第２メモリ手段と、 前に累算された符号語長さと前記符号語長さとを加え
   て、累算された符号語長さを表す前記ウィンドウ制御信
   号を生成し、前記累算された符号語長さが前記最長可変
   長符号語の２倍より大きい場合、前記入力バッファに格
   納された次の固定長セグメントを読出して前記第１ビッ
   ト格納手段に格納し、前記第１ビット格納手段に格納さ
   れていた固定長セグメントを前記第２ビット格納手段へ
   伝送するようにする読出し信号を発生する累算手段とを
   含むことを特徴とする可変長符号復号化装置。